KR101289666B1 - 벌크형 나노구조 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명의 벌크형 나노구조 트랜지스터는 벌크형 기판; 상기 벌크형 기판 상에, 상기 벌크형 기판으로부터 이격된 나노구조의 채널을 사이에 두고 서로 이격되어 형성된 소스 및 드레인; 상기 벌크형 기판과 상기 소스 사이에 위치한 제1매몰 절연층 및 상기 벌크형 기판과 상기 드레인 사이에 위치한 제2매몰 절연층; 및 상기 벌크형 기판 상으로써 상기 소스와 상기 드레인 사이에 위치한 게이트를 포함한다.
Description
본 발명은 벌크형 나노구조 트랜지스터 및 이의 제조방법에 관한 것이다.
반도체 트랜지스터의 발전은 소자의 크기 축소에 초점이 맞춰져 있다. 소자의 크기가 작아짐에 따라 동일한 면적에 더 많은 트랜지스터가 포함됨과 동시에 소자의 동작 속도가 빨라져 칩의 고성능 및 고용량을 동시에 달성할 수 있다. 하지만, 소자의 크기가 게이트 길이를 기준으로 1마이크로미터 이하로 축소되면 단채널 효과(short-channel effects)로 인해 소자의 동작에 문제가 야기된다.
이러한 단채널 효과를 줄이기 위한 기법들에 대한 연구를 통해 현재 게이트 길이를 기준으로 소자의 크기가 30나노미터 수준까지 축소될 수 있었지만, 그 이하로 축소시키는 것은 물리적 및/또는 기술적인 한계로 인해 종래의 평면형 모스 트랜지스터(MOS transistor) 구조로는 달성하기 어렵다고 인식되어 왔다. 이러한 한계점을 극복하기 위해 나노구조 형태의 채널과 이 채널을 3차원 형태로 감싸는 구조인 나노구조 트랜지스터(nanostructure transistor)가 집중적으로 연구되고 있다.
채널을 나노구조 형태로 제작하기 위한 가장 쉬운 방법은 SOI(Silicon On Insulator) 웨이퍼를 이용하는 것이다. 이러한 SOI 웨이퍼를 이용하면 공정 이전에 미리 매몰 절연층이 삽입되어 있으므로 나노구조 채널을 제작하기에 용이하다. 하지만, SOI 웨이퍼는 벌크형 웨이퍼(Bulk type wafer)에 비해 상당히 큰 제작 비용이 드는 단점을 가지고 있다. 따라서, SOI 웨이퍼를 이용할 경우 트랜지스터 칩의 성능을 평가하는 중요한 척도 중 하나인 가격대비 성능면에서 좋은 평가를 받지 못하므로 실제 산업에서 이용되는데 한계가 있다.
저비용으로 고성능의 나노구조 트랜지스터를 제작하는 기법에 대한 필요성이 대두되고 있다.
본 발명은 종래의 필요성을 충족시키기 위해 안출된 것으로써, 벌크형 기판을 사용하면서도 바디를 통한 누설전류를 효과적으로 차단하여 저비용으로 고성능의 나노구조 트랜지스터를 제조할 수 있는 기법을 제공하기 위한 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 벌크형 나노구조 트랜지스터는 벌크형 기판; 상기 벌크형 기판 상에, 상기 벌크형 기판으로부터 이격된 나노구조의 채널을 사이에 두고 서로 이격되어 형성된 소스 및 드레인; 상기 벌크형 기판과 상기 소스 사이에 위치한 제1매몰 절연층 및 상기 벌크형 기판과 상기 드레인 사이에 위치한 제2매몰 절연층; 및 상기 벌크형 기판 상으로써 상기 소스와 상기 드레인 사이에 위치한 게이트를 포함한다.
본 발명에 따른 벌크형 나노구조 트랜지스터 제조방법은 벌크형 기판 상에 서로 이격된 제1매몰 절연층 및 제2매몰 절연층을 형성하는 단계; 상기 벌크형 기판 상에 반도체를 에피택셜 성장시킨 후 상기 에피택셜 성장된 반도체를 평탄화하는 단계; 상기 벌크형 기판으로부터 이격된 나노구조의 채널, 및 상기 나노구조의 채널을 사이에 두고 서로 이격된 소스 및 드레인을 각각 상기 제1매몰 절연층 및 상기 제2매몰 절연층 상에 형성하도록 상기 반도체를 식각하는 단계; 및 상기 벌크형 기판 상으로써 상기 소스와 상기 드레인 사이에 게이트를 형성하는 단계를 포함한다.
본 발명에 따르면 저비용으로 고성능의 나노구조 트랜지스터를 제공할 수 있다. 본 발명에 따르면 나노구조 트랜지스터에서 벌크형 기판을 사용하면서도 바디를 통한 누설전류를 효과적으로 차단할 수 있다. 본 발명에 따르면 나노구조 트랜지스터에서 소스 및 드레인 영역 하부에 부분적인 매몰 절연층을 삽입함으로써 벌크 누설 전류를 효과적으로 차단할 수 있다.
도1은 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터를 도시한다.
도2a 및 도2i는 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터를 제조하는 과정을 도시한다.
도2a 및 도2i는 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터를 제조하는 과정을 도시한다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 표시됨을 유의해야 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도1은 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터를 도시한다. 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터는 벌크형 기판(100), 나노구조의 채널(110)을 사이에 두고 서로 이격되어 형성된 소스(111) 및 드레인(11), 제1매몰 절연층(130a) 및 제2매몰 절연층(130b) 및 게이트(113a 및 113b)를 포함한다.
본 발명의 실시예에 따른 벌크형 기판(100)은 실리콘 벌크형 기판일 수 있으며, 이에 국한되는 것은 아니다. 예컨대, 본 발명의 실시예에 따른 벌크형 기판(100)은 Si, Ge, SiC, SiGe, GaAs, AlGaAs 및 InGaAs 중 적어도 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시예에 따른 벌크형 기판(100)은 도핑되는 불순물의 종류에 따라 p형 또는 n형 기판일 수 있다.
본 발명의 실시예에 다른 벌크형 나노구조 트랜지스터에서는 벌크형 기판(100) 상에, 상기 벌크형 기판(100)으로부터 이격된 나노구조의 채널(110)을 사이에 두고 서로 이격되어 형성된 소스(111)와 드레인(112)을 포함한다. 본 발명의 실시예에서, 소스(111)와 드레인(112)은 높은 전도도를 갖는 물질을 포함할 수 있다. 예컨대, 소스(111)와 드레인(112)은 금속이나 높은 도핑 농도를 가지는 반도체 물질로 이루어질 수 있다. 예컨대, 소스(111)와 드레인(112)은 각각 반도체 물질에 n형 불순물(원자 주기율표 5족 원소) 또는 p형 불순물(원자 주기율표 3족 원소)을 도핑함으로써 형성될 수 있다.
소스(111)와 드레인(112) 사이에 나노구조의 채널(110)이 정의된다. 이때, 나노구조의 채널(110)은 나노점(nano-dot), 나노선(nano-wire) 또는 나노벨트(nano-belt)의 형태 중 어느 하나의 형태를 가질 수 있다. 또한, 본 발명의 실시예에 따른 나노구조의 채널(110)은 벌크형 기판(100)으로부터 이격되어 있다. 또한, 본 발명의 실시예에 따른 나노구조의 채널(110)은 실리콘(Si), 게르마늄(Ge) 및 탄소(C) 중 적어도 하나 이상을 포함할 수 있다. 이러한 채널(110)은 추후 게이트(113)에 전압의 인가 여부에 따라 드레인 전류가 흐르는 전류 경로를 이룰 수 있다.
도1에서는 게이트(113)가 벌크형 기판(100) 상으로써 소스(111)와 드레인(112) 사이에 위치하며 서로 분리된 형태를 갖는 것이 예시된다. 본 발명의 실시예에서, 게이트(113)은 높은 전도도를 갖는 물질을 포함할 수 있다. 예컨대, 게이트(113)는 금속이나 높은 도핑 농도를 가지는 반도체 물질로 이루어질 수 있다.
본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터에서는, 게이트(113)를 채널(110), 소스(111), 드레인(112) 및 벌크형 기판(100)과 절연시키기 위한 게이트 절연층(120a 및 120b)를 더 포함할 수 있다. 게이트 절연층(120a, 120b)은 낮은 전도도를 가지는 물질을 포함할 수 있다. 예컨대, 게이트 절연층(120a, 120b)은 산화실리콘 또는 고절연 물질(High-K)과 같은 절연 물질을 포함할 수 있다.
도1에 도시된 바와 같이, 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터에서 소스(111)와 벌크형 기판(100) 사이에 제1매몰 절연층(130a) 그리고 드레인(112)과 벌크형 기판(100) 사이에 제2매몰 절연층(130b)을 더 포함한다. 제1매몰 절연층(130a) 및 제2매몰 절연층(130b)은 낮은 전도도를 가지는 물질을 포함할 수 있다. 예컨대, 제1 및 제2매몰 절연층(130a 및 130b)은 산화실리콘 또는 고절연 물질과 같은 절연 물질을 포함할 수 있다.
이와 같이 제1 및 제2매몰 절연층(130a, 130b)을 포함함으로써, 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터에서 바디(body)로의 누설 전류 경로가 차단될 수 있다.
도2a 및 도2i는 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터를 제조하는 과정을 도시한다. 이하에서는 도2a 내지 도2i를 참조하여 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터의 제조방법을 순차적으로 설명한다.
도2a에 도시된 바와 같이, 벌크형 기판(100)이 준비된다. 본 발명의 실시예에서 벌크형 기판(100)은 일반적인 벌크형 실리콘 기판이 이용된다.
벌크형 기판(100) 상에 매몰 절연층(130a 및 130b)을 이루는 물질을 증착한다. 추후 소스(111)와 드레인(112)의 하부 영역에만 매몰 절연층(130)이 위치할 수 있도록 매몰 절연층(130)을 패터닝(pattering) 과정을 통해 서로 이격된 제1매몰 절연층(130a) 및 제2매몰 절연층(130b)으로 분리할 수 잇다. 매몰 절연층(130)이 패터닝을 통해 두 부분으로 분리된 것이 도2b에 도시되어 있다. 이때, 제1매몰 절연층(130a)과 제2매몰 절연층(130b)은 동일한 물질로 형성함으로써 제조 과정을 간소화할 수 있다.
도2c에 도시된 바와 같이, 벌크형 기판(100) 상에 반도체(101)를 에피택셜 성장(epitaxial growth)된다. 본 발명의 실시예에서 벌크형 기판(100)으로서 실리콘 기판이 사용되며 상기 반도체(101)로서 실리콘을 사용하여, 실리콘이 에피택셜 성장될 수 있다. 이와 같이 에피택셜 성장된 반도체(101)는 추후 채널(110), 소스(111) 및 드레인(112) 영역을 구성할 수 있다. 벌크형 기판(100) 상에 제1 및 제2매몰 절연층(130a 및 130b)이 없는 부분을 중심으로 등방위적으로 반도체(101)가 성장하므로 제1매몰 절연층 및 제2매몰 절연층(130a 및 130b)는 벌크형 기판(100)과 반도체(101) 사이에 매몰될 수 있다.
도2d에 도시된 바와 같이, 에피택셜 성장된 반도체(101)가 평탄화된다. 평탄화 정도에 따라 추후 형성될 소스(111) 및 드레인(112)의 두께가 결정될 수 있다. 반도체(101)를 평탄화하는 과정은 예컨대 화학 기계적 연마(CMP: Chemical-Mechanical Polishing) 공정을 통해 수행될 수 있다.
도2e에 도시된 바와 같이, 반도체(101)를 식각하여 추후 채널(110)로 이용될 나노구조 형태가 구성될 수 있다. 반도체(101) 식각을 통해, 나노구조의 채널(110)은 벌크형 기판(100)으로부터 이격되어 있고 나노구조의 채널(110)을 사이에 두고 추후 소스(111) 및 드레인(112)을 구성할 반도체 부분이 제1매몰 절연층(130a) 및 제2매몰 절연층(130b) 상에만 잔존할 수 있다.
본 발명의 실시예에서는 나노구조의 채널(110)을 형성하는데 보쉬 공정(Bosch Process)이 사용된 것을 가정하여 도면이 도시되어 있다. 이러한 보쉬 공정을 통해, 나노구조의 양 끝이 고정된 채 공중에 떠 있는 형태로 유지되고 나노구조의 아래쪽은 깊게 식각되어 공기중에 노출될 수 있다. 이때, 나노구조의 아래쪽에서는 매몰 절연층(130a 및 130b) 보다 더 깊게 식각된 것이 도시된다. 보쉬 공정을 통해 반도체(101)뿐 아니라 벌크형 기판(100)의 일부분까지 식각이 될 수 있다.
도2f에 도시된 바와 같이, 추후에 형성될 게이트(113)가 채널(110), 소스(111), 드레인(112) 및 벌크형 기판(100)으로부터 절연되도록 하는 게이트 절연층(120)이 형성될 수 있다. 예컨대, 게이트 절연층(120)은 화학 기상 증착(CVD: Chemical Vapor Deposition)을 통해 산화 실리콘(SiO2)을 증착하고, 이를 평탄화 하고, 그리고 습식 식각함으로써 형성될 수 있다. 이때, 습식 식각 후에는 산화실리콘을 열성장시켜 나노구조 주위에 게이트 절연층(120)을 형성할 수 있다. 본 발명의 실시예에서 게이트 절연층(120a, 120b)은 보쉬 공정을 통해 식각된 부분으로써, 벌크형 기판(100) 상부, 반도체(101)의 내부 측면 및 나노구조의 측면 및 하부면에 형성될 수 있다. 도2f에서는 게이트 절연층(120a, 120b)이 나노구조의 상부면에서 형성되지 않아 게이트 절연층(120a, 120b)가 분리된 것이 도시되나, 이는 단지 예시일 뿐이며, 게이트 절연층(120a, 120b)은 나노구조의 상부면에도 형성될 수 있다.
도2g에 도시된 바와 같이, 게이트(113)로 사용될 물질이 증착된 후 패터닝될 수 있다. 이때, 게이트(113)는 벌크형 기판(100) 상으로써 소스(111)와 드레인(112) 사이에 형성될 수 있다. 게이트(113)를 형성하는 물질로는 전도도가 높은 물질, 예컨대 금속 또는 도핑 조건에 따라 전도도가 높아질 수 있는 반도체 물질이 게이트(113)를 형성하는 물질로 이용될 수 있다. 본 발명의 실시예에서는 게이트(113)로서 폴리-실리콘(poly-silicon)이 이용된다.
도2h에 도시된 바와 같이, 소스(111), 드레인(112) 및 게이트(113)에 도핑이 수행된다. 본 실시예에서는 이와 같은 도핑 공정을 통해 해당 전극이 높은 전도도를 띄게 된다. 도핑 공정이 완료된 후, 도2h에 도시된 바와 같은 벌크형 나노구조 트랜지스터는 삼면 게이트 나노구조 트랜지스터(tri-gate nanostructure transistor)로서 동작하며 곧바로 소자로서의 사용이 가능하다. 이때, 게이트(113)는 나노구조의 채널(110)의 양측면 및 상면을 포함한 삼면을 감싸는 형태를 갖는다. 이때, 게이트 절연층(120)은 나노구조의 채널(110)의 상부면에서 형성되어 있을 필요가 있다. 이와 같은 삼면 게이트 나노구조 트랜지스터는 나노구조의 채널(110)의 삼면을 게이트(113)가 감싸고 있으므로 높은 효율의 게이트(113) 제어가 가능하다.
도2i에 도시된 바와 같이, 도2h에 도시된 게이트(113)에 대한 평탄화를 수행함으로써 게이트(113)가 제1게이트(113a)와 제2게이트(113b)로 분리될 수 있다. 제1게이트(113a)와 제2게이트(113b)는 서로 이격되어 있으므로, 도2i에 도시된 벌크형 나노구조 트랜지스터는 분리된 더블 게이트 나노구조 트랜지스터(independent double-gate nanostructure transistor)로 이용될 수 있다. 이때, 제1게이트(113a)와 제2게이트(113b)는 독립적이어서 서로 다른 전압이 인가될 수 있는 장점을 가질 수 있다.
이상에서 살펴본 바와 같은 본 발명의 실시예에 따른 벌크형 나노구조 트랜지스터는 벌크형 기판(100)을 사용하면서도 제1매몰 절연층(130a)과 제2매몰 절연층(130b)을 포함함으로써 바디(body)로의 누설 전류를 효과적으로 차단할 수 있다. 이에 따라 고성능의 3차원 트랜지스터를 제조하는 것이 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 벌크형 기판
101: 에피택셜 성장된 반도체
110: 나노구조의 채널
111: 소스
112: 드레인
113: 게이트
120: 게이트 절연층
130; 매몰 절연층
101: 에피택셜 성장된 반도체
110: 나노구조의 채널
111: 소스
112: 드레인
113: 게이트
120: 게이트 절연층
130; 매몰 절연층
Claims (13)
- 벌크형 기판;
상기 벌크형 기판 상에, 상기 벌크형 기판으로부터 이격된 나노구조의 채널을 사이에 두고 서로 이격되어 형성된 소스 및 드레인;
상기 벌크형 기판과 상기 소스 사이에 위치한 제1매몰 절연층 및 상기 벌크형 기판과 상기 드레인 사이에 위치한 제2매몰 절연층; 및
상기 벌크형 기판 상으로써 상기 소스와 상기 드레인 사이에 위치한 게이트를 포함하는,
벌크형 나노구조 트랜지스터. - 제1항에 있어서,
상기 게이트는 상기 나노구조의 채널의 양측면 및 상면을 포함한 삼면을 감싸는 형태이며,
상기 게이트를 상기 채널, 상기 소스, 상기 드레인, 및 상기 벌크형 기판과 절연하기 위한 게이트 절연층을 더 포함하는 것을 특징으로 하는 벌크형 나노구조 트랜지스터. - 제1항에 있어서,
상기 게이트는 상기 채널을 사이에 두고 서로 이격되어 형성된 제1게이트와 제2게이트로 구성되며,
상기 게이트를 상기 채널, 상기 소스, 상기 드레인, 및 상기 벌크형 기판과 절연하기 위한 게이트 절연층을 더 포함하는 것을 특징으로 하는 벌크형 나노구조 트랜지스터. - 제2항 또는 제3항에 있어서,
상기 벌크형 기판은 Si, Ge, SiC, SiGe, GaAs, AlGaAs 및 InGaAs 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 벌크형 나노구조 트랜지스터. - 제2항 또는 제3항에 있어서,
상기 나노구조의 채널은 실리콘(Si), 게르마늄(Ge) 및 탄소(C) 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 벌크형 나노구조 트랜지스터. - 제2항 또는 제3항에 있어서,
상기 나노구조의 채널은 나노점, 나노선, 또는 나노벨트 중 어느 하나의 형태를 갖는 것을 특징으로 하는 벌크형 나노구조 트랜지스터. - 벌크형 기판 상에 서로 이격된 제1매몰 절연층 및 제2매몰 절연층을 형성하는 단계;
상기 벌크형 기판 상에 반도체를 에피택셜 성장시킨 후 상기 에피택셜 성장된 반도체를 평탄화하는 단계;
상기 벌크형 기판으로부터 이격된 나노구조의 채널, 및 상기 나노구조의 채널을 사이에 두고 서로 이격된 소스 및 드레인을 각각 상기 제1매몰 절연층 및 상기 제2매몰 절연층 상에 형성하도록 상기 반도체를 식각하는 단계; 및
상기 벌크형 기판 상으로써 상기 소스와 상기 드레인 사이에 게이트를 형성하는 단계를 포함하는,
벌크형 나노구조 트랜지스터 제조방법. - 제7항에 있어서,
상기 게이트를 형성하는 단계를 통해 상기 나노구조의 채널의 양측면 및 상면을 포함한 삼면을 감싸는 상기 게이트가 형성되고,
상기 반도체를 식각하는 단계 후 및 상기 게이트를 형성하는 단계 전에,
상기 게이트를 상기 채널, 상기 소스, 상기 드레인, 및 상기 벌크형 기판과 절연하기 위한 게이트 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 벌크형 나노구조 트랜지스터 제조방법. - 제7항 또는 제8항에 있어서,
상기 소스, 상기 드레인 및 상기 게이트에 도핑을 수행하는 단계를 더 포함하는 것을 특징으로 하는 벌크형 나노구조 트랜지스터 제조방법. - 제7항 또는 제8항에 있어서,
상기 게이트가 상기 채널을 사이에 두고 서로 이격된 제1게이트와 제2게이트로 분리되도록 상기 게이트를 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 벌크형 나노구조 트랜지스터 제조방법. - 제7항 또는 제8항에 있어서,
상기 벌크형 기판은 Si, Ge, SiC, SiGe, GaAs, AlGaAs 및 InGaAs 중 적어도 하나 이상을 포함하도록 형성되는 것을 특징으로 하는 벌크형 나노구조 트랜지스터 제조방법. - 제7항 또는 제8항에 있어서,
상기 반도체는 실리콘(Si), 게르마늄(Ge) 및 탄소(C) 중 적어도 하나 이상을 포함도록 형성되는 것을 특징으로 하는 벌크형 나노구조 트랜지스터 제조방법. - 제7항 또는 제8항에 있어서,
상기 나노구조의 채널은 나노점, 나노선, 또는 나노벨트 중 어느 하나의 형태를 갖도록 형성되는 것을 특징으로 하는 벌크형 나노구조 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120088191A KR101289666B1 (ko) | 2012-08-13 | 2012-08-13 | 벌크형 나노구조 트랜지스터 및 이의 제조방법 |
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| Publication Number | Publication Date |
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| KR101289666B1 true KR101289666B1 (ko) | 2013-07-26 |
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| KR (1) | KR101289666B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9679965B1 (en) | 2015-12-07 | 2017-06-13 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate all around structure and a method for fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060001109A1 (en) | 2004-06-30 | 2006-01-05 | Shaheen Mohamad A | High mobility tri-gate devices and methods of fabrication |
| KR20080051030A (ko) * | 2006-12-04 | 2008-06-10 | 한국전자통신연구원 | 쇼트키 장벽 나노선 전계 효과 트랜지스터 및 그 제조방법 |
-
2012
- 2012-08-13 KR KR1020120088191A patent/KR101289666B1/ko not_active IP Right Cessation
Patent Citations (2)
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