CN106449755B - 全门n纳米丝器件以及该器件的制造方法 - Google Patents

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Abstract

本申请涉及全门N纳米丝器件以及该器件的制造方法。本发明揭示了GAA纳米丝半导体器件和制造该GAA纳米丝半导体器件的方法。GAA纳米丝半导体器件包括：具有主表面的半导体基材；在基材上的纳米丝的垂直堆叠；纳米丝具有平行于主表面的纵向方向；垂直堆叠包括至少第一类型的纳米丝和至少第二类型的纳米丝。第一类型的纳米丝包括第一材料。第二类型的纳米丝包括内部部分和内部部分旁边的外部部分，并且至少外部部分包括不同于第一材料的第二材料。第一类型的纳米丝和第二类型的纳米丝包括电连接到相应源区域和漏区域的通道区域，第二类型的纳米丝的通道区域至少由第二类型的纳米丝的内部部分形成。纳米丝半导体器件还包括布置在第一类型和第二类型的纳米丝的通道区域四周的共享门结构。

Description

全门N纳米丝器件以及该器件的制造方法
发明领域
本文涉及用于制造半导体器件的方法，更具体地，涉及用于制造全门(GAA)半导体器件的方法。本文还涉及全门(GAA)半导体器件，更具体地，涉及全门(GAA)纳米结构半导体器件。
背景技术
增加的芯片密度是半导体工业的主力。现如今，半导体工业正从平面器件转向全耗尽架构，例如FinFET器件。当规模小至10nm技术节点以及更低时，作为FinFET器件产生问题(例如，寄生现象，定标/图案化)，开发了其他可能的器件。全门(GAA)纳米丝(NW)器件是有希望在下一代技术中作为替代FinFET器件的候选，这是由于它们优异的静电和门控制。在GAA NW器件中，通道长度可以更激进地定标。由于可以在GAA NW器件中使用未掺杂的通道，可以降低阈值电压变化。为了实现更高的布局效率，可以堆叠GAA NW器件。
专利申请WO2014018201A1描述了纳米丝晶体管器件和用于制造此类纳米丝晶体管器件的方法。制造技术是基于所谓的自上而下方法，其涉及使用CMOS相容技术的纳米丝制造，例如基于光刻技术的图案化和蚀刻。WO2014018201中的CMOS集成方案使用两个不同的堆叠用于nFET和pFET。p型层堆叠完全独立于用于n型层堆叠的工艺。nFET堆叠和pFET堆叠相互独立地布置在另一个的旁边。
需要提供更为紧凑的GAA NW器件。
发明内容
第一个方面涉及纳米丝半导体器件。
第二个方面涉及用于制造纳米丝半导体器件的方法。
本文的目的是提供紧凑和密集的纳米丝半导体器件，以及用最少工艺步骤来制造此类器件的方法。
根据第一个方面的纳米丝半导体器件包括：具有主表面的半导体基材；在基材上的纳米丝的垂直堆叠；纳米丝具有平行于主表面的纵向方向；垂直堆叠包括至少第一类型的纳米丝和至少第二类型的纳米丝。第一类型的纳米丝包括第一材料。第二类型的纳米丝在其纵向方向包括内部部分和内部部分每侧的两个外部部分，并且两个外部部分中的至少一个包括不同于第一材料的第二材料。因而，两个外部部分位置靠近纳米丝的端部(靠近每个端部有外部部分)。第一类型的纳米丝和第二类型的纳米丝包括电连接到相应源区域和漏区域的通道区域，第二类型的纳米丝的通道区域至少包括第二类型的纳米丝的内部部分。纳米丝半导体器件还包括布置在第一类型和第二类型的纳米丝的通道区域四周的共享门结构。
提供紧密不对称纳米丝器件，其中，仅(旨在形成第二类型的纳米丝1102的)纳米丝的左部分或者右侧部分包括第二材料160是具有优势的。这对于例如隧道FET器件，其对于源区域和漏区域具有相反导电类型，可能是有利的。
根据本文的器件的优势在于，可以在堆叠构造中集成不同材料，从而实现非常紧凑的设计。不同的材料在器件中实现了不同的迁移性。
根据本文的器件的优势在于，通过堆叠，得到了包括不同材料器件间距的晶体管。更具体来说，在SRAM单元中，得到高至因子2的堆叠高度。
根据本文的器件的优势在于，提供了全门(GAA)基于纳米丝的CMOS器件，其具有理想的静电性和短通道控制，从而实现了Vt/Vdd(阈值电压vs漏电压)定标。
根据实施方式，第二类型的纳米丝的内部部分旁边的两个外部部分包括不同于第一材料的第二材料。
根据实施方式，第二类型的纳米丝的内部部分也包括第二材料，第二类型的纳米丝的通道区域也包括第二类型的纳米丝的外部部分。
根据本文的器件的优势在于，通过堆叠，得到了具有相反极性器件间隔的晶体管。更具体来说，在SRAM单元中，得到高至因子2的堆叠高度。
根据本文的器件的优势在于，可以在堆叠构造中集成不同导电类型，例如pMOS和nMOS两者，从而实现非常紧凑的设计。
根据实施方式，第一材料包括Si或SiGeq，0<＝q<＝1。
根据实施方式，第二材料包括SiGez，0<z<＝1。对于第一类型的纳米丝包括SiGeq(0<＝q<＝1)的实施方式，第二材料的Ge含量应该高于基材的Ge含量，从而z>q。
根据本文的器件的优势在于，在堆叠CMOS中结合了Si和高迁移率材料，例如SiGe。高迁移率通道材料实现了更高的驱动电流。
根据本文的器件的优势在于，可以使用未掺杂的通道区域。因而，无需对通道区域进行额外掺杂。
根据实施方式，纳米丝半导体器件包括：具有主表面的半导体基材；在基材上的纳米丝的垂直堆叠；纳米丝具有平行于主表面的纵向方向；垂直堆叠包括至少第一类型的纳米丝和至少第二类型的纳米丝。第一类型的纳米丝包括第一材料。第二类型的纳米丝包括内部部分和内部部分每侧的两个外部部分，并且两个外部部分包括不同于第一材料的第二材料。第一类型的纳米丝和第二类型的纳米丝包括电连接到相应源区域和漏区域的通道区域，第二类型的纳米丝的通道区域至少包括第二类型的纳米丝的内部部分。纳米丝半导体器件还包括布置在第一类型和第二类型的纳米丝的通道区域四周的共享门结构。
根据实施方式，靠近半导体基材的主表面的顶部件包括氧化物。
根据本文的器件的优势在于，其包括改善的通道隔离。
根据本文的器件的优势在于，其包括改善的通道隔离，而不需要使用昂贵的绝缘体基材上的半导体。。
根据实施方式，器件的门长度LG小于40纳米，更优选小于20纳米。
根据实施方式，经由第一类型的纳米丝相连接的源区域和漏区域包括迁移率增强材料，并且经由第二类型的纳米丝相连接的源区域和漏区域包括另一迁移率增强材料。用于第一类型的纳米丝的迁移率增强材料包括Si，可以是例如SiGe或者III-V材料，例如Si:C或InAs。所述另一迁移率增强材料可以包括SiGe。
根据本文的器具的优势在于，其包括源区域/漏区域，这进一步增强了器件的迁移率。
根据实施方式，门结构可以包括金属。金属可以是例如TiN、TaN、W。
根据本文的器件的优势在于，消除了多晶硅耗尽(polydepletion)，并且通过使用金属门增强了载流子迁移率，相比于多晶硅门堆叠而言。
根据本文的器件的优势在于，其对于n型和p型晶体管这两者包括共用金属门，而不需要对于n型和p型情况分别用不同的金属门(材料)。
根据实施方式，第一类型和第二类型的纳米丝在它们的端部经由内电介质间隔物相互连接；内电介质间隔物位于纳米丝之间并且在共享的门结构的旁边(两侧)。
根据本文的器件的优势在于，使用内间隔物，纳米丝更好地锚定(anchored)并且更稳定。
根据实施方式，纳米丝(第一类型和/或第二类型)可以是较少结的晶体管纳米丝，这表示没有门结(即，在源/漏与通道区域之间没有结)。较少结的纳米丝(其根据该实施方式形成通道区域)，是在整个纳米丝上重度掺杂的(p型或n型)。
较少结的纳米丝的优势在于，纳米丝在转化步骤之前完全掺杂，这意味着无需在转化步骤之后进行掺杂。
根据实施方式，通过如下方式形成第二类型的纳米丝：在第一材料中制造纳米丝，在纳米丝的两端中的至少一个处提供转化材料，以及使用转化材料至少将纳米丝的对应外部部分的第一材料转化成第二材料。
根据实施方式，通过如下方式形成第二类型的纳米丝：在第一材料中制造纳米丝，在纳米丝的端部提供转化材料，以及使用转化材料将纳米丝的外部部分的第一材料转化成第二材料。
根据实施方式，第二类型的纳米丝是通过锗(Ge)浓缩过程形成的，经由将转化材料混合到第一材料中，从而形成第二材料。
根据第二个方面，用于制造纳米丝半导体器件的方法包括：制造交替的纳米丝和中间层纳米丝垂直堆叠，纳米丝包括第一材料而中间层纳米丝包括不同于第一材料的中间层材料；纳米丝具有平行于主表面的纵向方向并且在其纵向方向在纳米丝的相对侧面具有两个端部；纳米丝旨在形成至少第一类型的纳米丝和至少第二类型的纳米丝。方法还包括：在旨在形成第二类型的纳米丝的纳米丝的两个端部中的一个端部选择性地提供不同于第一材料的转化材料，用于实现将旨在形成第二类型的纳米丝的纳米丝的第一材料转化成第二材料。方法还包括：去除中间层纳米丝；以及然后，将两个外部部分中对应于旨在形成第二类型的纳米丝的纳米丝的两个端部中的一个端部的至少一个外部部分的第一材料转化成第二材料，从而将纳米丝转化成第二类型的纳米丝，同时未经转化的纳米丝形成第一类型的纳米丝；以及制造绕着第一类型和第二类型的纳米丝的共享门结构。
根据本文的方法的优势在于，该方法能够通过使用自上而下的方法实现纳米丝器件在晶片上的准确定位。自上而下的方法还有助于用于高性能集成电路的超大规模集成。
根据实施方式，可以仅在(旨在形成第二类型的纳米丝的)纳米丝一侧提供转化材料，或者在(旨在形成第二类型的纳米丝的)纳米丝两侧都提供转化材料。这具有以下优势：可以形成不对称纳米丝器件，其中，仅(旨在形成第二类型的纳米丝的)纳米丝的左部分或者右侧部分被转化成第二材料，或者形成对称器件。不对称转化对于例如隧道FET器件，其对于源区域和漏区域具有相反导电类型，可能是有利的。
根据实施方式，制造纳米丝的垂直堆叠包括：在基材的主表面上提供交替层的堆叠；在交替层的堆叠上提供伪门(dummy gate)和伪门旁边的伪间隔物(dummy spacer)；使用伪门和伪间隔物作为图案化掩膜来蚀刻交替层的堆叠。
根据实施方式，方法还包括：在制造旨在形成第一类型的纳米丝的纳米丝的两端制造源区域和漏区域，以及在第二类型的纳米丝的两端制造源区域和漏区域。
根据实施方式，在去除中间层纳米丝之前，在旨在形成第一类型的纳米丝的纳米丝的两端提供保护材料。
根据实施方式，方法还包括：在去除中间层纳米丝之前，包封纳米丝、间隔物材料和具有电介质材料的转换材料的垂直堆叠。电介质材料优选包括氧，例如SiO2。
根据实施方式，将旨在形成第二类型的纳米丝的纳米丝的第一材料转化成第二材料的方法包括对器件进行退火。对器件进行退火包括：对旨在形成第二类型的纳米丝的纳米丝的第一材料进行氧化，以及将转化材料混合到第一材料中，从而形成第二材料。
根据实施方式，第一材料包括Si或SiGeq，0<＝q<＝1。
根据实施方式，转化材料包括SiGey，0<y<＝1。
根据实施方式，中间层材料包括SiGex，0<x<＝1。对于转化材料覆盖旨在转化成第二类型的纳米丝的纳米丝以及中间层纳米丝这两者的实施方式，x应该不同于y，这意味着旨在被转化成第二类型的纳米丝的纳米丝与中间层纳米丝的Ge含量应该是不同的。这对于当去除中间层纳米丝的时候确保蚀刻选择性是重要的。对于基材包含SiGep(0<＝p<＝1)的实施方式，x应该不同于p，这意味着基材与中间层纳米丝的Ge含量应该不同，从而确保当去除中间层纳米丝时候的蚀刻选择性。
根据实施方式，第二材料包括SiGez(0<z<＝1且z<y)，这意味着经转化的材料(即，第二材料)的Ge含量应该低于转化材料的Ge含量。对于第一材料包括SiGeq(0<＝q<＝1)的实施方式，第二材料的Ge含量应该高于基材的Ge含量，从而z>q。
取决于(堆叠半导体器件的p和/或n晶体管)的器件的(压缩或拉伸)应变要求，本领域技术人员可相应地改变包含SiGe的不同材料(即，基材、第一材料、转化材料、中间层材料)的Ge浓度。
根据实施方式，方法还包括：在去除中间层纳米丝之后，用内电介质间隔物锚定纳米丝。可以在第一材料的转化之前或者第一材料的转化之后完成锚定。
根据实施方式，方法还包括：在对器件进行退火过程中，使得靠近半导体基材的主表面的顶部件发生氧化。
根据本发明的方面，揭示了用于制造纳米丝半导体器件的方法，方法包括：在半导体基材的主表面上提供图案化结构；图案化结构包括交替的Si和SiGex纳米丝(0<x<＝1)的垂直堆叠；纳米丝具有平行于半导体主表面的纵向方向并且在其纵向方向的纳米丝的相对侧具有两个端部；在第二组纳米丝的两个端部选择性地提供SiGey。对于转化材料覆盖旨在转化成第二类型的纳米丝的纳米丝以及中间层纳米丝这两者的实施方式，x应该不同于y，这意味着旨在被转化成第二类型的纳米丝的纳米丝与中间层纳米丝的Ge含量应该是不同的。这对于当去除中间层纳米丝的时候确保蚀刻选择性是重要的。方法还包括：从垂直堆叠去除SiGex纳米丝；以后然后，对纳米丝进行退火，从而驱使SiGey进入旨在转化成第二类型的纳米丝的纳米丝中，并且从而将旨在转化成第二类型的纳米丝的纳米丝转化成SiGez纳米丝(0<z<＝1且z<y)，同时第一组纳米丝仍然是Si纳米丝；绕着第一组Si纳米丝和第二组SiGez纳米丝提供门堆叠；在经转化的SiGez纳米丝的端部提供第一源区域和第一漏区域；以及在第二组Si纳米丝的端部提供第二源区域和第二漏区域。
根据本文的器件的优势在于，能够在使用标准工艺步骤的同时，对于低于1x nm的技术节点的定标是可行的。
附图说明
图1示意性显示根据本文的实施方式的纳米丝半导体器件。
图2示意性显示根据本文的实施方式的纳米丝半导体器件。
图3-10示意性显示用于制造根据本文的实施方式的纳米丝半导体器件的中间步骤。
附图仅为示意性而不具限制性。在附图中，为达到说明的目的，可能放大一些元件的尺寸而未按比例绘制。尺寸和相对尺寸不必然与本文实践的实际减小相对应。
权利要求中的任意附图标记并不应构成对范围的限制。
在不同附图中，相同的附图标记表示相同或类似的元件。
发明详述
通过以下对于本文的数个实施方式的详细描述以及附图的方式，将会更好地阐述本文。
在以下详细描述中，为了提供对本文的透彻理解以及是如何在特定实施方式中实践的，陈述了许多具体的细节。然而应理解，本文的实践可不具有这些特定细节。在其它情况中，为了不混淆本文，没有详细描述众所周知的方法、过程和技术。虽然将就具体实施方式并参照某些附图对本文进行描述，但本文并不受此限制。本文包含和描述的附图是示意性的，并且并不限制本文的范围。还注意的是，在附图中，为达到说明的目的，可能放大一些元件的尺寸，因而未按比例绘制。
应注意，权利要求书中使用的术语“包含”不应解释为被限制为其后列出的器件，其不排除其它元件或步骤。因此应将其解释为详细说明存在所提到的所述特征、整数、步骤或组分，但不排除存在或添加一个或多个其它特征、整数、步骤或组分或其组合。因此，表述“包含装置A和B的器件”的范围不应限于仅有组件A和B构成的器件。
“水平”指的是沿着或者平行于基材主表面的大致方向，以及“垂直”是大致与其正交的方向。“水平”和“垂直”用作相互大致垂直的方向，独立于三维空间中的基材取向。
在下文中，将参照硅(Si)基材描述某些实施方式，但是应理解的是，它们同样适用于其他半导体基材。在实施方式中，“基材”可以包括半导体基材，例如，硅、锗(Ge)或者硅锗(SiGe)基材，砷化镓(GaAs)、磷砷化镓(GaAsP)和磷化铟(InP)。“基材”除了半导体基材部分之外，可包括例如，绝缘层，例如SiO2或Si3N4层。因此，术语基材还包括玻璃上的硅基材、蓝宝石上的硅基材。因而，将术语“基材”用于总体限定感兴趣的层或部分下方的层的元件。此外，“基材”可以是任意其他基底，在其上形成了层，例如玻璃层或者金属层。因此，基材可以是晶片，例如，坯晶片或者可以是施加到另一基底材料上的层，例如，在下方层上外延性生长的层。
基材优选包括半导体材料，例如，Si或Ge。基材可以是例如，由硅、绝缘体上的硅、绝缘体上的锗制造的。
无论何时，当在本文中称作术语“纳米丝”时，这指的是拉长的半导体结构，其中，长度与宽度(或者取决于几何形貌而言，高度)之比大于2。通常也使用术语“纳米带”、“半导体丝”或者“纳米片”。纳米带指的是具有不对称高度宽度比的纳米丝，而对称纳米丝指的是具有等高度和宽度进而具有对称高度宽度比(即，1:1)的纳米丝。纳米丝可以具有圆柱形形状，具有半径和长度。术语纳米丝和纳米带可互换使用，并且本文所述的概念和技术等价地适用于这两种几何形貌。纳米片指的是具有长度、高度和宽度的矩形形状的纳米丝。半导体翼片也可以被图案化形成纳米丝(其进而成正方形或者矩形形状)。纳米丝还可以被制造成两种几何形貌，横向和纵向。横向纳米丝具有朝向基材或基材表面的横向取向。这也可以被称作水平纳米丝。垂直纳米丝其取向垂直或者垂直于基材或基材表面。本文所称的纳米丝指的是横向(或者水平纳米丝)，并且其不适用于纵向纳米丝。本文中所称的水平纳米丝包括两个端部，纳米丝的每侧有一个端部。
参见图1和图2，下面将解释根据本文的某些实施方式的纳米丝半导体装置150。
装置包括半导体基材100。基材100优选是块体Si基材或者绝缘体上的硅基材(SOI)。SOI基材是层状硅-绝缘体-硅基材，包括夹在Si支承层和Si器件层之间的埋入氧化物(BOX)层。在Si器件层(SOI基材的顶层)中制造纳米丝半导体器件。
使用SOI基材的优势在于，通过SOI基材的埋入氧化物(BOX)层，使得器件与支承层隔开。与SOI基材相关的一些益处是例如，低泄露电流、抗闭锁性、较低的寄生电容。但是，SOI基材也具有非常昂贵的缺点(成本约为块体硅晶片的十倍)。SOI基材还存在差的导热性问题，这使得难以从器件散热。
下面将参照块体半导体基材解释本文。基材100包括主表面111，其也被称作顶表面，是基材100的主要表面。
在本文全文中，涉及“第一材料”、“第二材料”和“转化材料”。“第一材料”101指的是第一类型的纳米丝1101的材料。“第二材料”160指的是(转化后的)第二类型的纳米丝1102的材料。因而，“第二材料”160是经过转化的第一材料。“转化材料”106指的是提供在部分纳米丝(旨在转化成第二类型的纳米丝的纳米丝)的端部(两个端部或者仅仅是两个端部中的一个)的材料，从而将“第一材料”转化成“第二材料”。
根据实施方式，基材100包括顶部部分100a，其包括半导体氧化物，半导体氧化物是来自半导体基材的经氧化部分。基材100可以包括例如Si，以及对应的顶部部分100a可以包括SiO2。通过半导体基材100的经氧化的顶部部分100a，在器件中存在局部SOI状结构。这在纳米丝(通道)和基材之间形成了寄生通道隔离，而不需要使用昂贵的SOI基材。
在将旨在形成第二类型的纳米丝的纳米丝的第一材料转化成第二材料106的步骤期间，形成半导体基材100的经氧化的顶部部分100a，如下文进一步所述。该转化步骤(更具体来说，Ge浓缩)涉及退火步骤，这会影响半导体基材的顶部部分，更具体来说，使得顶部部分100a发生氧化。
器件150还包括水平纳米丝的垂直堆叠1100，因而纳米丝具有平行于主表面111的它们的纵向方向。垂直堆叠1100的纳米丝旨在形成至少第一类型的纳米丝1101和至少第二类型的纳米丝1102。如进一步描述所能清楚的认识到，经转化的纳米丝形成第二类型的纳米丝1102，而未转化的纳米丝形成第一类型的纳米丝1101。
因而，垂直堆叠包括第一类型的纳米丝1101的子堆叠以及第二类型的纳米丝1102的子堆叠。第一类型的纳米丝1101的子堆叠包括至少一个包含第一材料101的纳米丝，以及第二类型的纳米丝1102的子堆叠包括至少一个包含第二材料160的纳米丝，其不同于第一材料101。每个子堆叠1101、1102可包括一个纳米丝或者不止一个纳米丝。
本文的目的是在半导体器件的水平纳米丝的同一个垂直堆叠中结合包含不同材料的纳米丝。因而，纳米丝的垂直堆叠应该至少包括两个纳米丝，一个纳米丝包含第一材料而另一个纳米丝包含第二材料，第二材料不同于第一材料。可以进行堆叠的纳米丝的数量可以取决于器件的要求发生变化。通过堆叠不止两个纳米丝，可以增加半导体的密度。
本文的另一个目的是在半导体器件的纳米丝的同一个垂直堆叠中同时结合n型纳米丝晶体管和p型纳米丝晶体管。因此，纳米丝的垂直堆叠应该至少包括两个纳米丝，一个是n型晶体管(其可以是第一类型的纳米丝)，另一个是p型晶体管(其可以是第二类型的纳米丝)。
每个纳米丝1101、1102包括内部部分170以及在纳米丝的每个端部的内部部分170旁边的外部部分171。因而，每个纳米丝1101、1102在内部部分170的每侧包括两个外部部分171(在纳米丝的两端)。如根据实施方式进一步解释，内部部分170可以形成纳米丝的通道区域，或者根据替代实施方式，内部部分170和外部部分171可以形成通道区域。
每种纳米丝(第一类型1101和第二类型1102)包括与源区域121和漏区域122电连接的通道区域。根据实施方式(其中，仅内部部分形成通道区域)，纳米丝还可包括源区域和漏区域的部分(其会与外部部分171一致)。根据替代实施方式(其中，内部部分和外部部分两者形成通道区域)，纳米丝仅包括通道区域(因而，其会与内部部分170和外部部分171一致)。在该情况下，源区域121和漏区域121存在于纳米丝的两端并在其旁边，从而不是纳米丝的部分。
根据优选实施方式，纳米丝(第一类型1101和/或第二类型1102)可以是较少结的晶体管纳米丝，这表示没有门结(即，在源/漏与通道区域之间没有结)。较少结的纳米丝(其根据该实施方式形成通道区域)，是在整个纳米丝上重度掺杂的(p型或n型)。较少结的纳米丝的优势在于，纳米丝在转化步骤之前完全掺杂。所以无需在转化步骤之后进行掺杂。
第一类型的纳米丝1101包括第一材料101。第一类型的纳米丝101的通道区域因而包括第一材料101。源和漏区域121在第一类型的纳米丝101的侧面电连接，它们优选不是纳米丝的部分。因而，第一类型的纳米丝101的通道区域基本上与长度L的整个纳米丝是一致的。
门长度LG是物理(包)门的物理长度，并且覆盖了通道受到门控制的部分。由于源和漏结的横向扩散，确定了有效通道长度(如果结存在的话)。由此，有效通道长度通常略微不同于门长度LG，因为源/漏结并不与物理门的边界完整一致。
器件的门长度LG优选小于40nm，更优选小于20nm。通道区域，作为纳米丝晶体管的有效区域，优选直径小于10nm，优选为2-10nm。纳米丝长度L应该优选不超过40nm，因为这会对在制造器件过程中完成的转化步骤造成负面影响。更具体来说，在Ge浓缩步骤期间(如下文进一步详述)，转化材料106的SiGe应该根据实施方式在完全第二类型的纳米丝1102中驱动。如果纳米丝太长，则可能无法将纳米丝完全转化成第二材料106。
至少第二类型的纳米丝1102的外部部分171包括不同于第一材料101的第二材料160(图2)。根据实施方式，第二类型的纳米丝1102的内部部分170也包括第二材料160，即，整个纳米丝包括第二材料160(图1)，或者所述第二类型的纳米丝1102是第一材料101完全转化成第二材料160的结果。
仅第二类型的纳米丝1102的外部部分171包括第二材料160或者第二类型的纳米丝1102的内部部分170也包括第二材料160，这取决于转化步骤，更具体来说，取决于Ge浓缩步骤，以及该浓缩步骤中所使用的参数，这如下文进一步详细解释。
图1给出了示意图，其中，内部部分170和外部部分171都发生了转化，并且最终器件的第二类型的纳米丝1102在整个纳米丝长度上包括第二材料160。根据这些实施方式，第二类型的纳米丝1102的通道区域与纳米丝一致。
图2给出了示意图，其中，仅外部部分171发生了转化，并且最终器件的第二类型的纳米丝1102仅在外部部分171包括第二材料160。内部部分包括第一材料101(因而其没有发生转化)。根据该实施方式，第二类型的纳米丝1102的通道区域仅与纳米丝的内部部分一致。在该实施方式中，包含第二材料160的外部部分171应该进行掺杂，从而形成纳米丝晶体管的源/漏区域。作为替代，第二类型的纳米丝的通道区域与整个纳米丝一致。在该替代中，包含第二材料160的外部部分171保持未掺杂，因而也形成部分纳米丝晶体管的通道区域。
根据实施方式，第一类型的纳米丝1101的第一材料101包括硅(Si)。第一类型的纳米丝1101可以是经掺杂或者未经掺杂的，如本领域技术人员已知的那样。电连接到第一类型的纳米丝1101的源/漏区域121可以包括本领域技术人员已知的材料，例如Si，或者迁移率增强材料，例如Si:C、InAs、SiGe。
根据实施方式，第二类型的纳米丝1102的第二材料160包括硅锗(SiGez，0<z<＝1)。第二材料160可以是经掺杂或者未经掺杂的。电连接到第二类型的纳米丝1102的源/漏区域122可以包括本领域技术人员已知的材料，例如Si，或者迁移率增强材料，例如Si:C、InAs、SiGe。
纳米丝(第一类型1101和第二类型1102)具有布置在纳米丝的通道区域四周的共享门结构112。因而，共享的门堆叠(即，门电介质和门电极)绕着每个通道区域的整个周界。因而，根据本文的纳米丝装置150是全门(GAA)或者门环绕半导体器件。共享的门112包括门电介质层和门电极层，门电介质层被夹在通道区域和门电极层(未示出)之间。门电介质可以是任意合适的电介质，例如，高k电介质(即，基于Hf的电介质，如HfO2、HfLaO或Al2O3，SiO2)。门电极可以是任意合适的导电层，例如多晶硅、金属(如TiN、TaN)。
根据实施方式，门电极包括金属，例如TiN、TaN。金属门电极的优势在于，消除了多晶硅耗尽(polydepletion)，并且通过使用金属门增强了载流子迁移率，相比于多晶硅门堆叠而言。
在共享的门旁边，在纳米丝的堆叠1100的顶部上(因而在堆叠的最后、最高纳米丝，最远离基材表面111的纳米丝的顶部上)，存在间隔物105。间隔物105可以包括适用于本领域技术人员的任意材料，例如，SiN、空气间隙。
根据实施方式，可以在共享门112旁边(两侧)的不同纳米丝1101、1102之间存在内部电介质间隔物190，用于锚定纳米丝。内部间隔物优选包括电介质材料，例如，SiN或SiO2。内部电介质间隔物190可以包括具有与门间隔物105不同的电介质常数(k值)的不同材料。内部间隔物190的优势在于降低了源/漏区域和门之间的寄生电容。
源/漏区域 121、122以源/漏接触件 131、132与器件的线中端(middle-end-of-line)(MEOL)相连接。
图3-12显示用于制造根据本文的实施方式的纳米丝半导体器件的方法的工艺流图。
方法以提供半导体基材100开始(图3)。基材100优选是块体Si基材或者绝缘体上的硅基材(SOI)。SOI基材是层状硅-绝缘体-硅基材，包括夹在Si支承层和Si器件层之间的埋入氧化物(BOX)层。在Si器件层(SOI基材的顶层)中制造纳米丝半导体器件。Si支承层是SOI基材的底层。SOI基材可以采用本领域技术人员已知的常用技术制造，例如，晶片粘结或者通过植入氧分离(SIMOX)。
下面将参照块体半导体基材解释本文。基材包括主表面111，其也被称作顶表面，是基材的主要表面。
在提供半导体基材100之后，在基材100的主表面111上提供交替纳米丝1101、1102和中间层纳米丝1103的垂直堆叠1100，每个水平中间层纳米丝置于或者夹在两个水平纳米丝之间并与它们直接接触(图3)。堆叠1100的最下层(与基材的主表面111直接接触)优选是中间层纳米丝。中间层纳米丝1103是伪纳米丝或者牺牲纳米丝，其在稍后的工艺流中会被去除并且至少部分被门堆叠替代。
可以采用本领域技术人员已知的加工步骤来提供堆叠1100，例如，STI-首先集成流或者STI-最后集成流。这可以包括首先在半导体基材中图案化牺牲翼片，并在牺牲翼片之间形成浅的沟槽电离(trench isolation)(STI)区域。之后，可以使得翼片凹下去，可以通过在凹陷中交替沉积纳米丝材料101和中间层纳米丝材料103来提供堆叠1100。可以通过已知的沉积技术来完成沉积，例如化学气相沉积(CVD)。翼片凹陷的深度会决定基材厚度以及凹陷中堆叠的纳米丝晶体管的数量。可以调节纳米丝尺度(例如，宽度和厚度)，但是纳米丝的长度应该优选小于40nm。
本文的目的是为更紧凑的GAA器件提供简化的集成流，这意味着增加小的基底面上的晶体管密度。目的是提供用于制造GAA器件的方法，所述GAA器件包括纳米丝，其在纳米丝的同一堆叠中包含不同材料和/或不同导电类型(即，n型纳米丝晶体管和p型纳米丝晶体管)。
根据实施方式，纳米丝和中间层纳米丝包括不同材料，因为后续会在工艺流中去除中间层纳米丝。因此，中间层纳米丝应该包含可以相对于纳米丝的材料选择性蚀刻掉的材料。根据实施方式，纳米丝材料101优选包括Si，以及中间层纳米丝材料可以包括SiGe1-x，0<x<＝1。
在提供了纳米丝1100的堆叠之后，在纳米丝的堆叠上提供伪门104和在伪门旁边的伪间隔物105，从而是在纳米丝的垂直堆叠的顶层上(图4)。提供伪门可以包括沉积伪门材料并使得材料图案化以形成伪门。伪门材料可以是本领域技术人员通常已知的标准材料，例如，多晶硅。优选地，伪门材料不是氧基的(从而不是例如SiO2)，以防止后续加工步骤(SiGe浓缩)过程中的向下扩散。使用不是氧基的伪门材料的优势在于，防止了氧的向下扩散(氧不存在)，并且优化了之后的工艺流中的退火(Ge浓缩)过程。间隔物105可以包括适用于本领域技术人员的任意材料，例如，SiN、空气间隙。
使用伪门104和间隔物105作为掩膜，之后对纳米丝1100的堆叠进行图案化(图4)。所得到的由此限定的长度L(其因而平行于纵向方向)决定了纳米丝的最终长度。该长度L优选小于40nm，从而确保纳米丝的完全转化，从本文如下进一步详述。间隔物105间隔的距离等于门长度LG。
(如上文已经解释过的那样)，在最终器件中，存在两种类型的晶体管。这两种类型的晶体管优选通道材料是不同的(例如，Si和SiGe晶体管)，并且导电类型也可以是不同的(即，n型和p型晶体管)。(形成部分的晶体管的)每个纳米丝包括通道区域，并且还可包括源区域121和漏区域122。或者，源和漏区域121、122可以同时布置在纳米丝的两端(从而没有形成纳米丝的部分)。通道区域可以是未掺杂的、低掺杂的(即，掺杂浓度为1e12/cm3至1e15/cm3)或者甚至是高度掺杂的(在较少结晶体管的情况下，即，掺杂浓度为1e19/cm3至1e20/cm3)。
在纳米丝的垂直堆叠1100中，部分纳米丝待选择性地发生转化以形成第二类型的纳米丝1102(第二类型纳米丝的子堆叠)，以及部分纳米丝不转化形成第一类型的纳米丝1101(第一类型纳米丝的子堆叠)。因此，通过选择性地转化部分纳米丝，形成并限定了第一组未转化纳米丝(也称作第一类型纳米丝1101)、第二组不同的经转化的纳米丝(也称作第二类型纳米丝1102)。在最终器件中，如上文所述的那样，第一类型的纳米丝1101的子堆叠包括至少一个包含第一材料101的纳米丝，以及第二类型的纳米丝1102的子堆叠包括至少一个包含第二材料160的纳米丝，其不同于第一材料101。旨在形成第二组(第二类型)纳米丝1102的纳米丝的材料101会转化成第二材料160，从而导致半导体器件的最终第二类型的纳米丝。第一组纳米丝1101的第一材料在进一步加工步骤期间会基本保持不变(除了可能的掺杂之外)。这意味着在提供图案化的结构之后形成的第一组纳米丝1101已经限定了最终器件的最终(第一)纳米丝。因而，最终器件至少包括来自第一组纳米丝1101的纳米丝以及来自第二组纳米丝1102的纳米丝。
在第二组纳米丝的转化中，旨在形成第二组纳米丝的纳米丝的第一材料101转化成另一第二材料160。该转化涉及部分不同的工艺步骤，如下文进一步详述。
第一组纳米丝1101应该在进一步的加工步骤期间保持基本不变，从而不需要进行保护。这是通过包封第一组纳米丝1101完成的。在纳米丝的垂直堆叠的第一组纳米丝1101的旁边沉积间隔层120(即，在纳米丝以及仍然存在的中间层纳米丝的旁边并发生接触)(图5)。间隔层120可以包括例如SiN或者本领域技术人员已知的常用作间隔物的其他材料。间隔层材料应该不同于第一或第二材料，并且优选不是氧基的。因此，间隔物材料120会防止第一组纳米丝1101的第一材料101的转化。间隔物材料120还确保了第一组纳米丝1101的锚定。
提供间隔层120可包括首先沿着纳米丝堆叠的整个高度提供间隔层，即沿着第一组纳米丝1101和第二组纳米丝1102两者的侧面，以及然后去除沿着第二组纳米丝1102的侧壁存在的间隔层。可以通过常规蚀刻技术来完成沿着第二组纳米丝1102的侧壁存在的间隔层的去除，这还会同时去除侧壁处任何可能形成的天然氧化物。
在第一组纳米丝110的包封之后，在旨在形成第二组纳米丝1102的纳米丝的侧面(即，两端)提供转化材料106(图6)。
转化材料106不同于纳米丝的第一材料101。选择转化材料106使其能够实现第一材料101的转化(如下文进一步详述)。转化材料106优选包括SiGey，0<y<＝1。由于蚀刻选择性，转化材料106中的Ge的浓度应该优选不同于中间层纳米丝103的Ge浓度。
可以在(旨在形成第二类型纳米丝1102)的纳米丝以及中间层纳米丝103的旁边提供转化材料106并与之接触(图6)，或者仅在(旨在形成第二类型纳米丝1102)的纳米丝旁边提供转化材料106并与之接触(图7)。沉积技术是本领域技术人员已知的，例如外延性生长(对于图6所示的选项)或者甚至是选择性外延性生长(SEG)(对于图7所示的选项)。在(旨在形成第二类型纳米丝1102)的纳米丝以及中间层103纳米丝的旁边存在的转化材料106，或者仅在(旨在形成第二类型纳米丝1102)的纳米丝旁边存在的转化材料106取决于不同参数。取决于转化材料106中的Ge浓度以及第一材料101中的Ge浓度，转化材料106会仅在(旨在形成第二类型纳米丝1102的)纳米丝的侧面上生长，或者在(旨在形成第二类型纳米丝1102的)纳米丝以及中间层纳米丝103的侧面上生长。此外，(旨在形成第二类型纳米丝1102的)纳米丝的侧面上的预先表面清洁步骤可能影响转化材料106会仅在(旨在形成第二类型纳米丝1102的)纳米丝的侧面上生长或者还在中间层纳米丝103上生长。
根据实施方式，可以仅在(旨在形成第二类型纳米丝1102的)纳米丝的一侧提供转化材料106。这具有以下优势：可以形成不对称纳米丝器件，其中，仅(旨在形成第二类型1102的纳米丝的)纳米丝的左部分或者右侧部分被转化成第二材料160。这对于例如隧道FET器件，其对于源区域和漏区域具有相反导电类型，可能是有利的。
当(对于图7所示的选项)使用选择性外延性生长(SEG)来形成转化材料106时，在相邻纳米丝101的生长的转化材料106之间产生空穴107。这确保了在将第一材料101转化成第二材料106的其他步骤之一中更好的氧控制。
由于包封了第一组纳米丝1101，在该组1101旁边没有形成转化材料106或者与之接触，并且因而也不会在方法的其他步骤(更具体来说，第一材料的转化步骤)中影响该组1101中的纳米丝101的第一材料。因此在(旨在形成第二类型纳米丝1102的)纳米丝的端部选择性地提供转化材料106，这意味着仅在待转化的纳米丝的端部提供转化材料106，而没有在不发生转化的其他纳米丝的端部提供。
在提供了转化材料106之后，提供电介质材料108来包封中间器件(图7)。该电介质层108还在后续加工步骤期间保护了基材、纳米丝、第二通道材料和间隔层。电介质材料108包括氧化物，例如SiO2，其对于转化步骤是重要的(更具体来说，在Ge浓缩过程中使得氧扩散)(如下文解释)。
在下一个步骤中，去除了伪门104和中间层纳米丝103(图8)。这可以在同一步骤中完成，但是最有可能是在不同步骤中完成，因为伪门104和中间层纳米丝103优选包含不同材料。可以使用标准蚀刻技术来去除伪门104和中间层纳米丝103。
根据转化材料106同时存在于旨在形成第二类型纳米丝的纳米丝以及中间层纳米丝上(图6)并且转化材料106和中间层纳米丝103这两者都包括SiGe的实施方式，用于去除中间层纳米丝103的蚀刻化学品应该适于使得(在去除中间层纳米丝的过程中)没有去除或者蚀刻掉转化材料106。因此，蚀刻化学品应该对于中间层纳米丝103的材料具有选择性。
根据实施方式，通过去除中间层纳米丝103在纳米丝1101、1102之间形成的腔体109可以用无氧层再次填充，以更好地锚定纳米丝(未示出)，从而防止之后加工步骤中的纳米丝的摆动。
在去除了伪门104和中间层纳米丝103之后，旨在形成第二组纳米丝1102的纳米丝的第一材料101被转化成第二材料160(图9)。该工艺步骤涉及驱使转化材料106的物质进入纳米丝1102。根据实施方式，可以将Si纳米丝基本上完全转化成SiGe纳米丝。
根据实施方式，Ge浓缩过程对于旨在形成第二组纳米丝1102的纳米丝的第一材料101的转化负责。Ge浓缩过程包括氧化过程。通过对中间器件进行退火来完成氧化过程。Ge浓缩方法是本领域技术人员已知的，并且根据实施方式是基于(包含SiGe的)转化材料106的Si原子(相对于Ge原子)的选择性或优先氧化，从而形成SiO2。由于形成SiO2并且Ge对于进入SiO2的非扩散性，Ge原子扩散进入SiGe/Si界面扩散进入纳米丝1102，并在此形成SiGe纳米丝(通过包含Si的纳米丝110的部分或完全转化成SiGe)。经转化的纳米丝1102中的Ge(第二材料160)浓度会高于转化材料106的Ge含量。
根据实施方式，旨在形成第二组纳米丝1102的纳米丝发生部分或完全转化，如上文详细描述的那样。图9示意性显示旨在形成第二类型的纳米丝1102的纳米丝的完全转化，而图10示意性显示部分转化。同样如上文所述，取决于转化，纳米丝的通道区域可以覆盖整个纳米丝1102或者仅覆盖纳米丝的内部部分170。
在干燥氧环境中，在约为800摄氏度的温度完成退火，持续约为60分钟的时间。取决于旨在形成第二类型纳米丝1102的纳米丝的完全或部分转化的需求，退火参数可以发生变化或改变，这是本领域技术人员已知的。
在转化步骤期间，半导体基材100的顶部部分100a也可能受到影响并被转化成半导体氧化物材料。例如，如果半导体基材包括Si，则基材的顶部部分100a会由于退火/氧化步骤转化成SiO2。
优选地，在Ge浓缩步骤之后，转化材料106被完全消耗。(由于不完全Ge浓缩)可能发生在侧面留下部分转化材料106，但是，这种留下的转化材料106会在提供第二类型的纳米丝1102的最终源区域和漏区域121、122之前被去除。
在转化步骤之后，最终源区域和漏区域121、122(其可能涉及在器件侧面的掺杂步骤)以及对应的器件的源接触131、漏接触132和门接触可根据本领域技术人员已知的工艺步骤形成，导致根据图1和/或图3所示的本文的纳米丝器件。这涉及去除电介质材料108，以及任选地用内间隔物190锚定纳米丝。

Claims (9)

1.一种用于制造纳米丝半导体器件的方法，所述方法包括：
-制造交替的纳米丝(1101、1102)和中间层纳米丝(103)的垂直堆叠(1100)；所述纳米丝包括第一材料(101)而所述中间层纳米丝(103)包括不同于所述第一材料(101)的中间层材料；所述纳米丝具有平行于主表面(111)的纵向方向并且在其纵向方向在所述纳米丝的相对侧面具有两个端部；所述纳米丝旨在形成第一类型纳米丝(1101)和第二类型纳米丝(1102)；所述纳米丝在其纵向方向包括具有两个侧面的内部部分(170)和位于所述内部部分(170)的每侧的外部部分(171)；
-在旨在形成第二类型纳米丝的纳米丝(1102)的所述两个端部中的至少一个端部选择性地提供不同于所述第一材料(101)的转化材料(106)，用于实现将旨在待转化形成第二类型的纳米丝的所述纳米丝(1102)的所述第一材料转化成第二材料(160)；
-去除所述中间层纳米丝(103)；以及之后
-将旨在形成所述第二类型纳米丝(1102)的纳米丝的所述两个外部部分(171)中的至少一个的所述第一材料转化成所述第二材料，从而将所述纳米丝转化成所述第二类型纳米丝(1102)，同时未转化的纳米丝形成所述第一类型纳米丝(1101)；
-绕着所述第一类型纳米丝(1101)和第二类型纳米丝(1102)制造共享的门结构(112)。
2.如权利要求1所述的用于制造纳米丝半导体器件的方法，其特征在于，在旨在形成所述第二类型纳米丝的纳米丝(1102)的所述两个端部选择性地提供所述转化材料(106)，以及至少将所述纳米丝的所述两个外部部分(171)的所述第一材料转化成所述第二类型纳米丝(1102)。
3.如权利要求2所述的用于制造纳米丝半导体器件的方法，所述方法还包括：
-在旨在形成所述第一类型纳米丝(1101)的所述纳米丝的所述两个端部制造源和漏区域(121)，以及
-在所述第二类型纳米丝(1102)的所述两个端部制造源和漏区域(122)。
4.如权利要求1-3中任一项所述的用于制造纳米丝半导体器件的方法，所述方法还包括：
-在去除所述中间层纳米丝(103)之前，在旨在形成所述第一类型纳米丝(1101)的所述纳米丝的所述两个端部提供间隔物材料(120)。
5.如权利要求4所述的用于制造纳米丝半导体器件的方法，所述方法还包括：
-在去除所述中间层纳米丝(103)之前，用电介质材料(108)包封所述纳米丝的垂直堆叠(1100)、所述间隔物材料(120)和所述转化材料(106)，所述电介质材料包含氧。
6.如权利要求1-3中任一项所述的用于制造纳米丝半导体器件的方法，其特征在于，将旨在形成所述第二类型纳米丝(1102)的所述纳米丝的所述第一材料(101)转化成所述第二材料(160)包括对所述器件进行退火。
7.如权利要求6所述的用于制造纳米丝半导体器件的方法，其特征在于，对所述器件进行退火包括使得旨在形成所述第二类型纳米丝(1102)的所述纳米丝的所述第一材料(101)发生氧化，以及将所述转化材料(106)混合到所述第一材料(101)中，从而形成所述第二材料(160)。
8.如权利要求1-3中任一项所述的用于制造纳米丝半导体器件的方法，其特征在于，所述第一材料(101)包括硅，所述转化材料(106)包括SiGey，0<y<＝1，以及所述第二材料(160)包括SiGez，0<z<＝1且z<y。
9.如权利要求1-3中任一项所述的用于制造纳米丝半导体器件的方法，所述方法还包括在去除所述中间层纳米丝(103)之后但是在转化所述第一材料之前，用内电介质间隔物(190)来锚定所述纳米丝(1101、1102)。
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Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
CN106910716B (zh) * 2015-12-22 2021-10-15 Imec 非营利协会 Si基高迁移率CMOS装置的制造方法及所得装置
KR102340313B1 (ko) * 2016-03-02 2021-12-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9966416B2 (en) * 2016-05-03 2018-05-08 Tsinghua Univeristy Three dimensional complementary metal oxide semiconductor carbon nanotube thin film transistor circuit
US10177199B2 (en) 2016-05-03 2019-01-08 Tsinghua University Method for making three dimensional complementary metal oxide semiconductor carbon nanotube thin film transistor circuit
CN109643715B (zh) 2016-07-19 2023-05-12 东京毅力科创株式会社 三维半导体装置以及其制造方法
US9831324B1 (en) * 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
US9653480B1 (en) * 2016-09-22 2017-05-16 International Business Machines Corporation Nanosheet capacitor
US10340340B2 (en) * 2016-10-20 2019-07-02 International Business Machines Corporation Multiple-threshold nanosheet transistors
US10892326B2 (en) * 2017-03-30 2021-01-12 Intel Corporation Removal of a bottom-most nanowire from a nanowire device stack
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10297663B2 (en) 2017-04-19 2019-05-21 International Business Machines Corporation Gate fill utilizing replacement spacer
US10566245B2 (en) 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
FR3066315A1 (fr) * 2017-05-10 2018-11-16 Stmicroelectronics (Crolles 2) Sas Procede de fabrication de bandes de silicium-germanium
US9984936B1 (en) * 2017-07-17 2018-05-29 Globalfoundries Inc. Methods of forming an isolated nano-sheet transistor device and the resulting device
US10685884B2 (en) 2017-07-31 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a Fin-FET and method of manufacturing the same
US10934485B2 (en) 2017-08-25 2021-03-02 Versum Materials Us, Llc Etching solution for selectively removing silicon over silicon-germanium alloy from a silicon-germanium/ silicon stack during manufacture of a semiconductor device
KR102385567B1 (ko) 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10453752B2 (en) 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US20190103282A1 (en) 2017-09-29 2019-04-04 Versum Materials Us, Llc Etching Solution for Simultaneously Removing Silicon and Silicon-Germanium Alloy From a Silicon-Germanium/Silicon Stack During Manufacture of a Semiconductor Device
US10868127B2 (en) 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
US11380803B2 (en) 2017-10-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10381438B2 (en) * 2017-11-02 2019-08-13 International Business Machines Corporation Vertically stacked NFETS and PFETS with gate-all-around structure
US10546925B2 (en) * 2017-11-02 2020-01-28 International Business Machines Corporation Vertically stacked nFET and pFET with dual work function
US10553678B2 (en) * 2017-11-02 2020-02-04 International Business Machines Corporation Vertically stacked dual channel nanosheet devices
US10192819B1 (en) 2017-11-16 2019-01-29 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors
US10090193B1 (en) 2017-11-16 2018-10-02 Globalfoundries Inc. Integrated circuit structure incorporating a stacked pair of field effect transistors and a buried interconnect and method
US10304832B1 (en) 2017-11-16 2019-05-28 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors and method
US10714391B2 (en) * 2017-12-04 2020-07-14 Tokyo Electron Limited Method for controlling transistor delay of nanowire or nanosheet transistor devices
US10685887B2 (en) * 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US20190198614A1 (en) * 2017-12-22 2019-06-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of fabrication of a semiconductor device including one or more nanostructures
US10418449B2 (en) * 2018-01-10 2019-09-17 Globalfoundries Inc. Circuits based on complementary field-effect transistors
US10431663B2 (en) 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
CN111699550B (zh) * 2018-03-19 2023-05-09 东京毅力科创株式会社 三维器件及其形成方法
US10263100B1 (en) * 2018-03-19 2019-04-16 International Business Machines Corporation Buffer regions for blocking unwanted diffusion in nanosheet transistors
US10461194B2 (en) 2018-03-23 2019-10-29 International Business Machines Corporation Threshold voltage control using channel digital etch
US10651314B2 (en) 2018-06-26 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with inner spacer and methods for producing the same
US11276695B2 (en) * 2018-07-16 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
KR102513084B1 (ko) 2018-08-27 2023-03-24 삼성전자주식회사 반도체 장치
WO2020065732A1 (ja) 2018-09-25 2020-04-02 株式会社ソシオネクスト 半導体装置及びその製造方法
FR3086456B1 (fr) 2018-09-25 2021-01-29 Commissariat Energie Atomique Procede de realisation de transistors superposes
US10580768B1 (en) * 2018-09-28 2020-03-03 Win Semiconductors Corp. Gallium arsenide cell
CN110970369B (zh) * 2018-09-30 2022-08-02 中芯国际集成电路制造(上海)有限公司 Cmos反相器结构及其形成方法
US10756096B2 (en) 2018-10-05 2020-08-25 Globalfoundries Inc. Integrated circuit structure with complementary field effect transistor and buried metal interconnect and method
US10741456B2 (en) 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor
US11180697B2 (en) 2018-11-19 2021-11-23 Versum Materials Us, Llc Etching solution having silicon oxide corrosion inhibitor and method of using the same
CN111223778B (zh) * 2018-11-23 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
EP3660922A1 (en) 2018-11-27 2020-06-03 IMEC vzw A method of forming a stack of insulated cmos devices
EP3660891B1 (en) 2018-11-27 2023-06-07 IMEC vzw A method for forming a semiconductor device
FR3090998B1 (fr) * 2018-12-21 2022-12-09 Commissariat Energie Atomique Architecture à transistors n et p superposes a structure de canal formee de nanofils
KR20210111289A (ko) 2019-01-11 2021-09-10 버슘머트리얼즈 유에스, 엘엘씨 산화하프늄 부식 억제제
US11062937B2 (en) 2019-01-11 2021-07-13 International Business Machines Corporation Dielectric isolation for nanosheet devices
US10825919B2 (en) * 2019-02-21 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with inner spacer last process
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
US10892328B2 (en) * 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures
US10985279B2 (en) * 2019-03-13 2021-04-20 International Business Machines Corporation Source and drain epitaxy and isolation for gate structures
US20200295127A1 (en) * 2019-03-13 2020-09-17 Intel Corporation Stacked transistors with different crystal orientations in different device strata
JPWO2020189408A1 (zh) * 2019-03-15 2020-09-24
KR20200136519A (ko) 2019-05-27 2020-12-08 삼성전자주식회사 반도체 장치
US11037832B2 (en) 2019-05-29 2021-06-15 International Business Machines Corporation Threshold voltage adjustment by inner spacer material selection
KR20200142765A (ko) 2019-06-13 2020-12-23 삼성전자주식회사 반도체 소자
WO2020255256A1 (ja) 2019-06-18 2020-12-24 株式会社ソシオネクスト 半導体装置
KR20210000815A (ko) * 2019-06-26 2021-01-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10998311B2 (en) 2019-06-28 2021-05-04 International Business Machines Corporation Fabricating gate-all-around transistors having high aspect ratio channels and reduced parasitic capacitance
US11139213B2 (en) * 2019-11-13 2021-10-05 Tokyo Electron Limited Method of making 3D source drains with hybrid stacking for optimum 3D logic layout
US11393925B2 (en) * 2019-12-31 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with nanostructure
US11342339B2 (en) * 2019-12-31 2022-05-24 Tokyo Electron Limited Method of making six transistor SRAM cell using connections between 3D transistor stacks
US11437483B2 (en) * 2020-03-05 2022-09-06 Intel Corporation Gate-all-around integrated circuit structures having dual nanoribbon channel structures
US11869983B2 (en) 2020-03-12 2024-01-09 International Business Machines Corporation Low voltage/power junction FET with all-around junction gate
US11251288B2 (en) 2020-05-18 2022-02-15 International Business Machines Corporation Nanosheet transistor with asymmetric gate stack
US11862701B2 (en) * 2020-07-31 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked multi-gate structure and methods of fabricating the same
CN114256231A (zh) * 2020-09-24 2022-03-29 联华电子股份有限公司 半导体装置以及其制作方法
US11502167B2 (en) 2020-10-02 2022-11-15 Samsung Electronics Co., Ltd. Semiconductor device having stepped multi-stack transistor structure
US11735634B2 (en) * 2021-03-17 2023-08-22 International Business Machines Corporation Complementary 3D nanosheet matrix FETs
US11756837B2 (en) 2021-03-17 2023-09-12 International Business Machines Corporation Hybrid nanosheet tunnel-FET/CMOS technology
US20220302144A1 (en) * 2021-03-19 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device structures and methods
FR3123502B1 (fr) * 2021-05-27 2024-01-05 Commissariat Energie Atomique Procédé de fabrication d'un transistor a structure de grille enrobante
US20230062597A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and forming method thereof
US11923363B2 (en) 2021-09-20 2024-03-05 International Business Machines Corporation Semiconductor structure having bottom isolation and enhanced carrier mobility
TW202329256A (zh) * 2021-10-21 2023-07-16 日商東京威力科創股份有限公司 半導體裝置的製造方法及半導體裝置
US11705504B2 (en) * 2021-12-02 2023-07-18 International Business Machines Corporation Stacked nanosheet transistor with defect free channel

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683356A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 双层隔离混合晶向应变纳米线mosfet
CN104011849A (zh) * 2011-12-23 2014-08-27 英特尔公司 Cmos纳米线结构
WO2015094301A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Non-planar semiconductor device having hybrid geometry-based active region

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821061B2 (en) * 2007-03-29 2010-10-26 Intel Corporation Silicon germanium and germanium multigate and nanowire structures for logic and multilevel memory applications
US7851790B2 (en) * 2008-12-30 2010-12-14 Intel Corporation Isolated Germanium nanowire on Silicon fin
JP4724231B2 (ja) * 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
CN101710585B (zh) * 2009-12-01 2011-04-27 中国科学院上海微系统与信息技术研究所 混合晶向积累型全包围栅cmos场效应晶体管
US8648330B2 (en) * 2012-01-05 2014-02-11 International Business Machines Corporation Nanowire field effect transistors
KR101678405B1 (ko) 2012-07-27 2016-11-22 인텔 코포레이션 나노와이어 트랜지스터 디바이스 및 형성 기법
US9064942B2 (en) 2013-01-28 2015-06-23 International Business Machines Corporation Nanowire capacitor for bidirectional operation
KR102146449B1 (ko) * 2013-12-18 2020-08-20 인텔 코포레이션 이종 층 디바이스
KR102168475B1 (ko) * 2014-03-24 2020-10-21 인텔 코포레이션 나노와이어 디바이스들을 위한 내부 스페이서들을 제조하는 집적 방법들
US9419107B2 (en) * 2014-06-19 2016-08-16 Applied Materials, Inc. Method for fabricating vertically stacked nanowires for semiconductor applications
US9853166B2 (en) * 2014-07-25 2017-12-26 International Business Machines Corporation Perfectly symmetric gate-all-around FET on suspended nanowire

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011849A (zh) * 2011-12-23 2014-08-27 英特尔公司 Cmos纳米线结构
CN102683356A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 双层隔离混合晶向应变纳米线mosfet
WO2015094301A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Non-planar semiconductor device having hybrid geometry-based active region

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