KR102146449B1 - 이종 층 디바이스 - Google Patents

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KR102146449B1
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기민 전
패트릭 모로우
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인텔 코포레이션
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Abstract

실시예는, 기판에 평행한 제1 수평 축에 의해 모두 교차되는 N 채널, 소스 및 드레인을 갖는 NMOS 디바이스를 포함하는 N 층; 기판에 평행한 제2 수평 축에 의해 모두 교차되는 P 채널, 소스 및 드레인을 갖는 PMOS 디바이스를 포함하는 P 층; 제2 수평 축과 교차하는, N 채널에 대응하는 제1 게이트; 및 제1 수평 축과 교차하는, P 채널에 대응하는 제2 게이트를 포함하는 장치를 포함한다. 다른 실시예들도 본 명세서에 설명된다.

Description

이종 층 디바이스{HETEROGENEOUS LAYER DEVICE}
실시예는 격자 부정합된 반도체 디바이스들을 다룬다.
예를 들어, 원소 실리콘(Si) 기판 상에 고품질 III-V 반도체를 또는 Si 기판 상에 IV 반도체를 제조함으로써 다양한 전자 및 광전자 디바이스가 가능케될 수 있다. III-V 또는 IV 재료의 성능 이점을 달성할 수 있는 표면 층들은, 인듐 안티몬화물(InSb), 인듐 비화물(InAs), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 등의 그러나 이것으로 제한되지 않는 극히 높은 이동도의 재료로부터 제조된 CMOS 및 양자 웰(QW) 트랜지스터와 같은 다양한 고성능 전자 디바이스를 호스팅할 수 있다. 레이저, 검출기 및 광전지 등의 광학 디바이스 뿐만 아니라 전자 디바이스들은 또한, 갈륨 비화물(GaAs) 및 인듐 갈륨 비화물(InGaAs) 등의 그러나 이것으로 제한되지 않는 다양한 다른 직접 밴드갭 재료로부터 제조될 수 있다.
그러나, Si 기판 상의 III-V 및 IV 재료의 성장은 많은 해결과제를 제시한다. 결정 결함은, 격자 부정합, 극성-온-무극성 부정합(polar-on-nonpolar mismatch), 및 III-V 반도체 에피택셜(EPI) 층과 Si 반도체 기판 또는 IV 반도체 EPI 층과 Si 반도체 기판 사이의 열적 부정합에 의해 생성된다. EPI 층과 기판 사이의 격자 부정합이 수 퍼센트를 초과하면, 부정합에 의해 유도되는 변형(strain)은 너무 크게 되고 EPI 층에서 결함이 발생된다. 일단 막 두께가 임계 두께보다 크게 되면(즉, 막은 이 두께 아래에서 완전히 변형되고 이 두께 위에서 부분적으로 이완된다), 막과 기판 계면 뿐만 아니라 EPI 막에서 불일치 전위(misfit dislocations)를 생성함으로써 변형은 이완된다. EPI 결정 결함은 관통 전위(threading dislocations), 적층 결함(stacking faults) 및 트윈스(twins)의 형태일 수 있다. 많은 결함들, 특히 관통 전위와 트윈스는, 반도체 디바이스가 제조되는 "디바이스 층" 내로 전파하는 경향이 있다. 일반적으로, 결함 발생의 심각성은 III-V 반도체와 Si 기판 또는 IV 반도체와 Si 기판 사이의 격자 부정합의 양과 상관된다.
본 발명의 실시예들의 특징들 및 이점들은, 첨부된 청구항들, 하나 이상의 예시적 실시예의 이하의 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다.
도 1 내지 도 4는 종래의 층 전사 프로세스들을 도시한다.
도 5 내지 도 8은 본 발명의 실시예에서의 단일 리소그래피 및 단일 패터닝 단계를 수반한 이종 채널 디바이스 제조를 위한 프로세스를 도시한다.
도 9 내지 도 15는 본 발명의 실시예에서의 수직 이종 채널 디바이스 제조를 위한 프로세스를 도시한다.
도 16 내지 도 22는 본 발명의 실시예에서의 복합(conjugated) 게이트 디바이스 제조를 위한 프로세스를 도시한다.
이제, 유사한 구조물들에는 유사한 접미사 참조 부호들이 제공되는 도면들을 참조할 것이다. 다양한 실시예들의 구조물들을 더욱 명료하게 도시하기 위하여, 본 명세서에 포함된 도면들은 반도체/회로 구조물들의 도식적 표현이다. 따라서, 제조된 집적 회로 구조물들의 실제 외관은, 예를 들어, 현미경 사진에서, 상이하게 나타날 수도 있지만, 여전히 도시된 실시예들의 청구대상 구조물들을 포함하고 있다. 게다가, 도면들은 예시된 실시예들을 이해하는데 유용한 구조물들만을 도시할 수 있다. 본 기술분야에 공지된 추가 구조물들은 도면의 명료성을 유지하기 위해 포함되지 않을 수도 있다. 예를 들어, 반도체 디바이스의 모든 층이 반드시 도시되는 것은 아니다. "실시예", "다양한 실시예" 등은, 이와 같이 설명된 실시예(들)이 특정한 특징, 구조 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 그 특정한 특징, 구조, 또는 특성을 포함하는 것은 아니다. 일부 실시예들은 다른 실시예들에 대해 설명된 특징들 중 일부, 전부를 갖거나, 아무것도 갖지 않을 수도 있다. "제1", "제2", "제3" 등은 공통의 대상을 설명하며 참조되고 있는 유사한 대상들의 상이한 사례들을 나타낸다. 이러한 형용사들은 이와 같이 설명된 대상들이, 시간적으로, 공간적으로, 순위에서 또는 임의의 다른 방식으로 주어진 순서대로 있어야 한다는 것을 암시하는 것은 아니다. "접속된"은, 요소들이 서로 직접 물리적 또는 전기적으로 접촉한다는 것을 나타내고, "결합된"은 요소들이 서로 협력 또는 상호작용한다는 것을 나타내지만, 이들은 직접 물리적 또는 전기적으로 접촉하거나 접촉하지 않을 수도 있다. 또한, 상이한 도면들 내의 동일한 또는 유사한 부분들을 가리키기 위해 유사한 또는 동일한 번호들이 이용될 수 있지만, 이렇게 하는 것이 유사한 또는 동일한 번호를 포함하는 모든 도면들이 단일 또는 동일한 실시예를 구성한다는 것을 의미하는 것은 아니다.
격자 부정합을 관리하기 위한 종래의 기술은 종횡비 트랩핑(ART; Aspect Ratio Trapping)을 포함한다. ART는 특정한 각도로 상방으로 전파하는 관통 전위에 기초한다. ART에서 트렌치는 충분히 높은 종횡비를 갖는 제1 반도체(S1)에서 트렌치가 형성되되,트렌치에 위치한 제2 반도체(S2)에서의 결함이 트렌치의 측벽 상에서 끝나고 종단부(terminations) 위의 임의의 층은 결함이 없도록 형성된다. 트렌치는 장벽을 포함하거나 포함하지 않을 수도 있다.
격자 부정합된 구성 내의 결함을 관리하기 위한 또 다른 종래의 기술은, S1 기판과 관심대상의 층들(예를 들어, III-V 재료 등을 포함하는 S2 디바이스 층들) 사이의 격자 상수 차이를 브리징하는 두꺼운 버퍼(예를 들어, 0.5 미크론 이상의 두께)의 퇴적을 수반한다. 이러한 종래의 기술에서 결함들을 두꺼운 버퍼 내에서 서로 "벤딩(bend)"하여 결함을 소멸시키기 위해 복잡한 어닐링 및 조성적 그레이딩 프로세스(complicated anneals and compositional grading processes)가 이용된다. 많은 두꺼운 버퍼 기술들은 시간 소모적이고, 비싸며, 버퍼의 바람직하지 않은 표면 거칠기(roughness)를 포함하며, 최소한의 결함 밀도가 여전히 높게 남아 있다.
또한, 스케일링이 진보되고 디바이스들이 더 작아짐에 따라, 트렌치 또는 웰에 이용가능한 공간이 줄어든다. 그러나, 버퍼는 쉽게 스케일링될 수 없다. 따라서, 버퍼는 ART 구조물과 결합될 필요가 있다. ART가 필요한 전이 층/버퍼 두께를 감소시킬 수 있지만, ART 구조물 자체는 매우 높은 종횡비 패터닝을 필요로 한다. 스케일링이 진보함에 따라, 더 작은 디바이스에서 구조물(예를 들어, 트렌치)에 이용가능한 공간이 제한되기 때문에 매우 높은 종횡비 구조물의 제조가 더욱 어렵게 된다. 또한, 매우 유사한 격자 파라미터를 갖는 소정의 족의 재료(예를 들어, 게르마늄 및 갈륨 비화물)가 있지만, 이들 재료를 버퍼를 이용하지 않고(또는 작은 버퍼를 이용하여) 이종 방식으로 서로 통합하는 것은 그 성공이 제한되어 있다.
ART 및 버퍼 기반의 기술들 외에도, 매우 상이한 격자 상수를 갖는 재료들의 이종 통합은 층 전사 프로세스를 통해 해결될 수 있다. 그러나, 층 전사는 결함도 역시 갖는다.
예를 들어, 디바이스를 설계하기 위해 전사된 도너 층 및/또는 도너 층을 수용한 리시빙 층에 액세스할 자유가 필요하다. 도 1은 이 문제를 예시하는 것을 돕는다. 도 1에서, (다수의 전자 캐리어를 갖는) N 층(105)은, 기판(101)(또는 일부 다른 층) 등의 또 다른 층 상에 있는 ILD(102) 상에 있는 (다수의 정공 캐리어를 갖는) P 층(103) 상에 있는, 층간 유전체(ILD)(104)(예를 들어, ILD 두께는 10nm 이하로 얇을 수 있다) 상에 있다. 따라서, 도 1은 P형 디바이스에 전용된 하나의 층(층(103))과 N형 디바이스에 전용된 또 다른 층(층(105))을 가진다.
그러나, P 층(103)은 이제 ILD(104)와 전사된 층(105)에 의해 덮임으로써, 층(103)의 처리를 더욱 어렵게 한다(층(103)에서 다이오드 및 트랜지스터 등의 스위칭 디바이스를 형성하는 것은 더욱 어렵다). 예를 들어, 트랜지스터는 별개의 소스, 드레인 및 게이트 제어를 필요로 한다. 결과적으로, 트랜지스터가 매립된 층(103) 뿐만 아니라 층(105) 내에 위치한다면, 금속 인터커넥트(미도시)로부터 N 디바이스에 대한 전사된 층(105)까지 및 전사된 층(105)을 통해 P 디바이스에 대한 매립된 또는 리시빙 층(103)까지 적어도 3개의 접속 또는 콘택이 형성되어야 한다. 그러나, 전사된 층이 비활성화되지 않는 한 콘택 횡단 층(105)은 층(103)의 P 디바이스에 전력을 제공하는 경로의 도중에 층(105)에서 단락이나 다른 전기적 문제를 야기할 수 있다.
도 2에 도시된 바와 같이, 기저의 디바이스 층(국지적 인터커넥트를 포함한 디바이스 제조)을 상부 층에 대한 층 전사가 발생하기 이전에 완성하는 것이다. 예를 들어, P 층(203)과 ILD 층들(202, 204)이 기판(201) 상에 형성된 후에, 콘택(210)이 형성되어 P 층(203) 내의 소스/드레인 노드들 중 하나에 액세스할 수 있고, 콘택(211)이 P 층(203) 내의 채널에 대한 게이트로서 형성될 수 있고, 콘택(212)이 형성되어 P 층(203) 내의 소스/드레인 노드들 중 또 다른 것에 액세스할 수 있다.
그 다음, 도 3에 도시된 바와 같이, 상부 N 층(205)이 전사될 수 있다. 도 4에서, 콘택(213)이 형성되어 N 층(205) 내의 소스/드레인 노드들 중 하나에 액세스하고, 콘택(214)이 N 층(205) 내의 채널에 대한 게이트로서 형성되고, 콘택(215)이 형성되어 P 층(205) 내의 소스/드레인 노드들 중 또 다른 것에 액세스할 수 있도록, N 디바이스 형성이 개시될 수 있다. 그러나, 이것은 리소그래피와 패터닝 단계 수를 2배로 만들므로(즉, N 디바이스를 패터닝하는 한 일련의 단계들과 P 디바이스를 패터닝하는 또 다른 일련의 단계들), 덜 비용-효율적이다.
대조적으로, 실시예는 종래의 평면내 처리(in-plane processing)와 유사한 방식으로 매립된 및/또는 전사된 층들로의 선택적 액세스를 허용한다. 실시예에서 디바이스들(예를 들어, P형 금속-산화물-반도체(PMOS) 및 N형 금속-산화물-반도체(NMOS) 디바이스들)은 단일 리소그래피 및 패터닝을 통해 베이스/리시빙 층들(예를 들어, 층(103)) 및 전사된 층들(예를 들어, 층(105)) 양쪽 모두 상에 "동시에" 제조된다. "동시에"로 인해 프로세스는 게이트들(211, 214)이 동시에 또는 소정의 중복을 수반하여(예를 들어, 반드시 동시에 게이트 형성을 시작하고 종료하는 것이 아니라 게이트들의 형성에서 소정의 중복을 허용하여) 형성되는 것을 허용할 수 있다. 실시예에서, 아래에 설명되는 바와 같이, 게이트 처리(또는 일부 다른 콘택 처리) 동안에 불필요한 채널은 선택적으로 에칭되거나 전기적으로 단락 회로화되어("단락되어") 불필요한 채널을 비활성화할 수 있다.
실시예에서, 최종 제품은 (층(204) 내의 인터커넥트들(210, 211, 212) 등의) 어떠한 추가 인터커넥트 층도 갖지 않는다. 따라서, 이종 채널 통합에도 불구하고, 결과적으로 마스크 카운트가 전혀 증가하지 않거나 (또는 최소한으로) 증가한다.
도 5 내지 도 8은 본 발명의 실시예에서의 단일 리소그래피 및 단일 패터닝 단계를 수반한 이종 채널 디바이스 제조를 위한 프로세스를 도시한다. 이 프로세스는 단일 리소그래피 및 단일 패터닝 단계를 수반한 이종 채널 디바이스 제조를 가능케한다.
도 5는, ILD(506), N 층(505), ILD(504), P 층(503), ILD(502), 및 기판(또는 일부 다른 층)(501)을 포함한다. 이것은, 스위칭 디바이스들(예를 들어, 다이오드, 트랜지스터 등) 등의 디바이스들을 형성하는데 이용될, 층들(503, 505)을 포함하기 때문에 채널 층 스택을 포함한다. 이 스택은, 도 5에 도시된 부분을 형성하기 위해 더 큰 디바이스 스택 부분 내에 형성된, 절연체 부분들(507, 508)(예를 들어, 얕은 트렌치 격리(STI), 산화물 등) 사이에 위치할 수 있다.
도 6은 (예를 들어, ILD 특유의 에칭에 의해) 보이드들(521, 522)이 형성되는 게이트 패터닝을 도시한다. 도 7은 채널 부분의 선택적 제거를 도시한다. 구체적으로는, N 층(505)의 일부가 제거되고 P 층(503)의 일부가 제거된다. 이것은, 게이트(511)가 층(505) 내의 N 채널(564)의 상부 및 하부 표면들 상에 형성되고 게이트(513)가 층(503) 내의 P 채널(561)의 상부 및 하부 표면들 상에 형성되도록 하여, 도 8의 게이트 형성을 용이하게 한다. (층(505)의 N 디바이스에 대한 소스 또는 드레인(563)에 대한) 콘택(510), (N 디바이스 및 P 디바이스들에 대한 드레인들(565, 562) 등의, 각각 층들(505, 503)의 N 디바이스와 P 디바이스에 대한 소스 또는 드레인에 대한) 콘택(512), 및 (층(503)의 P 디바이스에 대한 소스 또는 드레인(560)에 대한) 콘택(514)이 형성된다. 도 8에 도시된 바와 같이, 콘택/게이트(510, 511, 512, 513, 514)는 소스/드레인(S/D) 노드들을 둘러쌀 수 있고 (예를 들어, 멀티게이트 또는 트리게이트 배열과 유사한) 상부 및 하부 부분들, 및 일부 실시예에서는, 측면들 상에 형성될 수 있다(예를 들어, "올 어라운드 게이트(all around gate)").
채널들(561, 564)은 동일한 시간에/동시에 패터닝될 수 있어서 (단일의 수평 층에서 N 및 P 디바이스들을 갖는 종래의 평면 디바이스들에 비해) 각각의 채널 층에 대한 추가적인 리소그래피 단계가 없다. 대신에, 게이트 처리 동안에 불필요한 채널들(도 7 참조)과 ILD 부분들이 선택적으로 비활성화된다. 따라서, 원하는 채널들만이 남는다.
따라서, 도 8은, 기판(501)에 평행한 수평 축(570)에 의해 모두 교차되는 N 채널(564), 소스(563), 및 드레인(565)을 갖는 NMOS 디바이스를 갖는 N 층; 및 기판(501)에 평행한 수평 축(571)에 의해 모두 교차되는 P 채널(561), 소스(560), 및 드레인(562)을 갖는 PMOS 디바이스를 포함하는 P 층을 포함하는 장치의 한 예를 도시한다. N 채널(563)에 대응하는 게이트(511)는 N 채널에 대응함에도 불구하고 수평 축(571)과 교차한다. 또한, 게이트(513)는 P 채널(561)에 대응하고 수평 축(570)과 교차한다.
실시예에서, N 및 P 층들(503, 505)은 IV족, III-V족 및 II-VI족을 포함하는 그룹으로부터 각각 선택된 제1 및 제2 재료를 포함할 수 있다. 실시예에서 N 및 P 층들은 서로 격자 부정합될 수 있다.
실시예에서, 게이트들은 그들이 함께 동작하는/제어하는 채널들 바로 위와 바로 아래에 있을 수 있다. 또한, 도 8은 간소화되어 있고 동작 디바이스에 필요할 수 있는 모든 층이나 부분을 포함하지는 않는다. 예를 들어, 게이트 산화물(미도시)은 게이트와 채널 사이에서 이용되어 채널을 더 양호하게 동작시킬 수 있다. 이러한 층들은 본 발명의 다양한 실시예에서 원치않는 채널들을 동시에 제거하고 이종 채널들(예를 들어, N 및 P 채널들)에 대한 원하는 게이트들을 동시에 형성하는 능력 등의 개념에 더 집중하기 위해 예시되지 않았다.
실시예에서 N 및 P 층들 중 적어도 하나는 산화물(또는 다른 절연체)의 상부 표면과 직접 접촉하는 하부 표면을 갖는 조직화된 단결정 격자를 포함하고 산화물은 기판과 N 및 P 층들 중 적어도 하나 사이에 있다. 따라서, 아몰퍼스 ILD 층들(502, 504)의 맨 위에 형성되는 N 및 P 층들 각각에도 불구하고, 층 전사로 인해, N 및/또는 P 층들 각각은 단결정 격자 구조물을 가질 수 있다. 예를 들어, 단결정 구조물은 전체 층의 결정 격자가 연속적이고 그 에지까지 (결정 경계가 거의 또는 전혀 없이) 중단되지 않는 실리콘을 포함할 수 있다. 이것은 진성으로(즉, 순수 실리콘 단독으로) 준비되거나, 도핑되거나, 그 반도체 속성을 변화시키는 매우 소량의 다른 원소를 포함할 수 있다. 단결정질 층은, 원자 순서가 단거리 순서만으로 제한되는 아몰퍼스 실리콘과 반대된다.
즉, 층 전사로 인해 N 및 P 층들 중 적어도 하나가 장치에 전사되고 장치 상에 성장되지 않는다. 실시예에서 복수의 디바이스 층들(예를 들어, 층(503, 505))이 전사되지만, 또 다른 실시예에서 단지 1개만 전사되는(예를 들어, 505) 반면 다른 것은 에피택셜 성장될 수 있다(예를 들어, ILD(502)는 제거되고 층(503)은 버퍼, 기판(501) 등의 맨 위에 성장될 수 있다).
도 8에 도시된 바와 같이, 기판(501)에 직교하는 수직 축(572)은 게이트(511) 및 N 채널(564)과 교차하고, 기판(501)에 직교하는 수직 축(573)은 게이트(513) 및 P 채널(561)과 교차한다.
도 9 내지 도 15는 본 발명의 실시예에서 수직 이종 채널 디바이스(예를 들어, 수직으로 적층된 와이어 디바이스) 제조를 위한 프로세스를 도시한다;
도 9는, ILD(906), N 층(905), ILD(904), P 층(903), 및 기판(또는 다른 층)(901)을 포함한다. 또 다른 실시예에서, ILD 층은 층들(901, 903) 사이에 있을 수 있다. 매립된 인터커넥트(915, 916)는 기판(901)(또는 디바이스 층과 기판 사이의 소정의 층) 내에 포함될 수 있다.
또한, 다양한 실시예에서 N 층은 P 층 위에 배치될 수 있지만 다른 실시예에서는 P 층이 N 층 위에 있을 수 있다. 많은 실시예들이 단지 2개의 디바이스 층만을 도시하지만 다른 실시예들은 이와 같이 제한되지 않고 1, 3, 4, 5, 6, 또는 그 이상의 디바이스 층들을 포함할 수도 있다. 도 9 내지 도 15의 전역적 패터닝 및 선택적 비활성화 프로세스는, 아래에서 논의되는 도 16 내지 도 22에서 다루는 수직 디바이스 통합과 같은, 다른 구조물들로 확장될 수 있다.
도 10은 장벽들(931, 932, 933)이 형성된 다음 보이드들(921, 922, 923, 924)이 형성되는 것에 기초한 장벽 제조를 수반한 채널 층 적층(도 9)을 따른다. 그 결과, "와이어"(970, 971)가 형성된다(이것은 나중에 수직 디바이스들을 형성하는데 이용될 것이다). 이들 장벽들 및 보이드들은 도 11에서 이용되어 콘택들(910, 911, 912, 913)을 형성할 수 있다. 이것은 매립된 인터커넥트 부분들(915, 916)로부터 와이어 디바이스 드레인(963)까지의 금속 채움(metal fill)을 구성한다. 도 12에서 ILD 부분들(941, 943)이 형성되고, 다음에 게이트들(914, 915)과 ILD 부분들(942, 944)이 후속 형성되어 N형 게이트 형성을 완료한다.
도 13에서 금속 게이트 패터닝과 P 채널 금속 채움(910, 911)의 (마스킹 패턴(950)을 이용한) 리세스 에칭(recess etching)이 발생한다. 그 다음, 도 14에서 P형 게이트 형성이 발생함으로써 ILD 부분(945)이 형성되고, 게이트(916) 및 ILD 부분(946)이 후속 형성되어 P형 게이트 형성을 완료한다. 도 15에서, 이것은 P 와이어 디바이스 소스(962)로부터 상방으로 금속 채움이 후속되어 콘택(917, 918)을 형성한다.
따라서, 도 15는, 기판(901)에 직교하는 수직 축(973)에 의해 모두 교차되는 N 채널(964), 소스(965), 및 드레인(963)을 갖는 NMOS 디바이스를 포함하는 N 층을 포함하는 장치를 도시한다. 도 15는 또한, 기판(901)에 평행한 수직 축(972)에 의해 교차되는 P 채널(961), 소스(962), 및 드레인(960)을 갖는 PMOS 디바이스를 포함하는 P 층을 도시한다. 게이트(915)는 N 채널(964)을 둘러싸고(즉, "올 어라운드 게이트" 또는 멀티게이트), 절연 층(943)과 직접 접촉하며 게이트(916)는 P 채널(961)을 둘러싸고 절연 층(946)과 직접 접촉한다. 콘택(912)은 절연 층(943) 및 P 층 부분(980)과 직접 접촉하고 제2 콘택(917)은 절연 층(946) 및 N 층 부분(981)과 직접 접촉한다.
실시예에서 소스와 드레인 노드들(963, 965) 중 하나 또는 양쪽 모두는 절연 층(944) 위로/절연 층(943) 아래로 연장되고 및/또는 소스와 드레인 노드들(962, 960) 중 하나 또는 양쪽 모두는 절연 층(946) 위로/절연 층(945) 아래로 연장됨으로써, 수직 배향된 와이어 디바이스들의 형성을 돕는다.
실시예에서, N 층은 제1, 제2, 및 제3 하위층들(985, 986, 987)을 포함하고, 제2 하위층은 제1 및 제3 하위층에 직접 접촉하고, (채널에 대한) 제2 하위층은 (예를 들어, 드레인이나 소스를 포함하는) 제1 하위층 및 (예를 들어, 소스나 드레인을 포함하는) 제3 하위층 중 어느 하나보다 더욱 고도핑된다(heavily doped). 예를 들어, 층(986)은 도핑될 수 있고 층들(985, 987)은 언도핑(즉, 층(986)보다 저도핑)될 수 있다. 실시예에서, P 층은 제1, 제2, 및 제3 하위층들(984, 983, 982)을 포함하고, 제2 하위층은 제1 및 제3 하위층에 직접 접촉하고, (채널에 대한) 제2 하위층은 (예를 들어, 소스나 드레인을 포함하는) 제1 하위층 및 (예를 들어, 드레인이나 소스를 포함하는) 제3 하위층 중 어느 하나보다 더욱 고도핑된다. 예를 들어, 층(983)은 도핑될 수 있고 층들(982, 984)은 언도핑(즉, 층(983)보다 저도핑)될 수 있다. (있다면) 층(905)에 대한 도핑은 층(905)이 전사되기(또는 일부 실시예에서는 성장되기) 이전에 또는 이후에 발생할 수 있다. (있다면) 층(903)에 대한 도핑은 층(903)이 전사되기(또는 일부 실시예에서는 성장되기) 이전에 또는 이후에 발생할 수 있다.
도핑에 관하여, 디바이스에 따라 채널은 소스/드레인에 비해 고도핑되거나 도핑되지 않을 수도 있다. 일부 실시예에서, 채널은 대응하는 소스/드레인보다 낮은 도핑을 가진다.
실시예에서 기판에 평행한 수평 축(970)은 N 채널(964) 및 콘택(918 및/또는 917)과 교차한다. 실시예에서 기판에 평행한 수평 축(971)은 P 채널(961) 및 콘택(912)과 교차한다.
실시예에서, N 및 P 층들(905, 903)은 IV족, III-V족 및 II-VI족을 포함하는 그룹으로부터 각각 선택된 제1 및 제2 재료를 포함한다. 실시예에서 N 및 P 층들은 서로 격자 부정합된다. 실시예에서 N 및 P 층들 중 적어도 하나는 산화물(예를 들어, 층(904))의 상부 표면과 직접 접촉하는 하부 표면을 갖는 조직화된 단결정 격자(예를 들어, 층(905))를 포함하고 산화물은 기판(901)과 N 및 P 층들 중 적어도 하나 사이에 있다. 실시예에서, N 및 P 층들 중 적어도 하나(예를 들어, 층(905))는 장치에 전사되고 장치 상에 성장되지 않는다.
도 15의 실시예에서, 상부 및 하부 채널 와이어 디바이스들(즉, 채널(964, 961)을 포함하는 디바이스들) 양쪽 모두는 단일의 단계에서 제조된다. 이중 금속 게이트 처리 동안의 나중에, 임의의 불필요한 채널은 단락에 의해 비활성화된다. 예를 들어, 와이어 부분(981)(도 15에서 최좌측 와이어의 상부 부분)은 디바이스를 형상하기 위한 원래 용량을 가진다. 그러나, 이것은 절연 층(예를 들어, 층들(943, 944)과 유사한 층)을 갖지 않으므로 (N 디바이스를 만들도록 형성되었을 수 있는) 임의의 소스 또는 드레인 노드들은 단락(단락 회로화)되고 임의의 것이 981의 N 채널 부분이 될 것이다. 따라서, N 부분(981)으로부터 나올 수 있는 "불필요한 채널"이 "단락에 의해 비활성화"된다.
도 16 내지 도 22는 본 발명의 실시예에서의 멀티채널 복합 게이트 디바이스 제조를 위한 프로세스를 도시한다. 이러한 디바이스는 드레인을 공유하는 N 및 P 디바이스를 갖는 인버터 로직 게이트를 포함할 수 있다. 또한, 상보형 스위칭 디바이스들의 채널들의 어느 하나를 에칭하는 것 대신에, 양쪽 채널들 모두가 활성되고 공통 게이트에 의해 제어된다. 실시예에서 금속 층은 채널 아래에 매립되어 상부 및 하부에 별개의 콘택들을 허용할 수 있다.
이러한 인버터 회로는 반대되는 논리-레벨을 나타내는 전압을 그 입력에 출력하고 CMOS 구성의(그러나 다른 인버터 실시예들은 이와 같이 제한되지 않는다) 2개의 상보형 트랜지스터를 이용하여 구성된다. 이 구성은, 트랜지스터들 중 하나가 양쪽 논리 상태에서 항상 오프이므로 전력 소비를 상당히 감소시킨다. NMOS-단독형 또는 PMOS-단독형 디바이스들에 비해 비교적 낮은 저항으로 인해 처리 속도도 역시 개선될 수 있다. 인버터들은 또한, 저항기-트랜지스터 로직(RTL)이나 트랜지스터-트랜지스터 로직(TTL) 구성의 쌍극성 접합 트랜지스터(BJT)로 구성될 수 있다.
도 16은, ILD(1606), P 층(1605), ILD(1604), N 층(1603), ILD(1602), 및 기판(또는 다른 층)(1601)을 갖는 채널 층에서 시작한다. 게이트에 대한 보이드(1621)가 도 16에서 형성된다. 도 17에서, 금속 게이트 채움이 발생하여 수평 N 채널(1661) 주변에 게이트(1611)를 형성한다. 도 18에서, 이중 금속 게이트 채움이 발생하여 수평 P 채널(1664) 주변에 이중 게이트(1612)를 형성한다. 실시예에서 게이트들(1611, 1612)은 서로 동일하지 않은 일함수 값들을 가질 수 있지만, 이것은 모든 실시예에서 반드시 해당되는 것은 아니다.
도 19에서, 콘택 패터닝은 보이드(1622, 1623)를 형성하고 도 20에서 보이드(1622)는 에칭 정지 층(1608)을 통해 접지 평면(1607)까지 연장된다. 그 다음, 도 20의 깊은 콘택 에칭(1622)은 하부 콘택 채움(1610)(도 21)과 상부 콘택 채움(1613)(도 22)으로 이어진다.
따라서, 도 22는, 기판(1601)에 평행한 수평 축(1671)에 의해 모두 교차되는 N 채널(1661), 소스(1662), 및 드레인(1660)을 갖는 NMOS 디바이스를 포함하는 N 층(1603)을 포함하는 장치를 도시한다. P 층(1605)은, 기판(1601)에 평행한 수평 축(1670)에 의해 모두 교차되는 P 채널(1664), 소스(1665), 및 드레인(1663)을 갖는 PMOS 디바이스를 포함한다. P 채널에 대응하는 게이트(1612)는, N 채널에 대응하는 게이트(1611)와 교차하는 수직 축(1672)과 교차한다. 콘택(1614)은 드레인들(1660, 1663)과 직접 접촉한다. 콘택(1610)은 소스(1662)와 직접 접촉하고 콘택(1613)은 소스(1665)와 직접 접촉한다.
실시예에서, 기판(1601)에 직교하는 수직 축(1673)은 콘택(1610 및 1613)과 교차한다.
실시예에서 N 및 P 층들(1603, 1605)은 서로 격자 부정합된다. 실시예에서 N 및 P 층들 중 적어도 하나는 산화물(예를 들어, 층(1604))의 상부 표면과 직접 접촉하는 하부 표면을 갖는 조직화된 단결정 격자(예를 들어, 층(1605))를 포함하고 산화물은 기판과 N 및 P 층들 중 적어도 하나 사이에 있다. N 및 P 층들 중 적어도 하나(예를 들어, 층(1605))는 장치에 전사되고 장치 상에 성장되지 않는다.
따라서, 디지털 하이 값(도 22에 도시되지 않은 인터커넥트에 의해 공급되는, VIN 또는 "입력")을 게이트들(1611, 1612)에 공급하는 것은 P 디바이스(및 N 디바이스는 아님)를 활성화함으로써 상호 드레인 콘택(1614) 상의 출력(VOUT)을, (콘택(1610)을 이용하여) 접지 평면(1607)(예를 들어, Vss)에 결합된, N 디바이스의 소스에 결합한다. 따라서, 디지털 로우 값 VIN을 게이트들(1611, 1612)에 공급하는 것은 P 디바이스(및 N 디바이스는 아님)를 활성화함으로써 상호 드레인 콘택(1614) 상의 출력(VOUT)을, (콘택(1613) 및 도 22에 도시되지 않은 인터커넥트를 이용하여) 하이 값(예를 들어, Vdd)에 결합된, P 디바이스의 소스에 결합한다. 따라서 하이 값이 입력되면 로우 값이 출력되고 로우 값이 입력되면 하이 값이 출력된다(즉, 입력은 인버터를 이용하여 "반전"된다).
도 22에 도시된 실시예와 같은 인버터는 많은 디지털 전자장치에 대한 기본적은 구축 블록이다. 예를 들어, 메모리(1-비트 레지스터)는 2개의 인버터의 출력을 서로의 입력에 피딩함으로써 래치로서 구축될 수 있다. 멀티플렉서, 디코더, 상태 머신, 및 다른 정교한 디지털 디바이스들 모두는 도 22의 인버터와 같은 인버터를 이용할 수 있다. 도 22의 인버터는 그 컴팩트한 수직 배향으로 인해 공간 절감을 제공한다.
실시예에서 층이 전사되면, 다양한 층 전사 기술들이 이용될 수 있다. 예를 들어, 도너 웨이퍼(S2)와 ILD는 리시빙 웨이퍼(S1)에 전사된다. 예를 들어, 디바이스와 ILD 층들은, 적절한 프로세스에 의해 벌크 기판 상에 SiGe를 성장시킨 다음 SiGe의 이완된 상부 층을 상이한 기판(예를 들어, 실리콘 산화물 웨이퍼일 수 있는 S1 기판 베이스 등)에 전사함으로써 이완된 SiGe 기판이 준비되는 기판 SGOI(substrate SiGe On Insulator) 프로세스 등의, 적절한 층 전사/접합 기술을 이용하여 전사될 수 있다.
층 전사를 위한 또 다른 예는, 산화물 등의 ILD가 먼저 S2 웨이퍼 상에 열적으로 성장되어 산화물-실리콘 계면을 형성하는 프로세스를 포함한다. 그 다음, 고용량(high dose)의 수소(예를 들어, 5×1016 이온/cm2)가 주입되어 S2 웨이퍼에서 릴리스 계면을 형성한다. 그 다음, S2 웨이퍼 상의 산화물이 S1 웨이퍼의 표면에 화학적으로 접합되어 S1과 S2 웨이퍼 사이에 임베딩되는 매립된 산화물을 형성한다. 섭씨 약 500도에서 열적으로 수소를 활성화하여 릴리스 계면에서 보이드들을 형성한 후에, 릴리스 계면 아래에 위치한 시드 웨이퍼의 일부가 제거되거나, 클리빙되어, 매립된 산화물에 부착된 S2 바디를 남겨 놓는다. 그 다음, 접합된 구조물은 섭씨 약 1,100도의 적당한 온도에서 어닐링된다. 마지막으로, 화학적-기계적 폴리싱(CMP) 프로세스가 수행되어 클리빙된 표면을 평활화한다.
그러나, 다른 실시예는 다른 층 전사 프로세스를 이용할 수 있고, 이 경우, 예를 들어, 플라즈마 침지 이온 주입(plasma immersion ion implantation)(PIII) 프로세스가 이용되어 릴리스 계면을 형성할 수 있고, 저전력 플라즈마 프로세스가 실온에서 이용되어 리시빙 웨이퍼 상의 산화물을 도너 웨이퍼에 화학적으로 접합하며, 그 다음, 실온 등에서, 가압된 에어 버스트(pressurized air burst)가 이용되어 릴리스 계면에서 크랙을 개시한 다음, 화학적 증기 에칭이 수행되어 릴리스 계면을 마무리한다.
위에서 설명된(예를 들어, 도 8, 도 15, 도 22) N 및 P 층들은, 다양한 실시예에서, 각각, Ge, SiGe, GaAs, AlGaAs, InGaAs, InAs, 및 InSb 등의 상이한 IV, III-V, 및 II-VI 재료를 포함한다. 2개 층들 사이의 격자 부정합은 1% 또는 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12% 또는 그 이상보다 작을 수 있다.
예 1은 장치를 포함하고, 이 장치는, 기판에 평행한 제1 수평 축에 의해 모두 교차되는 N 채널, 소스, 및 드레인을 갖는 NMOS 디바이스를 포함하는 N 층; 상기 기판에 평행한 제2 수평 축에 의해 모두 교차되는 P 채널, 소스, 및 드레인을 갖는 PMOS 디바이스를 포함하는 P 층; 상기 N 채널에 대응하고 상기 제2 수평 축과 교차하는 제1 게이트; 및 상기 P 채널에 대응하고 상기 제1 수평 축과 교차하는 제2 게이트를 포함한다.
예 2에서, 예 1의 청구대상은, 상기 N 및 상기 P 층들은, IV족, III-V족 및 II-VI족을 포함하는 그룹으로부터 각각 선택된 제1 및 제2 재료를 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 3에서, 예 1-2의 청구대상은, 상기 N 및 상기 P 층들은 서로 격자 부정합된다는 사항을 선택사항으로서 포함할 수 있다.
예 4에서, 예 1-3의 청구대상은, 상기 제1 게이트는 상기 N 채널 바로 위와 바로 아래에 있고, 상기 제2 게이트는 상기 P 채널 바로 위와 바로 아래에 있다는 사항을 선택사항으로서 포함할 수 있다.
예 5에서, 예 1-4의 청구대상은, 상기 N 및 상기 P 층들 중 적어도 하나는 산화물의 상부 표면과 직접 접촉하는 하부 표면을 갖는 조직화된 단결정 격자를 포함하고 상기 산화물은 상기 기판과 상기 N 및 상기 P 층들 중 적어도 하나 사이에 있다는 사항을 선택사항으로서 포함할 수 있다.
예 6에서, 예 1-5의 청구대상은, 상기 N 및 상기 P 층들 중 적어도 하나는 상기 장치 상에 성장되는 것이 아니라 상기 장치에 전사된다는 사항을 선택사항으로서 포함할 수 있다.
예 7에서, 예 1-6의 청구대상은, 상기 기판에 직교하고 상기 제1 게이트와 상기 N 채널과 교차하는 제1 수직 축, 및 상기 기판에 직교하고 상기 제2 게이트와 상기 P 채널과 교차하는 제2 수직 축을 선택사항으로서 포함할 수 있다.
예 8에서, 예 1-7의 청구대상은, 절연체 부분은 상기 N 및 상기 P 층들 양쪽 모두와 직접 접촉한다는 사항을 선택사항으로서 포함할 수 있다.
예 9는 장치를 포함하고, 이 장치는, 기판에 직교하는 제1 수직 축에 의해 모두 교차되는 N 채널, 제1 소스, 및 제1 드레인을 갖는 NMOS 디바이스를 포함하는 N 층; 상기 기판에 평행한 제2 수직 축에 의해 교차되는 P 채널, 제2 소스, 및 제2 드레인을 갖는 PMOS 디바이스를 포함하는 P 층; 상기 N 채널을 둘러싸고, 제1 절연 층과 직접 접촉하는 제1 게이트; 상기 P 채널을 둘러싸고, 제2 절연 층과 직접 접촉하는 제2 게이트; 상기 제1 절연 층 및 상기 P 층과 직접 접촉하는 제1 콘택; 및 상기 제2 절연 층 및 상기 N 층과 직접 접촉하는 제2 콘택을 포함한다.
예 10에서, 예 9의 청구대상은, 상기 제1 소스와 상기 제1 드레인 중 하나는 상기 제1 절연 층 위로 연장되고 상기 제1 소스와 상기 제1 드레인 중 다른 하나는 상기 제1 절연 층 아래로 연장된다는 사항을 선택사항으로서 포함할 수 있다.
예 11에서, 예 9-10의 청구대상은, 상기 제2 소스와 상기 제2 드레인 중 하나는 상기 제2 절연 층 위로 연장되고 상기 제2 소스와 상기 제2 드레인 중 다른 하나는 상기 제2 절연 층 아래로 연장된다는 사항을 선택사항으로서 포함할 수 있다.
예 12에서, 예 9-11의 청구대상은, (a) 상기 N 및 상기 P 층들 중 적어도 하나는 제1, 제2, 및 제3 하위층을 포함하고, 상기 제2 하위층은 상기 제1 및 제3 하위층과 직접 접촉하며, (b) 상기 제2 하위층은 상기 제1 및 상기 제3 하위층들 중 적어도 하나와 불균등하게 도핑된다는 사항을 선택사항으로서 포함할 수 있다.
예 13에서, 예 9-12의 청구대상은, 상기 N 및 상기 P 채널들 중 적어도 하나는 상기 제2 하위층의 일부를 포함하고, 상기 제1 및 상기 제2 소스들 중 적어도 하나는 상기 제1 하위층의 일부를 포함하며, 상기 제1 및 상기 제2 드레인들 중 적어도 하나는 상기 제3 하위층의 일부를 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 14에서, 예 9-13의 청구대상은, 상기 기판에 평행하고 상기 N 채널 및 상기 제2 콘택과 교차하는 제1 수평 축을 선택사항으로서 포함할 수 있다.
예 15에서, 예 9-14의 청구대상은, 상기 기판에 평행하고 상기 P 채널 및 상기 제1 콘택과 교차하는 제2 수평 축을 선택사항으로서 포함할 수 있다.
예 16에서, 예 9-15의 청구대상은, 상기 N 및 상기 P 층들은, IV족, III-V족 및 II-VI족을 포함하는 그룹으로부터 각각 선택된 제1 및 제2 재료를 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 17에서, 예 9-16의 청구대상은, 상기 N 및 상기 P 층들은 서로 격자 부정합된다는 사항을 선택사항으로서 포함할 수 있다.
예 18에서, 예 9-17의 청구대상은, 상기 N 및 상기 P 층들 중 적어도 하나는 산화물의 상부 표면과 직접 접촉하는 하부 표면을 갖는 조직화된 단결정 격자를 포함하고 상기 산화물은 상기 기판과 상기 N 및 상기 P 층들 중 적어도 하나 사이에 있다는 사항을 선택사항으로서 포함할 수 있다.
예 19에서, 예 9-18의 청구대상은, 상기 N 및 상기 P 층들 중 적어도 하나는 상기 장치 상에 성장되는 것이 아니라 상기 장치에 전사된다는 사항을 선택사항으로서 포함할 수 있다.
예 20은, 기판에 평행한 제1 수평 축에 의해 모두 교차되는 N 채널, 제1 소스, 및 제1 드레인을 갖는 NMOS 디바이스를 포함하는 N 층; 상기 기판에 평행한 제2 수평 축에 의해 모두 교차되는 P 채널, 제2 소스, 및 제2 드레인을 갖는 PMOS 디바이스를 포함하는 P 층; 및 상기 N 채널에 대응하고, 상기 P 채널에 대응하는 제2 게이트와 교차하는 수직 축과 교차하는 제1 게이트; 및 상기 제1 및 상기 제2 드레인과 직접 접촉하는 제1 콘택을 포함한다.
예 21에서, 예 20의 청구대상은, 상기 제1 소스와 직접 접촉하는 제2 콘택, 및 상기 제2 소스와 직접 접촉하는 제3 콘택을 선택사항으로서 포함할 수 있다.
예 22에서, 예 20-21의 청구대상은, 상기 기판에 직교하고, 상기 제2 및 상기 제3 콘택과 교차하는 수직 축을 선택사항으로서 포함할 수 있다.
예 23에서, 예 20-22의 청구대상은, 상기 제2 및 상기 제3 콘택은 동일하지 않은 일함수를 갖는 재료를 포함한다는 사항을 선택사항으로서 포함할 수 있다.
예 24에서, 예 20-23의 청구대상은, 상기 N 및 상기 P 층들은 서로 격자 부정합된다는 사항을 선택사항으로서 포함할 수 있다.
예 25에서, 예 20-24의 청구대상은, 상기 장치는 인버터라는 사항을 선택사항으로서 포함할 수 있다.
본 발명의 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제공되었다. 이 설명은 철저히 남김없이 드러내고자 하거나 본 발명을 개시된 형태 그대로만으로 제한하고자 함이 아니다. 이 설명과 이하의 청구항들은, 제한적으로 해석되고자 함이 아니라 단지 설명을 목적으로 이용되는, 좌, 우, 상부, 하부, 위에, 아래에, 상부, 하부, 제1, 제2 등의 용어를 포함한다. 예를 들어, 상대적 수직 위치를 가리키는 용어는, 기판이나 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상부" 표면인 상황을 말한다; 기판은 실제로 임의의 배향으로 있을 수 있어서 표준적인 지상 프레임의 기준에서 기판의 "상부" 측은 "하부" 측보다 아래일 수도 있고 여전히 용어 "상부"의 의미 내에 든다. (청구항들을 포함하여) 본 명세서에서 이용될 때 용어 "상의(on)"는, 제2 층 "상의" 제1 층은 특별히 구체적으로 언급되지 않는 한 이러한 제1 층이 제2 층 상에 직접 및 바로 접촉하여 있다는 것을 나타내지 않는다; 제1 층과, 제1 층 상의 제2 층 사이에는 제3 층이나 다른 구조물이 존재할 수도 있다. 본 명세서에 설명되는 디바이스 또는 항목의 실시예들은, 다수의 위치와 배향으로 제조, 이용, 선적될 수 있다. 관련 기술분야의 통상의 기술자라면 상기 교시에 비추어 많은 수정과 변형들이 가능하다는 것을 이해할 수 있다. 본 기술분야의 통상의 기술자라면 도면들에 도시된 다양한 컴포넌트들에 대한 다양한 동등한 조합과 대체를 인식할 것이다. 따라서, 본 발명의 범위는 이 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되어야 한다.

Claims (25)

  1. 장치로서,
    기판의 상부 표면에 평행한 제1 수평 축에 의해 모두 교차되는 N 채널, 소스 및 드레인을 갖는 NMOS 디바이스를 포함하는 N 층;
    상기 기판의 상기 상부 표면에 평행한 제2 수평 축에 의해 모두 교차되는 P 채널, 소스 및 드레인을 갖는 PMOS 디바이스를 포함하는 P 층 - 상기 N 층과 상기 P 층은 상기 제1 수평 축을 따라 적어도 부분적으로 서로 중복됨 -;
    상기 제2 수평 축과 교차하는, 상기 N 채널에 대응하는 제1 게이트; 및
    상기 제1 수평 축과 교차하는, 상기 P 채널에 대응하는 제2 게이트
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 N 층 및 상기 P 층은, IV족, III-V족 및 II-VI족을 포함하는 그룹으로부터 각각 선택된 제1 재료 및 제2 재료를 포함하는 장치.
  3. 제1항에 있어서,
    상기 N 층 및 상기 P 층은 서로 격자 부정합되는 장치.
  4. 제1항에 있어서,
    상기 제1 게이트는 상기 N 채널 바로 위와 바로 아래에 있고, 상기 제2 게이트는 상기 P 채널 바로 위와 바로 아래에 있는 장치.
  5. 제1항에 있어서,
    상기 N 층 및 상기 P 층 중 적어도 하나는 산화물의 상부 표면과 직접 접촉하는 하부 표면을 갖는 조직화된 단결정 격자(organized single crystal lattice)를 포함하고, 상기 산화물은 상기 N 층 및 상기 P 층 중 적어도 하나와 상기 기판 사이에 있는 장치.
  6. 제1항에 있어서,
    상기 N 층 및 상기 P 층 중 적어도 하나는 상기 장치 상에 성장되는 것이 아니라 상기 장치에 전사(transferred)되는 장치.
  7. 제1항에 있어서,
    상기 제1 게이트 및 상기 N 채널과 교차하는, 상기 기판의 상기 상부 표면에 직교하는 제1 수직 축; 및 상기 제2 게이트 및 상기 P 채널과 교차하는, 상기 기판의 상기 상부 표면에 직교하는 제2 수직 축을 포함하는 장치.
  8. 제1항에 있어서,
    절연체 부분이 상기 N 층 및 상기 P 층 양쪽 모두와 직접 접촉하는 장치.
  9. 장치로서,
    기판의 상부 표면에 직교하는 제1 수직 축에 의해 모두 교차되는 N 채널, 제1 소스 및 제1 드레인을 갖는 NMOS 디바이스를 포함하는 N 층;
    상기 기판의 상기 상부 표면에 평행한 제2 수직 축에 의해 교차되는 P 채널, 제2 소스 및 제2 드레인을 갖는 PMOS 디바이스를 포함하는 P 층;
    제1 절연 층과 직접 접촉하는, 상기 N 채널을 둘러싸는 제1 게이트;
    제2 절연 층과 직접 접촉하는, 상기 P 채널을 둘러싸는 제2 게이트;
    상기 제1 절연 층 및 상기 P 층과 직접 접촉하는 제1 콘택; 및
    상기 제2 절연 층 및 상기 N 층과 직접 접촉하는 제2 콘택
    을 포함하는 장치.
  10. 제9항에 있어서,
    상기 제1 소스 및 상기 제1 드레인 중 하나는 상기 제1 절연 층 위로 연장되고, 상기 제1 소스 및 상기 제1 드레인 중 다른 하나는 상기 제1 절연 층 아래로 연장되는 장치.
  11. 제10항에 있어서,
    상기 제2 소스 및 상기 제2 드레인 중 하나는 상기 제2 절연 층 위로 연장되고, 상기 제2 소스 및 상기 제2 드레인 중 다른 하나는 상기 제2 절연 층 아래로 연장되는 장치.
  12. 제9항에 있어서,
    (a) 상기 N 층 및 상기 P 층 중 적어도 하나는 제1 하위층, 제2 하위층 및 제3 하위층을 포함하고, 상기 제2 하위층은 상기 제1 하위층 및 상기 제3 하위층과 직접 접촉하고, (b) 상기 제2 하위층은 상기 제1 하위층 및 상기 제3 하위층 중 적어도 하나와 불균등하게 도핑되는 장치.
  13. 제12항에 있어서,
    상기 N 채널 및 상기 P 채널 중 적어도 하나는 상기 제2 하위층의 일부를 포함하고, 상기 제1 소스 및 상기 제2 소스 중 적어도 하나는 상기 제1 하위층의 일부를 포함하고, 상기 제1 드레인 및 상기 제2 드레인 중 적어도 하나는 상기 제3 하위층의 일부를 포함하는 장치.
  14. 제9항에 있어서,
    상기 N 채널 및 상기 제2 콘택과 교차하는, 상기 기판의 상기 상부 표면에 평행한 제1 수평 축을 포함하는 장치.
  15. 제14항에 있어서,
    상기 P 채널 및 상기 제1 콘택과 교차하는, 상기 기판의 상기 상부 표면에 평행한 제2 수평 축을 포함하는 장치.
  16. 제9항에 있어서,
    상기 N 층 및 상기 P 층은, IV족, III-V족 및 II-VI족을 포함하는 그룹으로부터 각각 선택된 제1 재료 및 제2 재료를 포함하는 장치.
  17. 제9항에 있어서,
    상기 N 층 및 상기 P 층은 서로 격자 부정합되는 장치.
  18. 제9항에 있어서,
    상기 N 층 및 상기 P 층 중 적어도 하나는 산화물의 상부 표면과 직접 접촉하는 하부 표면을 갖는 조직화된 단결정 격자를 포함하고, 상기 산화물은 상기 N 층 및 상기 P 층 중 적어도 하나와 상기 기판 사이에 있는 장치.
  19. 제9항에 있어서,
    상기 N 층 및 상기 P 층 중 적어도 하나는 상기 장치 상에 성장되는 것이 아니라 상기 장치에 전사되는 장치.
  20. 장치로서,
    기판의 상부 표면에 평행한 제1 수평 축에 의해 모두 교차되는 N 채널, 제1 소스 및 제1 드레인을 갖는 NMOS 디바이스를 포함하는 N 층;
    상기 기판의 상기 상부 표면에 평행한 제2 수평 축에 의해 모두 교차되는 P 채널, 제2 소스 및 제2 드레인을 갖는 PMOS 디바이스를 포함하는 P 층- 상기 N 층과 상기 P 층은 상기 제1 수평 축을 따라 적어도 부분적으로 서로 중복됨 -;
    상기 P 채널에 대응하는 제2 게이트와 교차하는 수직 축과 교차하는, 상기 N 채널에 대응하는 제1 게이트; 및
    상기 제1 드레인 및 상기 제2 드레인과 직접 접촉하는 제1 콘택
    을 포함하는 장치.
  21. 제20항에 있어서,
    상기 제1 소스와 직접 접촉하는 제2 콘택, 및 상기 제2 소스와 직접 접촉하는 제3 콘택을 포함하는 장치.
  22. 제21항에 있어서,
    상기 제2 콘택 및 상기 제3 콘택과 교차하는, 상기 기판의 상기 상부 표면에 직교하는 수직 축을 포함하는 장치.
  23. 제21항에 있어서,
    상기 제2 콘택 및 상기 제3 콘택은 동일하지 않은 일함수들을 갖는 재료들을 포함하는 장치.
  24. 제21항에 있어서,
    상기 N 층 및 상기 P 층은 서로 격자 부정합되는 장치.
  25. 제21항에 있어서,
    상기 장치는 인버터인 장치.
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