JP2001313323A - 半導体装置の特性評価装置、特性評価方法、および特性評価パターン - Google Patents

半導体装置の特性評価装置、特性評価方法、および特性評価パターン

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JP2001313323A
JP2001313323A JP2000132079A JP2000132079A JP2001313323A JP 2001313323 A JP2001313323 A JP 2001313323A JP 2000132079 A JP2000132079 A JP 2000132079A JP 2000132079 A JP2000132079 A JP 2000132079A JP 2001313323 A JP2001313323 A JP 2001313323A
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resistance
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drain
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啓之 網城
Kenji Yamaguchi
健司 山口
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Abstract

(57)【要約】 【課題】 本発明はＭＯＳＦＥＴの特性評価装置に係
り、重複部抵抗値Ｒdswやシート抵抗値Ｒsh等の特性値
を簡単かつ正確に測定することを目的とする。 【解決手段】 ゲートコンタクト長Ｌgc１およびチャネ
ル幅Ｗ１を有するＭＯＳＦＥＴの第１評価パターンを用
いて外部抵抗Ｒsd１を求める（ステップ１００，１０
２）。ゲートコンタクト長Ｌgc２およびチャネル幅Ｗ２
を有するＭＯＳＦＥＴの第２評価パターンを用いて外部
抵抗Ｒsd２を求める（ステップ１００，１０４）。次式
に従ってＭＯＳＦＥＴのシート抵抗Ｒshと重複部抵抗Ｒ
dswを演算する（ステップ１０６）。 Ｒsh＝（Ｗ２・Ｒsd２−Ｗ１・Ｒsd１）／（Ｌgc２−Ｌ
gc1） Ｒdsw＝（Ｗ１・Ｌgc２・Ｒsd１−Ｗ２・Ｌgc１・Ｒsd
２）／（Ｌgc２−Ｌgc1）

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の特性
評価装置、特性評価方法、および特性評価パターンに係
り、特に、ＭＯＳＦＥＴ(Metal Oxide Semiconductor F
ield Effect Transistor)の特性評価に適した特性評価
装置、特性評価方法、および特性評価パターンに関す
る。
【０００２】
【従来の技術】ＬＳＩ(Large Scale Integrated circui
t)を高速で動作させるためには、ＬＳＩに含まれるＭＯ
ＳＦＥＴの電流駆動能力を高めることが重要である。こ
のような要求に応えるため、従来より、ＭＯＳＦＥＴの
ゲート長Ｌを微細化したり、ソースドレイン領域（Ｓ／
Ｄ領域）の構造を工夫したりする措置が採られている。
【０００３】図１３は、ＬＤＤ(Lightly Doped Drain)
構造を有する従来のＮｃｈＭＯＳＦＥＴの平面図及び断
面図を示す。図１３に示すＭＯＳＦＥＴは、ゲート電極
１０に覆われたチャネル領域１２と、チャネル領域１２
に両側に形成されたＳ／Ｄ拡散層１４とを備えている。
Ｓ／Ｄ拡散層１４は、Ｎ型不純物を比較的高密度に含む
ｎ＋層１６とＮ型不純物を比較的低密度に含むｎ−層１
８とを備えている。ＭＯＳＦＥＴは、更に、ゲート電極
１０から所定長離れた位置でＳ／Ｄ拡散層と導通する導
電性のコンタクト２０を備えている。
【０００４】図１３において、Ｗはチャネル幅を、Ｌは
ゲート長をそれぞれ表している。また、Ｌはゲート電極
１０の全長を、Ｌgcはゲート電極１０の側面とコンタク
ト２０との距離を、ＬeffはＭＯＳＦＥＴの実効チャネ
ル長を示す。更に、Ｒdswはゲート電極１０と重なる部
分における単位幅当たりのＳ／Ｄ拡散層１４の抵抗値
（「重複部抵抗値」と称す）を、Ｒshはゲート電極１０
と重複しない部分におけるＳ／Ｄ拡散層１４のシート抵
抗値を示す。重複部抵抗値Ｒdswは主にｎ−層１８の抵
抗値で決定される。また、シート抵抗値Ｒshはｎ＋層１
６のシート抵抗値である。
【０００５】ＭＯＳＦＥＴの電流駆動能力は、主とし
て、実効チャネル長Ｌeff、重複部抵抗値Ｒdsw、および
シート抵抗値Ｒshにより決定される。従って、その電流
駆動能力を精度良く管理してＭＯＳＦＥＴの品質を安定
化させるためには、それらの特性値を正確に測定するこ
とが必要である。
【０００６】
【発明が解決しようとする課題】図１４は、シート抵抗
を測定するために一般に用いられる測定パターンの平面
図および断面図を示す。図１４に示すような測定パター
ンでは、図中Ｙ方向のシート抵抗値は測定できるが、図
中Ｘ方向の抵抗値は測定することができない。このた
め、従来は、ＭＯＳＦＥＴの電流駆動能力を決める重要
な特性値のうち、特に、重複部抵抗値Ｒdswを簡単かつ
正確に測定することが困難であった。
【０００７】本発明は、上記のような課題を解決するた
めになされたもので、重複部抵抗値Ｒdswやシート抵抗
値Ｒsh等の特性値を簡単かつ正確に測定することのでき
る半導体装置の特性評価装置を提供することを第１の目
的とする。また、本発明は、重複部抵抗値Ｒdswやシー
ト抵抗値Ｒsh等の特性値を簡単かつ正確に測定するうえ
で好適な特性評価方法を提供することを第２の目的とす
る。更に、本発明は、重複部抵抗値Ｒdswやシート抵抗
値Ｒsh等の特性値を簡単かつ正確に測定するうえで好適
な特性評価パターンを提供することを第３の目的とす
る。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
半導体装置の特性を評価する装置であって、ＭＯＳＦＥ
Ｔの第１評価パターンの外部抵抗Ｒsd１、ゲートコンタ
クト長Ｌgc１、およびチャネル幅Ｗ１を記憶するメモリ
と、ＭＯＳＦＥＴの第２評価パターンの外部抵抗Ｒsd
２、ゲートコンタクト長Ｌgc２、およびチャネル幅Ｗ２
を記憶するメモリと、次式： Ｒsh＝（Ｗ２・Ｒsd２−Ｗ１・Ｒsd１）／（Ｌgc２−Ｌ
gc1） Ｒdsw＝（Ｗ１・Ｌgc２・Ｒsd１−Ｗ２・Ｌgc１・Ｒsd
２）／（Ｌgc２−Ｌgc1） に従ってＭＯＳＦＥＴのシート抵抗Ｒshと重複部抵抗Ｒ
dswを演算する演算部と、を備えることを特徴とするも
のである。
【０００９】請求項２記載の発明は、請求項１記載の特
性評価装置であって、第１評価パターンのチャネル幅Ｗ
１と第２評価パターンのチャネル幅Ｗ２とが等しい値Ｗ
であり、前記演算部は、次式： Ｒsh＝Ｗ（Ｒsd２−Ｒsd１）／（Ｌgc２−Ｌgc1） Ｒdsw＝Ｗ（Ｌgc２・Ｒsd１−Ｌgc１・Ｒsd２）／（Ｌg
c２−Ｌgc1） に従ってＭＯＳＦＥＴのシート抵抗Ｒshと重複部抵抗Ｒ
dswを演算することを特徴とするものである。
【００１０】請求項３記載の発明は、請求項１または２
記載の特性評価装置であって、前記第１評価パターン
は、第１トランジスタと、前記第１トランジスタとはゲ
ート長が異なる第２トランジスタを含み、前記第２評価
パターンは、第３トランジスタと、前記第３トランジス
タとはゲート長が異なる第４トランジスタを含み、所定
のゲートオーバードライブに対応して前記第１および第
２トランジスタにそれぞれ生ずるソースドレイン間抵抗
と、他のゲートオーバードライブに対応して前記第１お
よび第２トランジスタにそれぞれ生ずるソースドレイン
間抵抗とを記憶するメモリと、所定のゲートオーバード
ライブに対応して前記第３および第４トランジスタにそ
れぞれ生ずるソースドレイン間抵抗と、他のゲートオー
バードライブに対応して前記第３および第４トランジス
タにそれぞれ生ずるソースドレイン間抵抗とを記憶する
メモリとを備え、前記演算部は、少なくとも上述した全
てのソースドレイン間抵抗を基礎として、前記第１評価
パターンの外部抵抗Ｒsd１と、前記第２評価パターンの
外部抵抗Ｒsd２とを演算することを特徴とするものであ
る。
【００１１】請求項４記載の発明は、請求項３記載の特
性評価装置であって、第１乃至第４トランジスタのそれ
ぞれに、少なくとも２種類のゲートオーバードライブを
印加することができ、かつ、それらのゲートオーバード
ライブに対応して前記第１乃至第４トランジスタに現れ
るソースドレイン間抵抗を測定することのできるテスタ
ー部を更に備えることを特徴とするものである。
【００１２】請求項５記載の発明は、半導体装置の特性
を評価する方法であって、ＭＯＳＦＥＴの第１評価パタ
ーンの外部抵抗Ｒsd１、ゲートコンタクト長Ｌgc１、お
よびチャネル幅Ｗ１を取得するステップと、ＭＯＳＦＥ
Ｔの第２評価パターンの外部抵抗Ｒsd２、ゲートコンタ
クト長Ｌgc２、およびチャネル幅Ｗ２を取得するステッ
プと、次式： Ｒsh＝（Ｗ２・Ｒsd２−Ｗ１・Ｒsd１）／（Ｌgc２−Ｌ
gc1） Ｒdsw＝（Ｗ１・Ｌgc２・Ｒsd１−Ｗ２・Ｌgc１・Ｒsd
２）／（Ｌgc２−Ｌgc1） に従ってＭＯＳＦＥＴのシート抵抗Ｒshと重複部抵抗Ｒ
dswを演算するステップと、を含むことを特徴とするも
のである。
【００１３】請求項６記載の発明は、請求項５記載の特
性評価方法であって、第１評価パターンのチャネル幅Ｗ
１と第２評価パターンのチャネル幅Ｗ２とが等しい値Ｗ
であり、前記シート抵抗Ｒshおよび前記重複部抵抗Ｒds
wは、次式： Ｒsh＝Ｗ（Ｒsd２−Ｒsd１）／（Ｌgc２−Ｌgc1） Ｒdsw＝Ｗ（Ｌgc２・Ｒsd１−Ｌgc１・Ｒsd２）／（Ｌg
c２−Ｌgc1） に従って演算されることを特徴とするものである。
【００１４】請求項７記載の発明は、請求項５または６
記載の特性評価方法であって、前記第１評価パターン
は、第１トランジスタと、前記第１トランジスタとはゲ
ート長が異なる第２トランジスタを含み、前記第２評価
パターンは、第３トランジスタと、前記第３トランジス
タとはゲート長が異なる第４トランジスタを含み、所定
のゲートオーバードライブに対応して前記第１および第
２トランジスタにそれぞれ生ずるソースドレイン間抵抗
と、他のゲートオーバードライブに対応して前記第１お
よび第２トランジスタにそれぞれ生ずるソースドレイン
間抵抗とを取得するステップと、所定のゲートオーバー
ドライブに対応して前記第３および第４トランジスタに
それぞれ生ずるソースドレイン間抵抗と、他のゲートオ
ーバードライブに対応して前記第３および第４トランジ
スタにそれぞれ生ずるソースドレイン間抵抗とを取得す
るステップと、少なくとも上述した全てのソースドレイ
ン間抵抗を基礎として、前記第１評価パターンの外部抵
抗Ｒsd１と、前記第２評価パターンの外部抵抗Ｒsd２と
を演算するステップと、を更に含むことを特徴とするも
のである。
【００１５】請求項８記載の発明は、請求項７記載の特
性評価方法であって、第１乃至第４トランジスタのそれ
ぞれに、少なくとも２種類のゲートオーバードライブを
印加するステップと、それらのゲートオーバードライブ
に対応して前記第１乃至第４トランジスタに現れるソー
スドレイン間抵抗を測定するステップと、を更に含むこ
とを特徴とするものである。
【００１６】請求項９記載の発明は、ＭＯＳＦＥＴの特
性を評価するための特性評価パターンであって、第１ト
ランジスタと、前記第１トランジスタと、ゲート−コン
タクト長が等しく、かつ、ゲート長が異なる第２トラン
ジスタと、前記第１トランジスタと、ゲート−コンタク
ト長が異なり、かつ、ゲート長が等しい第３トランジス
タと、前記第１トランジスタが備えるゲート電極、ソー
ス領域、ドレイン領域、およびバックゲート電極のそれ
ぞれに導通するゲート端子、ソース端子、ドレイン端
子、およびバックゲート端子と、前記第２トランジスタ
が備えるゲート電極、ソース領域、ドレイン領域、およ
びバックゲート電極のそれぞれに導通するゲート端子、
ソース端子、ドレイン端子、およびバックゲート端子
と、前記第３トランジスタが備えるゲート電極、ソース
領域、ドレイン領域、およびバックゲート電極のそれぞ
れに導通するゲート端子、ソース端子、ドレイン端子、
およびバックゲート端子と、を備えることを特徴とする
ものである。
【００１７】請求項１０記載の発明は、請求項９記載の
特性評価パターンであって、前記第３トランジスタと、
ゲート−コンタクト長が等しく、かつ、ゲート長が異な
る第４トランジスタと、前記第４トランジスタが備える
ゲート電極、ソース領域、ドレイン領域、およびバック
ゲート電極のそれぞれに導通するゲート端子、ソース端
子、ドレイン端子、およびバックゲート端子と、を更に
備えることを特徴とするものである。
【００１８】請求項１１記載の発明は、請求項９または
１０記載の特性評価パターンであって、前記第１乃至第
４トランジスタは、互いに等しいチャネル幅を有するこ
とを特徴とするものである。
【００１９】請求項１２記載の発明は、請求項９乃至１
１の何れか１項記載の特性評価パターンであって、前記
ゲート端子、前記ソース端子、および前記バックゲート
端子は、それぞれ全てのトランジスタについて共通化さ
れていることを特徴とするものである。
【００２０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２１】実施の形態１．図１は、本発明の実施の形
態１の特性評価装置のブロック図を示す。本実施形態の
特性評価装置は、図１に示すように、テスター部２２、
演算部２４および制御部２６を備えている。テスター部
２２は、被測定物２８に含まれるＭＯＳＦＥＴの電気的
特性などを測定し、その結果（特性データ）を演算部２
４に供給する。演算部２４は、テスター部２２から供給
される特性データに基づいて、ＭＯＳＦＥＴの主要な特
性値である実効チャネル長Ｌeff、重複部抵抗値Ｒdsw、
シート抵抗値Ｒshなどを演算する。テスター部２２や演
算部２４の動作は、制御部２６によって制御される。制
御部２６には、外部から指令やデータを入力するための
入力部３０、および外部へのデータの出力や表示を可能
とするための出力部３２とが接続されている。
【００２２】図２は、本実施形態において被測定物２８
とされる特性評価パターンの平面図を示す。図２に示す
特性評価パターンには、４つのトランジスタTr1a〜Tr2b
が含まれている。Tr1a〜Tr2bは、何れもＬＤＤ構造のＭ
ＯＳＦＥＴであり、各部のサイズを除き互いに同じ構造
を有している。以下、それらを代表して、Tr1aの構造に
ついて説明する。
【００２３】Tr1aは、図示しないチャネル領域を覆うよ
うに形成されたゲート電極３４と、チャネル領域を挟む
ように形成された２つのＳ／Ｄ領域３６とを備えてい
る。更に、Tr1aは、チャネル領域と導通するバックゲー
ト電極３８を備えている。ゲート電極３４には、紙面に
対して垂直な方向に延在するコンタクト４０の一端が導
通している。コンタクト４０の他端は、ゲート電極３４
と異なる層に形成された配線を介してゲート端子１ｇに
導通している。同様に、一方のＳ／Ｄ領域３６はコンタ
クト４０および配線を介してソース端子１ｓに、他方の
Ｓ／Ｄ領域３６はコンタクト４０および配線を介してド
レイン端子１ｄに、また、バックゲート電極３８はコン
タクト４０および配線を介してバックゲート端子１ｂ
に、それぞれ導通している。
【００２４】図２において、Ｗ1a，Ｗ1b，Ｗ2aおよびＷ
2bは、Tr1a〜Tr2bのそれぞれにおけるチャネル幅を示
す。また、Ｌ1a，Ｌ1b，Ｌ2aおよびＬ2bは、Tr1a〜Tr2b
のそれぞれにおけるゲート長を示す。更に、Ｌgc1a，Ｌ
gc 1b，Ｌgc 2aおよびＬgc 2bは、Tr1a〜Tr2bのそれぞ
れにおけるゲート−コンタクト長、すなわち、ゲート電
極３４の側面から、Ｓ／Ｄ領域３６上のコンタクト４０
までの距離を示す。本実施形態では、それらの値が下記
表１のように定められている。
【００２５】
【表１】
【００２６】表１に示すように、以下の説明において
は、Tr1aとTr1bのグループを「群１」と、また、Tr2aと
Tr2bのグループを「群２」と称す。本実施形態におい
て、チャネル幅Ｗは、全てのトランジスタについて共通
の値に設定されている。ゲート長Ｌは、同一の群に属す
る２つのトランジスタについて互いに異なる値に設定さ
れている。また、ゲート−コンタクト長Ｌgcは、同一の
群に属する２つのトランジスタについて共通の値とな
り、かつ、群１についての設定値と、群２についての設
定値とが違いに異なる値となるように設定されている。
【００２７】次に、図３および図４を参照して、ＭＯＳ
ＦＥＴの実効チャネル長Ｌeff、重複部抵抗値Ｒdsw、お
よびシート抵抗値Ｒshを測定する原理について説明す
る。図３は、ＬＤＤ構造のＭＯＳＦＥＴのソースドレイ
ン間に生ずる抵抗の種類を説明するための図を示す。Ｌ
ＤＤ構造のＭＯＳＦＥＴでは、ゲート電極３４の下に潜
り込むようにＳ／Ｄ領域３６が形成される。図３におい
ては、個々のＳ／Ｄ領域３６の潜り混み長をＤＬ／２で
表す。このようなＭＯＳＦＥＴにおいては、ゲート長Ｌ
からＤＬを減じた長さが実効チャネル長Ｌeffとなる。
この場合、ソースドレイン間に生ずる抵抗は、Ｓ／Ｄ領
域３６において生ずる外部抵抗Ｒsdと、実効チャネル長
Ｌeffの領域に生ずるチャネル抵抗Ｒchとの和で表すこ
とができる。
【００２８】図４は、チャネル幅Ｗが等しく、かつ、ゲ
ート長が異なる２つのトランジスタを用いて、それらの
トランジスタの実効チャネル長Ｌeffと外部抵抗Ｒsdと
を測定する原理を説明するための図を示す。図４におい
て、横軸はトランジスタのマスクゲート長Ｌｍを示し、
縦軸はソースドレイン間の抵抗Ｒ＝Ｒsd＋Ｒchを示す。
また、図４に示すＬmoは、一方のトランジスタ（以下、
「ロングトランジスタ」と称す）におけるマスクゲート
長であり、Ｌmiは他方のトランジスタ（以下、「ショー
トトランジスタ」と称す）におけるマスクゲート長であ
る。
【００２９】図４中に示すＲo(Ｖgt1)は、ロングトラン
ジスタにＶgt1のゲートオーバードライブ（Ｖgs−Ｖt
h）が印加された場合にそのソースドレイン間に生ずる
抵抗値を示す。また、図４中に示すＲi(Ｖgt1)は、ショ
ートトランジスタにＶgt1のゲートオーバードライブ
（Ｖgs−Ｖth）が印加された場合にそのソースドレイン
間に生ずる抵抗値を示す。ゲートオーバードライブＶgt
が同一である場合、ソースドレイン間の抵抗Ｒは、ゲー
ト長Ｌ（マスクゲート長Ｌm）に対して線形に変化す
る。従って、Ｒo(Ｖgt1)の点とＲi(Ｖgt1)の点とを結ぶ
直線（以下、「直線Ｖgt1」と称す）は、ゲートオーバ
ードライブＶgtがＶgt1である場合のソースドレイン間
抵抗Ｒとマスクゲート長Ｌmとの関係を表している。
【００３０】また、図４中に示すＲo(Ｖgt2)は、ロング
トランジスタにＶgt2のゲートオーバードライブが印加
された場合にそのソースドレイン間に生ずる抵抗値を示
す。更に、図４中に示すＲi(Ｖgt2)は、ショートトラン
ジスタにＶgt2のゲートオーバードライブ（Ｖgs−Ｖt
h）が印加された場合にそのソースドレイン間に生ずる
抵抗値を示す。それら２つの点を結ぶ直線（以下、「直
線Ｖgt2」と称す）は、ゲートオーバードライブＶgtが
Ｖgt2である場合のソースドレイン間抵抗Ｒとマスクゲ
ート長Ｌmとの関係を表している。
【００３１】図４においては、マスクゲート長ＬmがＤ
Ｌ*の点で直線Ｖgt1と直線Ｖgt2とが交差している。こ
れら２つの直線は、ゲートオーバードライブＶgsの値に
関わらずソースドレイン間の抵抗Ｒが等しくなる場合、
つまり、実効チャネル長Ｌeffが０となる場合に交差す
る。従って、上記のＤＬ*は、実効チャネル長Ｌeffを０
とするマスクゲート長Ｌmと、すなわち、チャネルショ
ートニングを生じさせるマスクゲート長Ｌmと把握する
ことができる。また、マスクゲート長ＬmがＤＬ*である
場合のソースドレイン間抵抗Ｒsd*は、ロングトランジ
スタおよびショートトランジスタの双方に共通な外部抵
抗Ｒsdと把握することができる。
【００３２】上記の如くチャネルショートニングを生じ
させるＤＬ*が判ると、そのＤＬ*を用いて各トランジス
タの実効チャネル長Ｌeffを求めることができる。すな
わち、ロングトランジスタの実効チャネル長Ｌeffは、
そのマスクゲート長ＬmoからＤＬ*を減ずることで求め
ることができる。また、ショートトランジスタの実効チ
ャネル長Ｌeffは、そのマスクゲート長ＬmiからＤＬ*を
減ずることで求めることができる。このように、チャネ
ル幅Ｗが等しく、かつ、ゲート長が異なる２つのトラン
ジスタが存在する場合は、それぞれのトランジスタの実
効チャネル長Ｌeffと、両者に共通な外部抵抗Ｒsdとを
求めることができる。
【００３３】次に、図５を参照して、本実施形態の特性
値評価装置が、特性評価パターンに含まれるTr1a〜Tr2b
の特性値を測定するために実行する処理の内容について
説明する。
【００３４】ステップ１００の処理は、テスター部２２
において実行される。テスター部２２では、Tr1a〜Tr2b
のそれぞれについて、ゲートソース間電圧Ｖgsをパラメ
ータとしてソースドレイン間の電圧Ｖds・電流Ｉds特性
が検出され、更に、その特性に基づいてソースドレイン
間抵抗Ｒ＝Ｖds／Ｉdsが検出される。より具体的には、
ゲートオーバードライブがＶgt1である場合にTr1a〜Tr2
bのそれぞれに生ずるソースドレイン間抵抗Ｒ1a（Ｖgt
1）〜Ｒ2b（Ｖgt1）と、ゲートオーバードライブがＶgt
2である場合にTr1a〜Tr2bのそれぞれに生ずるソースド
レイン間抵抗Ｒ1a（Ｖgt2）〜Ｒ2b（Ｖgt2）とが検出さ
れる。
【００３５】ステップ１０２〜ステップ１０６の処理
は、演算部２４において実行される。演算部２４では、
先ず、ステップ１０２において、群１のトランジスタ
（Tr1aおよびTr1b）のそれぞれの実効チャネル長Ｌeff
と、それらに共通の外部抵抗Ｒsd１とが演算される。こ
れらの演算は、ステップ１００で求められた抵抗Ｒ1a
（Ｖgt1），Ｒ1b（Ｖgt1），Ｒ1a（Ｖgt2）およびＲ1b
（Ｖgt2）に基づいて、上述した手順（図４参照）に沿
って行われる。
【００３６】ステップ１０４では、群２のトランジスタ
（Tr2aおよびTr2b）それぞれの実効チャネル長Ｌeff
と、それらに共通の外部抵抗Ｒsd２とが演算される。こ
れらの演算は、ステップ１００で求められた抵抗Ｒ2a
（Ｖgt1），Ｒ2b（Ｖgt1），Ｒ2a（Ｖgt2）およびＲ2b
（Ｖgt2）に基づいて、上述した手順（図４参照）に沿
って行われる。
【００３７】ステップ１０６では、群１の外部抵抗Ｒsd
１および群２の外部抵抗Ｒsd２に基づいて、ゲート電極
３４と重複する部分におけるＳ／Ｄ領域３６の単位長当
たりの抵抗（重複部抵抗Ｒdsw）と、ゲート電極３４と
重複しない部分におけるＳ／Ｄ領域３６のシート抵抗
（シート抵抗Ｒsh）とが演算される。本ステップの処理
は、具体的には以下の手順で行われる。
【００３８】ＭＯＳＦＥＴにおいて、外部抵抗Ｒsdは、
重複部抵抗Ｒdswとシート抵抗Ｒshとを用いて次式のよ
うに表すことができる。 Ｒsd＝（Ｒdsw＋Ｒsh×Ｌgc）／Ｗ …（１）
【００３９】本実施形態において、チャネル幅Ｗは、全
てのトランジスタについて共通である。また、ゲート−
コンタクト長Ｌgcは、群１に属する２つのトランジスタ
について共通（Ｌgc1a＝Ｌgc1b、以下「Ｌgc１」とす
る）であり、かつ、群２に属する２つのトランジスタに
ついても共通である（Ｌgc2a＝Ｌgc2b、以下、「Ｌgc
２」とする）。従って、上記（１）式は、群１および群
２のそれぞれについて、次式の如く成立する。 Ｒsd１＝（Ｒdsw＋Ｒsh×Ｌgc１）／Ｗ …（２） Ｒsd２＝（Ｒdsw＋Ｒsh×Ｌgc２）／Ｗ …（３）
【００４０】（２）式および（３）式の関係を整理する
と、ＲshおよびＲdswはそれぞれ次式のように表すこと
ができる。 Ｒsh＝Ｗ×（Ｒsd２−Ｒsd１）／（Ｌgc２−Ｌgc１） …（４） Ｒdsw＝Ｗ×（Ｌgc２×Ｒsd１−Ｌgc１×Ｒsd２）／（Ｌgc２−Ｌgc１） …（５）
【００４１】上記ステップ１０６では、上記（４）式お
よび（５）式に、既定値であるＷ、Ｌgc１およびＬgc２
と共に、外部抵抗Ｒsd１およびＲsd２が代入されること
により、シート抵抗Ｒshと重複部抵抗Ｒdswとが演算さ
れる。以下に示す表２は、上述した特性値測定方法を
０．１８μmロジックプロセスに適用した場合の結果で
ある。
【００４２】
【表２】
【００４３】このように、本実施形態の特性値評価装置
によれば、ＭＯＳＦＥＴの電流駆動能力を決定する特性
値、すなわち、実効チャネル長Ｌeff、重複部抵抗Ｒds
w、およびシート抵抗Ｒshを、簡単かつ正確に測定する
ことができる。
【００４４】ところで、上述した実施の形態１における
特性評価パターンでは、ゲート電極３４と導通するコン
タクト４０が１つだけ設けられていると共に、Ｓ／Ｄ領
域３６等と導通するコンタクト４０が２つだけ設けられ
ているが、コンタクト４０の数はこれに限定されるもの
ではない。すなわち、特性評価パターン中にはより多く
のコンタクト４０を形成してもよい。
【００４５】また、上述した実施の形態１では、演算処
理を簡単にするために、全てのトランジスタについてチ
ャネル幅Ｗを同じ値としているが、本発明はこれに限定
されるものではない。すなわち、群１のトランジスタに
ついてのチャネル幅Ｗと、群２のトランジスタについて
のチャネル幅とは異なる値であってもよい。
【００４６】また、上述した実施の形態１では、特性評
価装置にテスター部２２を組み込むこととしているが、
本発明はこれに限定されるものではなく、テスター部２
２は特性評価装置から排除することとしてもよい。図６
は、テスター部２２を排除した場合の特性評価装置のブ
ロック図を示す。この場合、抵抗Ｒ1a（Ｖgt1）〜Ｒ2b
（Ｖgt1）、およびＲ1a（Ｖgt2）〜Ｒ2b（Ｖgt2）を外
部のテスターで測定し、その結果を入力部３０から入力
することで実施の形態１の場合と同様の演算結果を得る
ことができる。
【００４７】更に、上述した実施の形態１または２で
は、実効チャネル長Ｌeffの演算、および外部抵抗Ｒsd
の演算も特性評価装置の内部で行うこととしているが、
本発明はこれに限定されるものではない。すなわち、特
性評価装置の内部では、重複部抵抗Ｒdswとシート抵抗
Ｒshの演算だけを行うこととしてもよい。図７は、この
ような機能を満たすための特性評価装置のブロック図を
示す。この場合、群１の外部抵抗Ｒsd１や群２の外部抵
抗Ｒsd２を外部装置で演算し、その結果を入力部３０か
ら入力することで実施の形態１の場合と同様の演算結果
を得ることができる。
【００４８】実施の形態２．次に、図８および図９を参
照して本発明の実施の形態２について説明する。図８
は、本実施形態において用いられる特性評価パターンの
平面図を示す。図８に示す特性評価パターンは、３つの
トランジスタTr1a〜Tr2aのみを含んでいる。Tr1a〜Tr2a
は、それぞれ実施の形態１におけるTr1a〜Tr2aと同様に
設計されている。本実施形態では、実施の形態１におけ
るTr2bの代わりにTr1bを用いて重複部抵抗Ｒdswやシー
ト抵抗Ｒshが演算される。
【００４９】以下、図９を参照して、Tr2bの代わりにTr
1bを用いて重複部抵抗Ｒdswやシート抵抗Ｒshを演算す
るための条件について説明する。上記表１に示すよう
に、Tr1bとTr2bとは、ゲート長Ｌおよびチャネル幅Ｗが
互いに等しい反面、ゲート−コンタクト長Ｌgcが異なる
ように設計されている。従って、Tr1bのソースドレイン
間抵抗ＲとTr2bのソースドレイン間抵抗Ｒとの間には、
ゲート−コンタクト長Ｌgcの相異に起因する差が生ず
る。
【００５０】上述した実施の形態１では、Tr2aのソース
ドレイン間抵抗Ｒと、Tr2bのソースドレイン間抵抗Ｒと
を基礎として群２の外部抵抗ＲsdやＤＬを求め（図４参
照）、その外部抵抗Ｒsdを基礎として重複部抵抗Ｒdsw
やシート抵抗Ｒshを演算している。従って、Tr2bに代え
てTr1bを用いる場合、すなわち、Tr2aとTr1bとを群２の
トランジスタとする場合は、群２の外部抵抗Ｒsdなどに
ある程度の誤差が生ずる。
【００５１】図９は、トランジスタの代用に伴う誤差の
影響を説明するための図を示す。図９に示すＲo(Ｖgt1)
およびＲo(Ｖgt2)は、正規のゲート−コンタクト長Ｌgc
を有するロングトランジスタのソースドレイン間抵抗を
示す。一方、図９に示すＲo′(Ｖgt1)およびＲo′(Ｖgt
2)は、正規長に比して長いゲート−コンタクト長Ｌgcを
有するロングトランジスタのソースドレイン間抵抗を示
す。
【００５２】図９に示すように、Ｒo′(Ｖgt1)およびＲ
o′(Ｖgt2)を基礎として求められる外部抵抗Ｒsd**は、
Ｒo(Ｖgt1)およびＲo(Ｖgt2)を基礎として求められる外
部抵抗Ｒsd*に比して小さな値となる。ここで、Ｒsdの
Ｖgt依存性が無視できると仮定すると、ロングトランジ
スタのマスクゲート長Ｌmoが次式の関係を満たす場合
は、Ｒo′(Ｖgt1)およびＲo′(Ｖgt2)に基づいて決定さ
れるＲsd**はショートトランジスタの外部抵抗Ｒsdとな
る。 Ｌmo＞（１／ｒ）・（｜ΔＲsd｜／Ｒsdi）・Ｌmi …（６） 但し、上記（５）式中、ｒは抽出精度の相対誤差であ
る。
【００５３】例えば、｜ΔＲsd｜／Ｒsdi＝０．５、ｒ
＝０．０２、Ｌmi＝０．２μmとすると、ショートトラ
ンジスタの外部抵抗Ｒsdを精度良く検出するための条件
は次式で表される。 Ｌmo＞５μm …（７）
【００５４】表１に示すように、本実施形態では、ショ
ートトランジスタとなるTr2aのゲート長が０．２μmで
あり、ロングトランジスタとなるTr1bのゲート長が２０
μmである。従って、本実施形態の特性評価パターンに
よれば、３つのトランジスタだけを使用しつつ、群１
（Tr1aおよびTr1b）の外部抵抗と共に、群２（Tr2aおよ
びTr1b）の外部抵抗を精度良く決定することができる。
このため、本実施形態おいても、実施の形態１の場合と
同様に、ＭＯＳＦＥＴの電流駆動特性に大きな影響を与
える特性値、すなわち、実効チャネル長Ｌeff、重複部
抵抗Ｒdsw、およびシート抵抗Ｒshを正確に測定するこ
とができる。
【００５５】実施の形態３．次に、図１０を参照して本
発明の実施の形態３について説明する。図１０は、本実
施形態において用いられる特性評価パターンの平面図を
示す。図１０に示す特性評価パターンは、４つのトラン
ジスタTr1a〜Tr2bを含んでいる。 Tr1a〜Tr2bは、それ
ぞれ、実施の形態１の場合と同様に、ゲート電極３６、
Ｓ／Ｄ領域３６、バックゲート電極３８、およびコンタ
クト４０などを備えている。
【００５６】上述の如く、実施の形態１における特性評
価パターン中には、ゲート端子１ｇ〜４ｇ、ソース端子
１ｓ〜４ｓ、およびバックゲート端子１ｂ〜４ｂがTr1a
〜Tr2bのそれぞれに対応して設けられている。これに対
して、本実施形態の特性評価パターンにおいては、ゲー
ト端子Ｇ、ソース端子Ｓ、およびバックゲート端子Ｂが
４つのトランジスタTr1a〜Tr2bについて共通化されてい
る。このため、本実施形態の特性評価パターンでは、実
施の形態１の特性評価パターンに比して、端子数が９つ
減少されている。
【００５７】特性評価パターンに含まれるトランジスタ
は、ソースドレイン間抵抗の測定に用いられるだけ、す
なわち、Ｖds−Ｉds関係の測定に用いられるだけであ
る。そのような測定は、ゲート端子やソース端子、並び
にバックゲート端子が共通化されていても行うことがで
きる。従って、本実施形態の特性評価パターンによれ
ば、パターン構成は簡単であるにも関わらず、実施の形
態１の場合と同様に、ＭＯＳＦＥＴの実効チャネル長Ｌ
eff、重複部抵抗Ｒdsw、およびシート抵抗Ｒshを精度良
く測定することができる。
【００５８】図１１は、本実施形態の特性評価パターン
の変形例を示す。図１１に示す特性評価パターンは、３
つのトランジスタTr1a〜Tr2aだけで構成されている。上
述した実施の形態２で説明したように、ＭＯＳＦＥＴの
重複部抵抗Ｒdswやシート抵抗Ｒshは、Tr2bの代わりにT
r1bを用いても正確に求めることができる。従って、本
実施形態の特性評価パターンによれば、パターン構成が
極めて簡単であるにも関わらず、実施の形態１の場合と
同様に、重複部抵抗Ｒdswやシート抵抗Ｒshを正確に測
定することができる。
【００５９】実施の形態４．次に、図１２を参照して本
発明の実施の形態４について説明する。上述した実施の
形態１〜３に示すように、ＭＯＳＦＥＴの重複部抵抗Ｒ
sdｗおよびシート抵抗Ｒshは、トランジスタの群が最低
２つあれば決定することができる。それらの抵抗値の精
度は、トランジスタの群の数を増やすことにより高める
ことができる。
【００６０】以下、トランジスタの群を増やした場合の
処理方法について説明する。トランジスタの群１つに対
して一つの外部抵抗Ｒsdを得ることができる。そのと
き、評価パターンのトランジスタ幅をＷ(i)、ゲート−
コンタクト長をＬgc(i)とすると、次式の関係が成立す
る。 Ｒsd(i)×Ｗ(i)＝Ｒdsw＋Ｒsh×Ｌgc(i)
【００６１】横軸をＬgcとし、縦軸をＲsd×Ｗとして、
複数のトランジスタ群のそれぞれに対して得られた結果
をまとめると、図１２に示すようになる。図１２におい
て、破線で示す直線は、ｎ個の群に対応する結果に基づ
いて最小二乗法で求めた近似直線である。本実施形態で
は、その近似直線の傾きをシート抵抗Ｒshと決定し、そ
の切片を重複部抵抗Ｒdswと決定する。それらの抵抗値
は、具体的には次式により求めることができる。
【００６２】
【数１】
【００６３】上述の如く、本実施形態によれば、複数の
トランジスタ群に対して得られる結果に基づいてＭＯＳ
ＦＥＴのシート抵抗Ｒshおよび重複部抵抗Ｒdswを求め
ることができる。従って、本実施形態によれば、請求項
１乃至３の場合に比して、更に精度良くそれらの抵抗値
を求めることが可能となる。
【００６４】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
または５記載の発明によれば、ゲートコンタクト長Ｌgc
の異なる２つの評価パターンで生ずる外部抵抗Ｒsd１お
よびＲsd２を基礎として、ＭＯＳＦＥＴのシート抵抗Ｒ
sh、すなわち、ゲート電極と重ならない部分におけるソ
ースドレイン領域のシート抵抗と、重複部抵抗Ｒdsw、
すなわち、ゲート電極と重なる部分における単位幅当た
りのソースドレイン領域の抵抗とを、簡単な処理により
正確に求めることができる。
【００６５】請求項２または６記載の発明によれば、第
１評価パターンのチャネル幅Ｗ１と第２評価パターンの
チャネル幅Ｗ２とが等しくＷであるため、シート抵抗Ｒ
shおよび重複部抵抗Ｒdswを求めるための演算を簡単化
することができる。
【００６６】請求項３または７記載の発明によれば、Ｒ
shやＲdswの演算に必要な第１外部抵抗Ｒsd１および第
２外部抵抗Ｒsd２を、それぞれ、第１および第２トラン
ジスタのソースドレイン間抵抗、および第３および第４
トランジスタのソースドレイン間抵抗に基づいて求める
ことができる。
【００６７】請求項４または８記載の発明によれば、第
１乃至第４トランジスタのそれぞれについて、少なくと
も２種類のゲートオーバードライブに対応するソースド
レイン間抵抗を求めることができる。従って、本発明に
よれば、それらのソースドレイン間抵抗を基礎として、
第１外部抵抗Ｒsd１および第２外部抵抗Ｒsd２を求める
ことができる。
【００６８】請求項９記載の発明によれば、第１トラン
ジスタと第２トランジスタとはゲート長が異なってい
る。このため、それら２つのトランジスタの組を利用す
ると第１外部抵抗Ｒsd１を求めることができる。また、
第２トランジスタと第３トランジスタとはゲート長が異
なっている。このため、それら２つのトランジスタの組
を利用すると第２外部抵抗Ｒsd２を求めることができ
る。このように、本発明によれば、シート抵抗Ｒshおよ
び重複部抵抗Ｒdswの基礎となる第１外部抵抗Ｒsd１お
よび第２外部抵抗Ｒsd２を求めることができる。
【００６９】請求項１０記載の発明によれば、第３トラ
ンジスタと第４トランジスタとの組み合わせを利用して
第２外部抵抗Ｒsd２を求めることができる。第３トラン
ジスタと第４トランジスタとはゲート−コンタクト長が
一致している。このため、本発明によれば、ＭＯＳＦＥ
Ｔのシート抵抗Ｒshや重複部抵抗Ｒdswを、より精度良
く求めることができる。
【００７０】請求項１１記載の発明によれば、全てのト
ランジスタが互いに等しいチャネル幅を有しているた
め、シート抵抗Ｒshや重複部抵抗Ｒdswを求める演算処
理を簡単化させることができる。
【００７１】請求項１２記載の発明によれば、ゲート端
子、ソース端子、およびバックゲート端子が全てのトラ
ンジスタについて共通化されているため、特性評価パタ
ーンの構成を簡単化することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の特性評価装置のブロ
ック図である。
【図２】 実施の形態１で用いられる特性評価パターン
の平面図である。
【図３】 ＬＤＤ構造のＭＯＳＦＥＴのソースドレイン
間に生ずる抵抗の種類を説明するための図である。
【図４】 チャネル幅Ｗが等しく、かつ、ゲート長が異
なる２つのトランジスタを用いて、それらのトランジス
タの実効チャネル長Ｌeffと外部抵抗Ｒsdとを測定する
原理を説明するための図を示す。
【図５】 実施の形態１において実行される処理の流れ
を説明するためのフローチャートである。
【図６】 実施の形態１の特性評価装置の第１変形例の
ブロック図である。
【図７】 実施の形態１の特性評価装置の第２変形例の
ブロック図である。
【図８】 本発明の実施の形態２で用いられる特性評価
パターンの平面図である。
【図９】 正規長のゲート−コンタクト長を有するトラ
ンジスタに代えて、正規長と異なるゲート−コンタクト
長を有するトランジスタを用いて外部抵抗Ｒsdを測定し
た場合の誤差の影響を説明するための図である。
【図１０】 本発明の実施の形態３で用いられる特性評
価パターンの平面図である。
【図１１】 実施の形態３で用いられる特性評価パター
ンの変形例の平面図である。
【図１２】 本発明の実施の形態４の処理方法を説明す
るための図である。
【図１３】 ＬＤＤ構造を有する従来のＮｃｈＭＯＳＦ
ＥＴの平面図及び断面図である。
【図１４】 シート抵抗を測定するために一般に用いら
れる測定パターンの平面図および断面図である。
【符号の説明】
２２ テスター部、 ２４ 演算部、 ２６ 制御
部、 ３０ 入力部、 ３２ 出力部、 Tr1a，
Tr1b，Tr2a，Tr2b トランジスタ、 Ｗ1a，Ｗ1b，Ｗ
2a，Ｗ2b，Ｗ チャネル幅、 Ｌ1a，Ｌ1b，Ｌ2a，Ｌ
2b ゲート長、Ｌgc1a，Ｌgc1b，Ｌgc2a，Ｌgc2b，Ｌgc
１，Ｌgc２ ゲート−コンタクト長、 Ｒsd 外部抵
抗、 Ｒsd１ 第１外部抵抗、 Ｒsd２ 第２外部
抵抗、 Ｌeff 実効チャネル長、 Ｖgt１，Ｖgt
２ ゲートオーバードライブ、 Ｒo(Ｖgt1)，Ｒo(Ｖ
gt2)，Ｒo′(Ｖgt1)，Ｒo′(Ｖgt2) ソースドレイン間
抵抗。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AA02 AB00 AE01 AF02 AH01 AH04 AH05 4M106 AA07 AB01 AB02 AB03 AB04 CA01 CA10 DH09 DJ12 DJ13 DJ17 DJ21

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の特性を評価する装置であっ
    て、ＭＯＳＦＥＴの第１評価パターンの外部抵抗Ｒsd
    １、ゲートコンタクト長Ｌgc１、およびチャネル幅Ｗ１
    を記憶するメモリと、 ＭＯＳＦＥＴの第２評価パターンの外部抵抗Ｒsd２、ゲ
    ートコンタクト長Ｌgc２、およびチャネル幅Ｗ２を記憶
    するメモリと、 次式： Ｒsh＝（Ｗ２・Ｒsd２−Ｗ１・Ｒsd１）／（Ｌgc２−Ｌ
    gc1） Ｒdsw＝（Ｗ１・Ｌgc２・Ｒsd１−Ｗ２・Ｌgc１・Ｒsd
    ２）／（Ｌgc２−Ｌgc1） に従ってＭＯＳＦＥＴのシート抵抗Ｒshと重複部抵抗Ｒ
    dswを演算する演算部と、 を備えることを特徴とする特性評価装置。
  2. 【請求項２】 第１評価パターンのチャネル幅Ｗ１と第
    ２評価パターンのチャネル幅Ｗ２とが等しい値Ｗであ
    り、 前記演算部は、次式： Ｒsh＝Ｗ（Ｒsd２−Ｒsd１）／（Ｌgc２−Ｌgc1） Ｒdsw＝Ｗ（Ｌgc２・Ｒsd１−Ｌgc１・Ｒsd２）／（Ｌg
    c２−Ｌgc1） に従ってＭＯＳＦＥＴのシート抵抗Ｒshと重複部抵抗Ｒ
    dswを演算することを特徴とする請求項１記載の特性評
    価装置。
  3. 【請求項３】 前記第１評価パターンは、第１トランジ
    スタと、前記第１トランジスタとはゲート長が異なる第
    ２トランジスタを含み、 前記第２評価パターンは、第３トランジスタと、前記第
    ３トランジスタとはゲート長が異なる第４トランジスタ
    を含み、 所定のゲートオーバードライブに対応して前記第１およ
    び第２トランジスタにそれぞれ生ずるソースドレイン間
    抵抗と、他のゲートオーバードライブに対応して前記第
    １および第２トランジスタにそれぞれ生ずるソースドレ
    イン間抵抗とを記憶するメモリと、 所定のゲートオーバードライブに対応して前記第３およ
    び第４トランジスタにそれぞれ生ずるソースドレイン間
    抵抗と、他のゲートオーバードライブに対応して前記第
    ３および第４トランジスタにそれぞれ生ずるソースドレ
    イン間抵抗とを記憶するメモリとを備え、 前記演算部は、少なくとも上述した全てのソースドレイ
    ン間抵抗を基礎として、前記第１評価パターンの外部抵
    抗Ｒsd１と、前記第２評価パターンの外部抵抗Ｒsd２と
    を演算することを特徴とする請求項１または２記載の特
    性評価装置。
  4. 【請求項４】 第１乃至第４トランジスタのそれぞれ
    に、少なくとも２種類のゲートオーバードライブを印加
    することができ、かつ、それらのゲートオーバードライ
    ブに対応して前記第１乃至第４トランジスタに現れるソ
    ースドレイン間抵抗を測定することのできるテスター部
    を更に備えることを特徴とする請求項３記載の特性評価
    装置。
  5. 【請求項５】 半導体装置の特性を評価する方法であっ
    て、 ＭＯＳＦＥＴの第１評価パターンの外部抵抗Ｒsd１、ゲ
    ートコンタクト長Ｌgc１、およびチャネル幅Ｗ１を取得
    するステップと、 ＭＯＳＦＥＴの第２評価パターンの外部抵抗Ｒsd２、ゲ
    ートコンタクト長Ｌgc２、およびチャネル幅Ｗ２を取得
    するステップと、 次式： Ｒsh＝（Ｗ２・Ｒsd２−Ｗ１・Ｒsd１）／（Ｌgc２−Ｌ
    gc1） Ｒdsw＝（Ｗ１・Ｌgc２・Ｒsd１−Ｗ２・Ｌgc１・Ｒsd
    ２）／（Ｌgc２−Ｌgc1） に従ってＭＯＳＦＥＴのシート抵抗Ｒshと重複部抵抗Ｒ
    dswを演算するステップと、 を含むことを特徴とする特性評価方法。
  6. 【請求項６】 第１評価パターンのチャネル幅Ｗ１と第
    ２評価パターンのチャネル幅Ｗ２とが等しい値Ｗであ
    り、 前記シート抵抗Ｒshおよび前記重複部抵抗Ｒdswは、次
    式： Ｒsh＝Ｗ（Ｒsd２−Ｒsd１）／（Ｌgc２−Ｌgc1） Ｒdsw＝Ｗ（Ｌgc２・Ｒsd１−Ｌgc１・Ｒsd２）／（Ｌg
    c２−Ｌgc1） に従って演算されることを特徴とする請求項５記載の特
    性評価方法。
  7. 【請求項７】 前記第１評価パターンは、第１トランジ
    スタと、前記第１トランジスタとはゲート長が異なる第
    ２トランジスタを含み、 前記第２評価パターンは、第３トランジスタと、前記第
    ３トランジスタとはゲート長が異なる第４トランジスタ
    を含み、 所定のゲートオーバードライブに対応して前記第１およ
    び第２トランジスタにそれぞれ生ずるソースドレイン間
    抵抗と、他のゲートオーバードライブに対応して前記第
    １および第２トランジスタにそれぞれ生ずるソースドレ
    イン間抵抗とを取得するステップと、 所定のゲートオーバードライブに対応して前記第３およ
    び第４トランジスタにそれぞれ生ずるソースドレイン間
    抵抗と、他のゲートオーバードライブに対応して前記第
    ３および第４トランジスタにそれぞれ生ずるソースドレ
    イン間抵抗とを取得するステップと、 少なくとも上述した全てのソースドレイン間抵抗を基礎
    として、前記第１評価パターンの外部抵抗Ｒsd１と、前
    記第２評価パターンの外部抵抗Ｒsd２とを演算するステ
    ップと、 を更に含むことを特徴とする請求項５または６記載の特
    性評価方法。
  8. 【請求項８】 第１乃至第４トランジスタのそれぞれ
    に、少なくとも２種類のゲートオーバードライブを印加
    するステップと、 それらのゲートオーバードライブに対応して前記第１乃
    至第４トランジスタに現れるソースドレイン間抵抗を測
    定するステップと、 を更に含むことを特徴とする請求項７記載の特性評価方
    法。
  9. 【請求項９】 ＭＯＳＦＥＴの特性を評価するための特
    性評価パターンであって、 第１トランジスタと、 前記第１トランジスタと、ゲート−コンタクト長が等し
    く、かつ、ゲート長が異なる第２トランジスタと、 前記第１トランジスタと、ゲート−コンタクト長が異な
    り、かつ、ゲート長が等しい第３トランジスタと、 前記第１トランジスタが備えるゲート電極、ソース領
    域、ドレイン領域、およびバックゲート電極のそれぞれ
    に導通するゲート端子、ソース端子、ドレイン端子、お
    よびバックゲート端子と、 前記第２トランジスタが備えるゲート電極、ソース領
    域、ドレイン領域、およびバックゲート電極のそれぞれ
    に導通するゲート端子、ソース端子、ドレイン端子、お
    よびバックゲート端子と、 前記第３トランジスタが備えるゲート電極、ソース領
    域、ドレイン領域、およびバックゲート電極のそれぞれ
    に導通するゲート端子、ソース端子、ドレイン端子、お
    よびバックゲート端子と、 を備えることを特徴とする特性評価パターン。
  10. 【請求項１０】 前記第３トランジスタと、ゲート−コ
    ンタクト長が等しく、かつ、ゲート長が異なる第４トラ
    ンジスタと、 前記第４トランジスタが備えるゲート電極、ソース領
    域、ドレイン領域、およびバックゲート電極のそれぞれ
    に導通するゲート端子、ソース端子、ドレイン端子、お
    よびバックゲート端子と、 を更に備えることを特徴とする請求項９記載の特性評価
    パターン。
  11. 【請求項１１】 前記トランジスタの全てが、互いに等
    しいチャネル幅を有することを特徴とする請求項９また
    は１０記載の特性評価パターン。
  12. 【請求項１２】 前記ゲート端子、前記ソース端子、お
    よび前記バックゲート端子は、それぞれ全てのトランジ
    スタについて共通化されていることを特徴とする請求項
    ９乃至１１の何れか１項記載の特性評価パターン。
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