JP2001242214A - 半導体の特性測定回路 - Google Patents
半導体の特性測定回路Info
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Abstract
(57)【要約】
【課題】 トランジスタのミスマッチ測定のための半導
体の特性測定回路に関し、測定回路の簡略化、高精度の
測定、チップ面積の増大防止を図ること。 【解決手段】 スイッチＳＷ１は、ドレインとゲートが
それぞれ共通接続され、かつ、それぞれのソースを共通
に接続されてなるＭＯＳトランジスタＭ１，Ｍ２のいず
れか一方の当該共通接続部を選択して電流源１０１に接
続し、前記選択された共通接続部に電流源１０１から所
定のドレイン−ソース電流ＩDSを流す。スイッチＳＷ２
は、電流ＩDSが流れるいずれか一方のトランジスタのゲ
ート−ソース間電圧ＶGSを電圧計１０２に出力するよう
にスイッチングする。
体の特性測定回路に関し、測定回路の簡略化、高精度の
測定、チップ面積の増大防止を図ること。 【解決手段】 スイッチＳＷ１は、ドレインとゲートが
それぞれ共通接続され、かつ、それぞれのソースを共通
に接続されてなるＭＯＳトランジスタＭ１，Ｍ２のいず
れか一方の当該共通接続部を選択して電流源１０１に接
続し、前記選択された共通接続部に電流源１０１から所
定のドレイン−ソース電流ＩDSを流す。スイッチＳＷ２
は、電流ＩDSが流れるいずれか一方のトランジスタのゲ
ート−ソース間電圧ＶGSを電圧計１０２に出力するよう
にスイッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体の特性測定回
路に関し、特に、トランジスタのミスマッチ測定を行う
ための半導体の特性測定回路に関する。
路に関し、特に、トランジスタのミスマッチ測定を行う
ための半導体の特性測定回路に関する。
【０００２】
【従来の技術】半導体ウェーハ上のチップに形成される
アナログ回路では、同一サイズのトランジスタを近接し
て配置し、同一条件で動作させた場合には、全く同一の
特性を示すことが期待される。しかしながら、実際には
動作特性に微少な誤差が存在する。この特性の誤差をト
ランジスタのミスマッチという。
アナログ回路では、同一サイズのトランジスタを近接し
て配置し、同一条件で動作させた場合には、全く同一の
特性を示すことが期待される。しかしながら、実際には
動作特性に微少な誤差が存在する。この特性の誤差をト
ランジスタのミスマッチという。
【０００３】今、２個のＭＯＳトランジスタＭ１，Ｍ２
（トランジスタ・ペア）が同一ウェーハ上に有るとす
る。当該トランジスタ・ペアでアナログ回路を構成する
際には、この２個のＭＯＳトランジスタＭ１，Ｍ２のド
レイン−ソース間電圧ＶDS（以下、ＶDSと略記する）が
等しいという条件下でドレイン−ソース電流ＩDS（以
下、ＩDSと略記する）を全く同一とするためには、ＩDS
を流すために必要なゲート−ソース間電圧ＶGS（以下、
ＶGSと略記する）の差違が問題となる。
（トランジスタ・ペア）が同一ウェーハ上に有るとす
る。当該トランジスタ・ペアでアナログ回路を構成する
際には、この２個のＭＯＳトランジスタＭ１，Ｍ２のド
レイン−ソース間電圧ＶDS（以下、ＶDSと略記する）が
等しいという条件下でドレイン−ソース電流ＩDS（以
下、ＩDSと略記する）を全く同一とするためには、ＩDS
を流すために必要なゲート−ソース間電圧ＶGS（以下、
ＶGSと略記する）の差違が問題となる。
【０００４】本来ならば、上記トランジスタ・ペアの各
ＶGSは全く同一であることが好ましいが、製造プロセス
においてトランジスタ形成位置により微妙な差違が生じ
る。この差違自体は統計的にばらつくことが知られてい
る。
ＶGSは全く同一であることが好ましいが、製造プロセス
においてトランジスタ形成位置により微妙な差違が生じ
る。この差違自体は統計的にばらつくことが知られてい
る。
【０００５】ＭＯＳトランジスタを流れる電流は、しき
い値電圧をＶthとすると、飽和領域でのＳａｈの式よ
り、
い値電圧をＶthとすると、飽和領域でのＳａｈの式よ
り、
【０００６】
【数１】ＩDS＝β（ＶGS−Ｖth)2 で表される。二つのＭＯＳトランジスタ間の微妙な差違
は、数１式のＶthとβに微妙な差違が存在するからであ
る。
は、数１式のＶthとβに微妙な差違が存在するからであ
る。
【０００７】Ｖthのこの差違を△Ｖth、βのこの差違を
△βとし、ＩDSを一定とした場合のＶGSの差違△ＶGSを
求める。
△βとし、ＩDSを一定とした場合のＶGSの差違△ＶGSを
求める。
【０００８】図５において、ＭＯＳトランジスタＭ１お
よびＭ２は、ゲート幅Ｗ１とゲート長Ｌ１をそれぞれ同
一としてチップ上に形成されているとする。電流計５０
で電流をモニタして、まず、電圧源５１でドライブされ
たＭＯＳトランジスタＭ１に電圧源５２を用いて電流Ｉ
DSを流すと、ＩDSは数２式で与えられる。
よびＭ２は、ゲート幅Ｗ１とゲート長Ｌ１をそれぞれ同
一としてチップ上に形成されているとする。電流計５０
で電流をモニタして、まず、電圧源５１でドライブされ
たＭＯＳトランジスタＭ１に電圧源５２を用いて電流Ｉ
DSを流すと、ＩDSは数２式で与えられる。
【０００９】
【数２】ＩDS＝β（ＶGS1−Ｖth)2 続いて、電流計５０からの電流パスを切り替えて、ＭＯ
ＳトランジスタＭ１と比べてＶthが△Ｖth、βが△βだ
けそれぞれ異なり、同様に電圧源５１でドライブされた
ＭＯＳトランジスタＭ２に電流ＩDSを流すと、ＩDSは数
３式で与えられる。
ＳトランジスタＭ１と比べてＶthが△Ｖth、βが△βだ
けそれぞれ異なり、同様に電圧源５１でドライブされた
ＭＯＳトランジスタＭ２に電流ＩDSを流すと、ＩDSは数
３式で与えられる。
【００１０】
【数３】 ＩDS＝（β＋Δβ)(ＶGS2−Ｖth＋ΔＶth)2 となる。
【００１１】これより、両ＭＯＳトランジスタのＶGS間
の差違は数４式で表される。
の差違は数４式で表される。
【００１２】
【数４】ΔＶGS=ＶGS1−ＶGS2 =（ＩDS／√β）−｛ＩDS
／√（β−Δβ）｝−ΔＶth 半導体チップ上に形成するアナログ回路の設計において
は、上記△ＶGSを知ることが重要である。
／√（β−Δβ）｝−ΔＶth 半導体チップ上に形成するアナログ回路の設計において
は、上記△ＶGSを知ることが重要である。
【００１３】また、トランジスタ・ペアのミスマッチは
各トランジスタ・ペア毎にばらつく統計的な量である。
このため、ある一種類のサイズのトランジスタ・ペアの
ミスマッチを求めるためには数十組以上のトランジスタ
・ペアについて測定を行い、統計的な分散を求める必要
がある。
各トランジスタ・ペア毎にばらつく統計的な量である。
このため、ある一種類のサイズのトランジスタ・ペアの
ミスマッチを求めるためには数十組以上のトランジスタ
・ペアについて測定を行い、統計的な分散を求める必要
がある。
【００１４】さらに、ミスマッチはトランジスタのサイ
ズによっても変わるため、様々なゲート幅とゲート長の
トランジスタ・ペアを使って上記の測定を行う必要があ
る。
ズによっても変わるため、様々なゲート幅とゲート長の
トランジスタ・ペアを使って上記の測定を行う必要があ
る。
【００１５】このため、ウェーハ製造プロセスの一つに
ついてトランジスタ・ペアのミスマッチデータを得るた
めには、数多くの測定と大量のデータ処理が必要とな
る。
ついてトランジスタ・ペアのミスマッチデータを得るた
めには、数多くの測定と大量のデータ処理が必要とな
る。
【００１６】このように従来は、１個、１個のトランジ
スタについてそれぞれＩDSを測定し、当該測定結果にし
たがってＶthおよびβを計算によって求め、さらに差違
△Ｖ thおよび△βを求めた上で、さらに計算により△Ｖ
GSを求めるという、数多くの測定と大量のデータ処理を
行っていた。
スタについてそれぞれＩDSを測定し、当該測定結果にし
たがってＶthおよびβを計算によって求め、さらに差違
△Ｖ thおよび△βを求めた上で、さらに計算により△Ｖ
GSを求めるという、数多くの測定と大量のデータ処理を
行っていた。
【００１７】
【発明が解決しようとしている課題】したがって上記従
来技術による測定では、１組のトランジスタ・ペアの△
ＶGSを知るために多くの測定時間を必要とする課題があ
った。また、正確な測定には高精度の電流計および高精
度の２台の電圧源を必要とする課題があった。
来技術による測定では、１組のトランジスタ・ペアの△
ＶGSを知るために多くの測定時間を必要とする課題があ
った。また、正確な測定には高精度の電流計および高精
度の２台の電圧源を必要とする課題があった。
【００１８】さらに、図６に示したように一つのチップ
６０内部で切替えを行って測定する場合には、ＭＯＳト
ランジスタＭ１，Ｍ２のドレインとパッド６１間にスイ
ッチ６２を挿入することによる弊害が生じる。すなわ
ち、チップ６０内でスイッチ６２により電流パスを切り
替えると切り替え接続部分においてスイッチ６２のオン
抵抗による電圧降下が生じ、正確なドレイン電圧の測定
を行えない。
６０内部で切替えを行って測定する場合には、ＭＯＳト
ランジスタＭ１，Ｍ２のドレインとパッド６１間にスイ
ッチ６２を挿入することによる弊害が生じる。すなわ
ち、チップ６０内でスイッチ６２により電流パスを切り
替えると切り替え接続部分においてスイッチ６２のオン
抵抗による電圧降下が生じ、正確なドレイン電圧の測定
を行えない。
【００１９】したがって、オン抵抗のためにスイッチを
挿入することができないので、一つのチップ内に多数の
サンプルを載せて測定する場合には図７に示したよう
に、チップ７０内の全てのＭＯＳトランジスタＭ１，…
Ｍ６，…（各ＭＯＳトランジスタのサイズは各ペア毎に
異なり、ペア内で同一とされている）の各ドレイン端子
と直接導通するパッド７１，…７６，…を設けなければ
ならず、非常に多くのパッドが必要になる課題ととも
に、チップ面積が大きくなってしまうという課題があっ
た。
挿入することができないので、一つのチップ内に多数の
サンプルを載せて測定する場合には図７に示したよう
に、チップ７０内の全てのＭＯＳトランジスタＭ１，…
Ｍ６，…（各ＭＯＳトランジスタのサイズは各ペア毎に
異なり、ペア内で同一とされている）の各ドレイン端子
と直接導通するパッド７１，…７６，…を設けなければ
ならず、非常に多くのパッドが必要になる課題ととも
に、チップ面積が大きくなってしまうという課題があっ
た。
【００２０】本発明は上記の課題に鑑みてなされてもの
であって、その目的は、ＭＯＳトランジスタのドレイン
とゲートを結合し、電流源から電流を流し込むことで発
生するＶGSとＶDSを測定するようにして上記の各課題を
解決することのできる半導体の特性測定回路を提供する
ことである。
であって、その目的は、ＭＯＳトランジスタのドレイン
とゲートを結合し、電流源から電流を流し込むことで発
生するＶGSとＶDSを測定するようにして上記の各課題を
解決することのできる半導体の特性測定回路を提供する
ことである。
【００２１】
【課題を解決するための手段】上記の目的を達成するた
めに請求項１の発明は、ドレインとゲートがそれぞれ共
通接続され、かつ、それぞれのソースを共通に接続され
てなる第１および第２のトランジスタのいずれか一方の
当該共通接続部を選択して電流源に接続し、前記選択さ
れた共通接続部に前記電流源から所定の電流を流すトラ
ンジスタ切替手段と、前記所定の電流が流れる前記いず
れか一方のトランジスタの前記共通接続部と、前記共通
に接続されてなるソースとの間の電圧を選択的に測定す
る測定手段とを備えたことを特徴とする半導体の特性測
定回路を提供する。
めに請求項１の発明は、ドレインとゲートがそれぞれ共
通接続され、かつ、それぞれのソースを共通に接続され
てなる第１および第２のトランジスタのいずれか一方の
当該共通接続部を選択して電流源に接続し、前記選択さ
れた共通接続部に前記電流源から所定の電流を流すトラ
ンジスタ切替手段と、前記所定の電流が流れる前記いず
れか一方のトランジスタの前記共通接続部と、前記共通
に接続されてなるソースとの間の電圧を選択的に測定す
る測定手段とを備えたことを特徴とする半導体の特性測
定回路を提供する。
【００２２】また、請求項２の発明は、前記トランジス
タ切替手段は、前記電流源を制御信号に応じて前記第１
および第２のトランジスタの前記いずれか一方の前記共
通接続部に接続する第１のスイッチ手段を有し、前記測
定手段は、前記制御信号に応じて前記第１のスイッチ手
段により接続された前記いずれか一方の前記共通接続部
に電圧計を接続し、前記電圧計により前記共通接続部と
前記ソースの間の電圧を測定させる第２のスイッチ手段
を有することを特徴とする請求項１に記載の半導体の特
性測定回路を提供する。
タ切替手段は、前記電流源を制御信号に応じて前記第１
および第２のトランジスタの前記いずれか一方の前記共
通接続部に接続する第１のスイッチ手段を有し、前記測
定手段は、前記制御信号に応じて前記第１のスイッチ手
段により接続された前記いずれか一方の前記共通接続部
に電圧計を接続し、前記電圧計により前記共通接続部と
前記ソースの間の電圧を測定させる第２のスイッチ手段
を有することを特徴とする請求項１に記載の半導体の特
性測定回路を提供する。
【００２３】また、請求項３の発明は、前記第１および
第２のトランジスタの前記いずれか一方の前記共通接続
部と前記電流源の間に、前記第１のスイッチ手段と直列
接続される第１の別のスイッチ手段を、前記共通接続部
と前記電圧計の間に、前記第２のスイッチ手段と直列接
続される第２の別のスイッチ手段をさらに備えた請求項
１または２に記載の半導体の特性測定回路を複数有し、
前記第１および第２の別のスイッチ手段を別の制御信号
に応じてスイッチングさせることで当該複数の測定回路
のいずれかを選択し、前記選択された測定回路について
前記測定手段による測定を有効にする測定切替手段をさ
らに備えたことを特徴とする請求項１または２に記載の
半導体の特性測定回路を提供する。
第２のトランジスタの前記いずれか一方の前記共通接続
部と前記電流源の間に、前記第１のスイッチ手段と直列
接続される第１の別のスイッチ手段を、前記共通接続部
と前記電圧計の間に、前記第２のスイッチ手段と直列接
続される第２の別のスイッチ手段をさらに備えた請求項
１または２に記載の半導体の特性測定回路を複数有し、
前記第１および第２の別のスイッチ手段を別の制御信号
に応じてスイッチングさせることで当該複数の測定回路
のいずれかを選択し、前記選択された測定回路について
前記測定手段による測定を有効にする測定切替手段をさ
らに備えたことを特徴とする請求項１または２に記載の
半導体の特性測定回路を提供する。
【００２４】また、請求項４の発明は、前記第１および
第２の別のスイッチ手段をそれぞれ複数備えたことを特
徴とする請求項３に記載の半導体の特性測定回路を提供
する。
第２の別のスイッチ手段をそれぞれ複数備えたことを特
徴とする請求項３に記載の半導体の特性測定回路を提供
する。
【００２５】また、請求項５の発明は、前記電圧計への
出力部に、前記共通接続部と前記ソースの間の電圧を増
幅する増幅手段をさらに備えたことを特徴とする請求項
１乃至４のいずれかに記載の半導体の特性測定回路を提
供する。
出力部に、前記共通接続部と前記ソースの間の電圧を増
幅する増幅手段をさらに備えたことを特徴とする請求項
１乃至４のいずれかに記載の半導体の特性測定回路を提
供する。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
詳細に説明する。 （第１の実施形態）図１は本発明に係る半導体の特性測
定回路の第１の実施形態を示す回路図である。
詳細に説明する。 （第１の実施形態）図１は本発明に係る半導体の特性測
定回路の第１の実施形態を示す回路図である。
【００２７】図１のチップ１００内でまず、ゲートとド
レインを共通に接続したＭＯＳトランジスタＭ１にスイ
ッチＳＷ１およびＳＷ２を接続する。両スイッチは切り
替制御信号に応じてスイッチングする。電流源１０１か
ら電流ＩDSを流すと、Ｓａｈの式より
レインを共通に接続したＭＯＳトランジスタＭ１にスイ
ッチＳＷ１およびＳＷ２を接続する。両スイッチは切り
替制御信号に応じてスイッチングする。電流源１０１か
ら電流ＩDSを流すと、Ｓａｈの式より
【００２８】
【数５】ＩDS＝β（ＶGS1−Ｖth)2 ＶGS1＝√（ＩDS／β1）＋Ｖth1 となり電圧ＶGS1が発生する。電圧計１０２を用い、ス
イッチＳＷ２を通して、このＭＯＳトランジスタＭ１の
ゲート−ソース間電圧ＶGS1を測定する。
イッチＳＷ２を通して、このＭＯＳトランジスタＭ１の
ゲート−ソース間電圧ＶGS1を測定する。
【００２９】次に、スイッチＳＷ１およびＳＷ２をスイ
ッチングさせて、ゲートとドレインを共通接続したＭＯ
ＳトランジスタＭ２に接続する。ＭＯＳトランジスタＭ
２のソースは、ＭＯＳトランジスタＭ１のソースと共通
にグランドに接続されている。電流源１０１から電流Ｉ
DSを流すと、ＭＯＳトランジスタＭ１と同様に、数６式
で表される電圧ＶGS2が発生する。
ッチングさせて、ゲートとドレインを共通接続したＭＯ
ＳトランジスタＭ２に接続する。ＭＯＳトランジスタＭ
２のソースは、ＭＯＳトランジスタＭ１のソースと共通
にグランドに接続されている。電流源１０１から電流Ｉ
DSを流すと、ＭＯＳトランジスタＭ１と同様に、数６式
で表される電圧ＶGS2が発生する。
【００３０】
【数６】ＶGS2＝√（ＩDS／β2）＋Ｖth2 電圧計１０２を用い、スイッチングされたスイッチＳＷ
２を通して、このＭＯＳトランジスタＭ２のゲート−ソ
ース間電圧ＶGS2を測定する。これより、△ＶG Sは数７
式から求められる。
２を通して、このＭＯＳトランジスタＭ２のゲート−ソ
ース間電圧ＶGS2を測定する。これより、△ＶG Sは数７
式から求められる。
【００３１】
【数７】△ＶGS＝ＶGS1-ＶGS2 半導体チップ１００上の各サンプル（トランジスタ・ペ
ア）につき２種類のＩ DS（数５，６式）を測定し、連立
方程式を解くことで△Ｖthと△βを求めることが出来
る。
ア）につき２種類のＩ DS（数５，６式）を測定し、連立
方程式を解くことで△Ｖthと△βを求めることが出来
る。
【００３２】したがって本実施形態によれば、短時間で
ミスマッチ測定を行い、アナログ回路設計に必要なデー
タを得ることが出来る。
ミスマッチ測定を行い、アナログ回路設計に必要なデー
タを得ることが出来る。
【００３３】（第２の実施形態）様々なサイズのＭＯＳ
トランジスタについて測定を行う場合は、１組のトラン
ジスタ・ペアに対し複数のスイッチを追加した測定回路
を複数用いて、例えば図２および図３のように半導体の
特性測定回路を構成する。
トランジスタについて測定を行う場合は、１組のトラン
ジスタ・ペアに対し複数のスイッチを追加した測定回路
を複数用いて、例えば図２および図３のように半導体の
特性測定回路を構成する。
【００３４】図２は本発明に係る半導体の特性測定回路
の第２の実施形態を示す全体回路図、図３は本発明に係
る半導体の特性測定回路の第２の実施形態の要部を示す
回路図であり、４種類のトラシジスタペアの測定を行う
場合の構成例を示す。
の第２の実施形態を示す全体回路図、図３は本発明に係
る半導体の特性測定回路の第２の実施形態の要部を示す
回路図であり、４種類のトラシジスタペアの測定を行う
場合の構成例を示す。
【００３５】本実施形態は４個の測定回路２１０，…２
４０を備え、各測定回路が複数のスイッチを備える。ま
た、測定回路２１０，…２４０では、トランジスタ・ペ
アＭ１，Ｍ２のサイズ（ゲート幅Ｗ／ゲート長Ｌ）がそ
れぞれ異なっている。ペア内では同一サイズである。
４０を備え、各測定回路が複数のスイッチを備える。ま
た、測定回路２１０，…２４０では、トランジスタ・ペ
アＭ１，Ｍ２のサイズ（ゲート幅Ｗ／ゲート長Ｌ）がそ
れぞれ異なっている。ペア内では同一サイズである。
【００３６】図３において、測定回路２１０（２２０，
２３０，２４０）には電流源用パッド２５１と電圧計出
力用パッド２５２の他に、制御信号用パッド３５３，３
５４，３５５が設けられている。各パッド２５１，２５
２，３５３は、図１中の各パッド１５１，１５２，１５
３とぞれぞれ同様に使用される。
２３０，２４０）には電流源用パッド２５１と電圧計出
力用パッド２５２の他に、制御信号用パッド３５３，３
５４，３５５が設けられている。各パッド２５１，２５
２，３５３は、図１中の各パッド１５１，１５２，１５
３とぞれぞれ同様に使用される。
【００３７】制御信号用パッド３５４は追加のスイッチ
ＳＷ３，ＳＷ４をスイッチングさせるための被測定回路
切替信号入力するため、制御信号用パッド３５５は追加
のスイッチＳＷ５，ＳＷ６をスイッチングさせるための
被測定回路切替信号を入力するために設けられている。
なお、電流源用パッド２５１および電圧計出力用パッド
２５２は、図２に示したように共通化することもでき
る。
ＳＷ３，ＳＷ４をスイッチングさせるための被測定回路
切替信号入力するため、制御信号用パッド３５５は追加
のスイッチＳＷ５，ＳＷ６をスイッチングさせるための
被測定回路切替信号を入力するために設けられている。
なお、電流源用パッド２５１および電圧計出力用パッド
２５２は、図２に示したように共通化することもでき
る。
【００３８】２ビットの被測定回路切替信号を制御信号
用パッド３５４，３５５より入力して各スイッチＳＷ
３，ＳＷ４，ＳＷ５，ＳＷ６をスイッチングさせて、各
測定回路におけるこれらスイッチのオン／オフ状態を２
2＝４通りに制御することができ、これにより、４つの
測定回路のいずれかを選択し、選択された測定回路につ
いて測定を有効にする。
用パッド３５４，３５５より入力して各スイッチＳＷ
３，ＳＷ４，ＳＷ５，ＳＷ６をスイッチングさせて、各
測定回路におけるこれらスイッチのオン／オフ状態を２
2＝４通りに制御することができ、これにより、４つの
測定回路のいずれかを選択し、選択された測定回路につ
いて測定を有効にする。
【００３９】図２において、例えば測定回路２１０の追
加のスイッチＳＷ３〜ＳＷ６を全てオンさせ、当該測定
回路２１０を図１と同様の接続とすることができる。こ
のとき、前述した通りに制御信号用パッド３５３からの
切替制御信号にしたがって測定を行うことができる。す
なわち、スイッチＳＷ１，ＳＷ３，およびＳＷ５を通し
てＭＯＳトランジスタＭ１，Ｍ２のいずれかを駆動し、
電圧計１０２を用いて、スイッチＳＷ２，ＳＷ４，およ
びＳＷ６を通して出力電圧測定を行える。
加のスイッチＳＷ３〜ＳＷ６を全てオンさせ、当該測定
回路２１０を図１と同様の接続とすることができる。こ
のとき、前述した通りに制御信号用パッド３５３からの
切替制御信号にしたがって測定を行うことができる。す
なわち、スイッチＳＷ１，ＳＷ３，およびＳＷ５を通し
てＭＯＳトランジスタＭ１，Ｍ２のいずれかを駆動し、
電圧計１０２を用いて、スイッチＳＷ２，ＳＷ４，およ
びＳＷ６を通して出力電圧測定を行える。
【００４０】被測定回路切替信号によって他の測定回路
を選択して、同様に出力電圧測定を行うことができる。
を選択して、同様に出力電圧測定を行うことができる。
【００４１】本実施形態による上記測定回路では電流源
１０１からトランジスタ・ペアに定電流を流し込むた
め、スイッチＳＷ１，ＳＷ３，ＳＷ５のオン抵抗によっ
て電圧降下が生じてもＭＯＳトランジスタＭ１またはＭ
２に流れる電流ＩDSは変化することがない。このため、
ＭＯＳトランジスタＭ１またはＭ２に発生する電圧ＶGS
1，ＶGS2を追加のスイッチＳＷがない場合と同一とする
ことができる。一方、スイッチＳＷ２，ＳＷ４，ＳＷ６
はＭＯＳトランジスタＭ１またはＭ２に発生した電圧Ｖ
GS1，ＶGS2を伝えるだけで、電流は流れない。したがっ
て、電圧降下は生じないので測定電圧への影響がなく、
スイッチを複数段組み合わせて切り替えを行っても高精
度のミスマッチ測定を行うことができる。
１０１からトランジスタ・ペアに定電流を流し込むた
め、スイッチＳＷ１，ＳＷ３，ＳＷ５のオン抵抗によっ
て電圧降下が生じてもＭＯＳトランジスタＭ１またはＭ
２に流れる電流ＩDSは変化することがない。このため、
ＭＯＳトランジスタＭ１またはＭ２に発生する電圧ＶGS
1，ＶGS2を追加のスイッチＳＷがない場合と同一とする
ことができる。一方、スイッチＳＷ２，ＳＷ４，ＳＷ６
はＭＯＳトランジスタＭ１またはＭ２に発生した電圧Ｖ
GS1，ＶGS2を伝えるだけで、電流は流れない。したがっ
て、電圧降下は生じないので測定電圧への影響がなく、
スイッチを複数段組み合わせて切り替えを行っても高精
度のミスマッチ測定を行うことができる。
【００４２】さらに、本実施形態による上記測定回路で
は、電流源からの入力用に１パッド、電圧計への出力用
に１パッド、測定回路切り替え用に２パッド、ＭＯＳト
ランジスタ切り替え用に１パッドの全５パッドですむ。
したがってチップ面積を小さくすることができるメリッ
トがあり、１チップ内に形成するトランジスタ・ペア数
が多くなるほど、チップ面積低減効果を増大することが
できる。
は、電流源からの入力用に１パッド、電圧計への出力用
に１パッド、測定回路切り替え用に２パッド、ＭＯＳト
ランジスタ切り替え用に１パッドの全５パッドですむ。
したがってチップ面積を小さくすることができるメリッ
トがあり、１チップ内に形成するトランジスタ・ペア数
が多くなるほど、チップ面積低減効果を増大することが
できる。
【００４３】（第３の実施形態）図４は本発明に係る半
導体の特性測定回路の第３の実施形態を示す全体回路図
である。
導体の特性測定回路の第３の実施形態を示す全体回路図
である。
【００４４】本実施形態では、上記と同様の測定回路２
１０，…２４０の各電圧出力端と電圧計出力用パッド４
５２の間に増幅器４００を挿入する構成とした。また、
電圧計４０２には高精度のものを必要としない。
１０，…２４０の各電圧出力端と電圧計出力用パッド４
５２の間に増幅器４００を挿入する構成とした。また、
電圧計４０２には高精度のものを必要としない。
【００４５】通常、ＶGSのペア間ミスマッチ量は０．１
ｍＶ精度で計測する必要があり、図１および図２の測定
回路では、測定誤差減少のためにも高入力インピーダン
スで高精度の電圧計１０２を用いる必要があった。例え
ば、ウェーハ上でスクライブ領域に入れてＬＳＩ量産時
のウェーハのプローブ検査で同時に測定を行うような場
合、第１および第２の実施形態の構成において低精度の
電圧計を用いると高精度な測定を行えず、不十分な測定
結果しか得ることができない。
ｍＶ精度で計測する必要があり、図１および図２の測定
回路では、測定誤差減少のためにも高入力インピーダン
スで高精度の電圧計１０２を用いる必要があった。例え
ば、ウェーハ上でスクライブ領域に入れてＬＳＩ量産時
のウェーハのプローブ検査で同時に測定を行うような場
合、第１および第２の実施形態の構成において低精度の
電圧計を用いると高精度な測定を行えず、不十分な測定
結果しか得ることができない。
【００４６】そこで本実施形態では、１０倍のゲインを
持つ増幅器４００をチップ４１０内に形成することによ
り、低精度の電圧計によっても十分な測定精度でミスマ
ッチ測定を行えるようにした。
持つ増幅器４００をチップ４１０内に形成することによ
り、低精度の電圧計によっても十分な測定精度でミスマ
ッチ測定を行えるようにした。
【００４７】
【発明の効果】以上説明したように本発明に係る半導体
の特性測定回路によれば、第１および第２のトランジス
タのうちトランジスタ切替手段によって選択したトラン
ジスタに所定の電流を流し、ドレインとゲートの共通接
続部と共通に接続されてなるソースとの間の電圧を測定
手段によって選択的に測定する簡易な構成を実現するこ
とができ、これにより、トランジスタのミスマッチ測定
のための高精度の測定を、チップ面積の増大を招くこと
なく行うことができる。
の特性測定回路によれば、第１および第２のトランジス
タのうちトランジスタ切替手段によって選択したトラン
ジスタに所定の電流を流し、ドレインとゲートの共通接
続部と共通に接続されてなるソースとの間の電圧を測定
手段によって選択的に測定する簡易な構成を実現するこ
とができ、これにより、トランジスタのミスマッチ測定
のための高精度の測定を、チップ面積の増大を招くこと
なく行うことができる。
【図１】本発明に係る半導体の特性測定回路の第１の実
施形態を示す回路図である。
施形態を示す回路図である。
【図２】本発明に係る半導体の特性測定回路の第２の実
施形態を示す回路図である。
施形態を示す回路図である。
【図３】本発明に係る半導体の特性測定回路の第２およ
び第３の実施形態の要部を示す回路図である。
び第３の実施形態の要部を示す回路図である。
【図４】本発明に係る半導体の特性測定回路の第３の実
施形態を示す全体回路図である。
施形態を示す全体回路図である。
【図５】従来の半導体の特性測定回路の一例を示す回路
図である。
図である。
【図６】従来の半導体の特性測定回路の別の例を示す回
路図である。
路図である。
【図７】従来の半導体の特性測定回路のさらに別の例を
示す回路図である。
示す回路図である。
１００，２００，４１０ 半導体チップ １０１ 電流源 １０２，４０２ 電圧計 １５１，１５２，１５３ パッド ２１０，２２０，２３０，２４０ 測定回路 ２５１ 電流源用パッド ２５２ 電圧計出力用パッド ３５３，３５４，３５５ 制御信号用パッド Ｍ１，…Ｍ６ ＭＯＳトランジスタ ＳＷ１，…ＳＷ６ スイッチ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AA02 AB01 AB02 AE08 AF06 AG09 AH02 AH05 4M106 AA01 AA07 AA08 AB01 AC02 AC08 CA01 CA02 CA04 DJ18 DJ19 DJ20 5F038 AV06 BE04 DF01 DT05 EZ08 EZ20
Claims (5)
- 【請求項１】 ドレインとゲートがそれぞれ共通接続さ
れ、かつ、それぞれのソースを共通に接続されてなる第
１および第２のトランジスタのいずれか一方の当該共通
接続部を選択して電流源に接続し、前記選択された共通
接続部に前記電流源から所定の電流を流すトランジスタ
切替手段と、 前記所定の電流が流れる前記いずれか一方のトランジス
タの前記共通接続部と、前記共通に接続されてなるソー
スとの間の電圧を選択的に測定する測定手段とを備えた
ことを特徴とする半導体の特性測定回路。 - 【請求項２】 前記トランジスタ切替手段は、前記電流
源を制御信号に応じて前記第１および第２のトランジス
タの前記いずれか一方の前記共通接続部に接続する第１
のスイッチ手段を有し、 前記測定手段は、前記制御信号に応じて前記第１のスイ
ッチ手段により接続された前記いずれか一方の前記共通
接続部に電圧計を接続し、前記電圧計により前記共通接
続部と前記ソースの間の電圧を測定させる第２のスイッ
チ手段を有することを特徴とする請求項１に記載の半導
体の特性測定回路。 - 【請求項３】 前記第１および第２のトランジスタの前
記いずれか一方の前記共通接続部と前記電流源の間に、
前記第１のスイッチ手段と直列接続される第１の別のス
イッチ手段を、前記共通接続部と前記電圧計の間に、前
記第２のスイッチ手段と直列接続される第２の別のスイ
ッチ手段をさらに備えた請求項１または２に記載の半導
体の特性測定回路を複数有し、 前記第１および第２の別のスイッチ手段を別の制御信号
に応じてスイッチングさせることで当該複数の測定回路
のいずれかを選択し、前記選択された測定回路について
前記測定手段による測定を有効にする測定切替手段をさ
らに備えたことを特徴とする請求項１または２に記載の
半導体の特性測定回路。 - 【請求項４】 前記第１および第２の別のスイッチ手段
をそれぞれ複数備えたことを特徴とする請求項３に記載
の半導体の特性測定回路。 - 【請求項５】 前記電圧計への出力部に、前記共通接続
部と前記ソースの間の電圧を増幅する増幅手段をさらに
備えたことを特徴とする請求項１乃至４のいずれかに記
載の半導体の特性測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000052542A JP2001242214A (ja) | 2000-02-28 | 2000-02-28 | 半導体の特性測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000052542A JP2001242214A (ja) | 2000-02-28 | 2000-02-28 | 半導体の特性測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001242214A true JP2001242214A (ja) | 2001-09-07 |
Family
ID=18574043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000052542A Withdrawn JP2001242214A (ja) | 2000-02-28 | 2000-02-28 | 半導体の特性測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001242214A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4870211B2 (ja) * | 2006-06-12 | 2012-02-08 | カスケード マイクロテック インコーポレイテッド | 差動信号用テスト構造及びプローブ |
| CN103913688A (zh) * | 2013-01-07 | 2014-07-09 | 北大方正集团有限公司 | 一种测试mos管特性的测试电路及其方法 |
| CN105445635A (zh) * | 2014-07-29 | 2016-03-30 | 华润赛美科微电子(深圳)有限公司 | 金属氧化物半导体场效应管的导通电阻的测量方法 |
| CN105548853A (zh) * | 2015-10-29 | 2016-05-04 | 温州墨熵微电子有限公司 | 功率器件的高温反偏和高温栅偏测试系统 |
| CN106328551A (zh) * | 2015-07-02 | 2017-01-11 | 无锡华润上华半导体有限公司 | 用于耗尽型mosfet高温反偏测试的装置及方法 |
-
2000
- 2000-02-28 JP JP2000052542A patent/JP2001242214A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN105445635A (zh) * | 2014-07-29 | 2016-03-30 | 华润赛美科微电子(深圳)有限公司 | 金属氧化物半导体场效应管的导通电阻的测量方法 |
| CN105445635B (zh) * | 2014-07-29 | 2017-05-17 | 华润赛美科微电子(深圳)有限公司 | 金属氧化物半导体场效应管的导通电阻的测量方法 |
| CN106328551A (zh) * | 2015-07-02 | 2017-01-11 | 无锡华润上华半导体有限公司 | 用于耗尽型mosfet高温反偏测试的装置及方法 |
| CN106328551B (zh) * | 2015-07-02 | 2020-02-14 | 无锡华润上华科技有限公司 | 用于耗尽型mosfet高温反偏测试的装置及方法 |
| CN105548853A (zh) * | 2015-10-29 | 2016-05-04 | 温州墨熵微电子有限公司 | 功率器件的高温反偏和高温栅偏测试系统 |
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