JP2005233761A - しきい値電圧測定方法およびプログラム - Google Patents
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Abstract
【課題】 短時間で簡便にトランジスタのしきい値電圧を測定する方法を提供する。
【解決手段】 本発明は、参照トランジスタのゲートに測定用トランジスタのゲートを接続し、参照トランジスタのソースに測定用トランジスタのソースを接続し、参照トランジスタのドレインに定電流IREFを流し、測定対象トランジスタのソース−ドレイン間に定電圧を印加し、参照トランジスタのゲート−ソース間電圧VGS1と、測定対象トランジスタのドレイン電流IOUT2とを測定し、参照トランジスタのソース−ドレイン間に定電圧を印加し、測定対象トランジスタのドレインに定電流IREFを流し、測定対象トランジスタのゲート−ソース間電圧VGS2を測定し、測定されたVGS1、VGS2、およびIOUT2の値に基づいて測定対象トランジスタのしきい値電圧VT2を算出することを特徴とする。
【選択図】 図1
【解決手段】 本発明は、参照トランジスタのゲートに測定用トランジスタのゲートを接続し、参照トランジスタのソースに測定用トランジスタのソースを接続し、参照トランジスタのドレインに定電流IREFを流し、測定対象トランジスタのソース−ドレイン間に定電圧を印加し、参照トランジスタのゲート−ソース間電圧VGS1と、測定対象トランジスタのドレイン電流IOUT2とを測定し、参照トランジスタのソース−ドレイン間に定電圧を印加し、測定対象トランジスタのドレインに定電流IREFを流し、測定対象トランジスタのゲート−ソース間電圧VGS2を測定し、測定されたVGS1、VGS2、およびIOUT2の値に基づいて測定対象トランジスタのしきい値電圧VT2を算出することを特徴とする。
【選択図】 図1
Description
本発明は、トランジスタのしきい値電圧を測定する方法およびプログラムに関する。
トランジスタ、特にMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)等のFET(Field Effect Transistor:電界効果トランジスタ)のしきい値電圧は、製造プロセスが適正に行われたかを監視する指標として、FETあるいは集積回路の開発、製造の全段階にわたって頻繁に評価される特性値である。例えば、ウエハプロセスの管理という観点からは、多数のFETのしきい値電圧を測定する必要がある。この際、工数および製造コストの削減のために、FET1個あたりの測定時間を短縮する必要があり、したがって評価方法は簡便であることが要求される。
背景技術の説明に先立ち、まず、FETの特性値について簡単に説明する。飽和領域におけるドレイン電流IDSは、ゲート−ソース間電圧をVGS、しきい値電圧をVTとすると、
で与えられる。MOSFETの場合、
である。ここで、Wはゲート幅、Lはゲート長、μsは電子の飽和移動度、COXは酸化膜の静電容量である。またトランジスタの利得定数βは次式のように定義される。
しきい値電圧を測定するための最も伝統的な方法は、例えば図11に示される測定回路を用いて、あるドレイン−ソース間電圧VDSに対してトランジスタ101のゲート−ソース間電圧VGSを掃引しながらドレイン電流IDSを測定するものである。この方法の原理について説明すると、次の通りである。まず、数1の両辺の平方根をとると、
となる。そこで、横軸をVGS、縦軸をIDS 1/2として測定点をプロットし、各プロットの一部または全部に対し最小二乗法等の近似法を適用し近似直線を引く。すると、この直線の傾きはK1/2、直線の横軸切片はVTとなる。このようにしてトランジスタ101のVTおよびKを算出することができる。ところが、この方法では、VGSを掃引してIDSを測定し、測定データをグラフにプロットするため、測定時間がかかり、記録される測定データの量が膨大になるという問題があった。
この問題を解決する測定方法が、例えば特許文献1に開示されている。図12は特許文献1に記載の方法に係るしきい値電圧測定回路の回路図である。ここで、FET111はpチャネルのFET、FET112はnチャネルのFETである。電源115、116、117の3つの定電圧源により電圧を印加すると、出力端子118の電位がFET112のしきい値電圧より低いときはFET112は遮断し、接続点119の電位は電源の電位VDDに近くなり、FET111は導通する。このため電源115からFET111を介して電流が流れ、出力端子118の電位を上昇させる。また、出力端子118の電位がFET112のしきい値電圧より高いときはFET112が導通し、接続点119の電位は低くなる。このため負荷素子114を介して電源117へ流れる電流が減少することにより出力端子118の電位は下がる。
このように、出力端子118の電位は、FET112のしきい値電圧より低いときは上昇し、FET112のしきい値電圧より高いときは下降する。したがって安定状態においては、出力端子118の電位は、FET112のしきい値電圧VTと等しくなるため、VGSを掃引することなくVTを測定することができる。
特公平5−39438号公報
このように、出力端子118の電位は、FET112のしきい値電圧より低いときは上昇し、FET112のしきい値電圧より高いときは下降する。したがって安定状態においては、出力端子118の電位は、FET112のしきい値電圧VTと等しくなるため、VGSを掃引することなくVTを測定することができる。
しかしながら、特許文献1に記載の技術では、求められる特性値がしきい値電圧VTだけであり、他の特性値は別途測定しなければならないという問題があった。また、特許文献1に記載の技術は、エンハンスメント型のFETにしか適用できず、デプレッション型のFETには適用できないという問題もあった。
本発明は上記の事情に鑑みてなされたものであり、しきい値電圧VTと同時に利得定数βも測定でき、また、エンハンスメント型およびデプレッション型の両方のトランジスタに適用可能な、短時間で簡便にトランジスタのしきい値電圧を測定する方法を提供するものである。
上記の課題を解決するために、本発明は、参照トランジスタのゲートに測定用トランジスタのゲートを接続し、前記参照トランジスタのソースに前記測定用トランジスタのソースを接続し、前記参照トランジスタのドレインに定電流IREFを流し、前記測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記参照トランジスタのゲート−ソース間電圧VGS1と、前記測定対象トランジスタのドレイン電流IOUT2とを測定し、前記参照トランジスタのソース−ドレイン間に定電圧を印加し、前記測定対象トランジスタのドレインに定電流IREFを流し、前記測定対象トランジスタのゲート−ソース間電圧VGS2を測定し、測定された前記VGS1、VGS2、およびIOUT2の値に基づいて前記測定対象トランジスタのしきい値電圧VT2を算出することを特徴とするトランジスタのしきい値電圧測定方法を提供する。この方法によれば、3つの測定値を得るだけでトランジスタのしきい値電圧VTを算出することができるので、短時間で簡便にトランジスタのしきい値電圧VTを測定することができる。
好ましい態様において、測定された前記VGS1、VGS2、およびIOUT2の値に基づいて前記測定対象トランジスタの利得定数β2が算出されてもよい。この態様によれば、3つの測定値を得るだけでトランジスタのしきい値電圧VTおよびβを算出することができるので、短時間で簡便にトランジスタの特性を評価することができる。
好ましい態様において、測定された前記VGS1、VGS2、およびIOUT2の値に基づいて前記測定対象トランジスタの利得定数β2が算出されてもよい。この態様によれば、3つの測定値を得るだけでトランジスタのしきい値電圧VTおよびβを算出することができるので、短時間で簡便にトランジスタの特性を評価することができる。
また、本発明は、第1の測定対象トランジスタのゲートに第2の測定対象トランジスタのゲートを接続し、前記第1の測定対象トランジスタのソースに前記第2の測定用トランジスタのソースを接続し、前記第1の測定対象トランジスタのドレインに定電流IREFを流し、前記第2の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第1の測定対象トランジスタのゲート−ソース間電圧VGS1と、前記第2の測定対象トランジスタのドレイン電流IOUT2とを測定し、前記第1の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第2の測定対象トランジスタのドレインに定電流IREFを流し、前記第1の測定対象トランジスタのドレイン電流IOUT1と、前記第2の測定対象トランジスタのゲート−ソース間電圧VGS2とを測定し、測定された前記VGS1、VGS2、IOUT1、およびIOUT2の値に基づいて前記第1の測定対象トランジスタのしきい値電圧VT1および前記第2の測定対象トランジスタのしきい値電圧VT2を算出することを特徴とするトランジスタのしきい値電圧測定方法を提供する。この方法によれば、4つの測定値を得るだけで2つのトランジスタのしきい値電圧VTを算出することができるので、短時間で簡便にトランジスタのしきい値電圧VTを測定することができる。
好ましい態様において、測定された前記VGS1、VGS2、IOUT1、およびIOUT2の値に基づいて前記第1および第2の測定対象トランジスタの利得定数β1、β2が算出されてもよい。この態様によれば、4つの測定値を得るだけで2つのトランジスタのしきい値電圧VTおよびβを算出することができるので、短時間で簡便にトランジスタの特性を評価することができる。
好ましい態様において、測定された前記VGS1、VGS2、IOUT1、およびIOUT2の値に基づいて前記第1および第2の測定対象トランジスタの利得定数β1、β2が算出されてもよい。この態様によれば、4つの測定値を得るだけで2つのトランジスタのしきい値電圧VTおよびβを算出することができるので、短時間で簡便にトランジスタの特性を評価することができる。
<測定原理>
まず、本発明に係る測定方法の測定原理について説明する。
図1は、本測定方法に係る測定回路を示す図である。FET1およびFET2は、測定対象となるトランジスタであり、しきい値電圧および利得定数は、それぞれVT1、β1およびVT2、β2である。FET1およびFET2は、互いのゲート同士がそれぞれ接続されている。また、FET1およびFET2は、互いのソース同士が接続され、接地されている。FET1およびFET2のドレインにはそれぞれ、定電流源4a、4bと定電圧源5a、5bとが、スイッチ6a、6bを介して接続されている。スイッチ6a、6bを切り替えることより、FET1およびFET2のドレインは、定電流源4a、4bと定電圧源5a、5bとのいずれかに接続される。FET1およびFET2のゲート間の配線上の接続点7とFET1およびFET2のドレインの間にはスイッチ3が設けられており、接続点7をFET1のドレインに接続するか、FET2のドレインに接続するか、切り替えることができる。
まず、本発明に係る測定方法の測定原理について説明する。
図1は、本測定方法に係る測定回路を示す図である。FET1およびFET2は、測定対象となるトランジスタであり、しきい値電圧および利得定数は、それぞれVT1、β1およびVT2、β2である。FET1およびFET2は、互いのゲート同士がそれぞれ接続されている。また、FET1およびFET2は、互いのソース同士が接続され、接地されている。FET1およびFET2のドレインにはそれぞれ、定電流源4a、4bと定電圧源5a、5bとが、スイッチ6a、6bを介して接続されている。スイッチ6a、6bを切り替えることより、FET1およびFET2のドレインは、定電流源4a、4bと定電圧源5a、5bとのいずれかに接続される。FET1およびFET2のゲート間の配線上の接続点7とFET1およびFET2のドレインの間にはスイッチ3が設けられており、接続点7をFET1のドレインに接続するか、FET2のドレインに接続するか、切り替えることができる。
まず、スイッチ3をFET1側に、スイッチ6aを定電流源4a側に、スイッチ6bを定電圧源5b側に切り替える(図2)。ここで、定電流源4aから、電流IREFをFET1に流すと、電流IREFは次式で表される。
ここで、VGS1は、FET1のゲート−ソース間電圧である。ここで、FET1のドレイン−ソース間電圧VDS1は、VDS1=VGS1である。
このときFET2に流れる電流IOUT2は、次式のように表される。
ただし、VDS2>VGS1−VT2である。
このときFET2に流れる電流IOUT2は、次式のように表される。
次に、スイッチ3をFET2側に、スイッチ6aを定電圧源5a側に、スイッチ6bを定電流源4b側に切り替える(図3)。ここで、定電流源4bから、先ほど同一の量の電流IREFをFET2に流すと、電流IREFは次式で表される。
ここで、VGS2は、FET2のゲート−ソース間電圧である。ここで、FET2のドレイン−ソース間電圧VDS2は、VDS2=VGS2である。
このときFET2に流れる電流IOUT2は、次式のように表される。
ただし、VDS1>VGS2−VT1である。
このときFET2に流れる電流IOUT2は、次式のように表される。
数5〜数8を、未知数VT1、β1、VT2、β2の4元連立方程式として解くと、
が得られる。すなわち、一定の電流IREFを流してIOUT1、VGS1、IOUT2、VGS2の4つの値を測定すれば、数9〜数12により、VT1、β1、VT2、β2を算出することができる。
ところで、FET1の特性とFET2の特性が同一であるとき、すなわちVT1=VT2、かつβ1=β2であるときは、IREF=IOUT1=IOUT2となる(数5〜数8参照)。また、このとき、VGS1=VGS2である。したがって数9および数10の分母は0になり、数9および数10の右辺は不定形となる。つまり、VT1、β1、VT2、β2はすべて不定となる。しかし、FETの特性には必ずばらつきが存在するので、完全にVT1=VT2、かつβ1=β2となる可能性は現実的には少ない。
<第1実施形態>
続いて、本発明の第1実施形態について図面を参照して説明する。本実施形態では、ウエハ上に形成されたLSIに含まれるチェック用FETのしきい値電圧VTおよび利得定数βを、LSIテスタとオートプローバを用いてオンウエハの状態で測定する態様について説明する。
続いて、本発明の第1実施形態について図面を参照して説明する。本実施形態では、ウエハ上に形成されたLSIに含まれるチェック用FETのしきい値電圧VTおよび利得定数βを、LSIテスタとオートプローバを用いてオンウエハの状態で測定する態様について説明する。
図4は、本実施形態に係るしきい値電圧測定系100の構成を示す図である。オートプローバ10はステージ11を有している。測定に際し、被測定物(Device Under Test、以下DUTという)であるFET21が形成されたウエハ20はステージ11上に載置され、真空チャック等の手段によりステージ11上に固定される。ステージ11は上下方向、水平方向に移動可能であり、ウエハ20を任意の位置に置くことができる。LSIテスタ30は、多ピンのテスタであり、各ピンに印加する電気信号を独立に制御することができる。LSIテスタ30には可動部31が設けられており、可動部31には多ピンを有するマザーボード32が設置されている。マザーボード32には、DUTのプローブパッドの配置に最適化された配置のプローブ針を有するプローブカード40が設置されている。プローブカード40の各プローブ針は、マザーボード32のそれぞれ別のピンに接続されている。LSIテスタ30およびオートプローバ10は、GPIB(General Purpose Interface Bus)等のインターフェースを介してPC(Personal Computer)50に接続されており、PC50から送信されるコマンドに応じて、指定されたピンに指定された電気信号を印加し、あるいはステージ11を指定された位置に移動する。
図5は、ウエハ20の構造を示す模式図である。ウエハ20はスクライブラインにより、複数のチップ25に領域が区分されている。各チップ25上には回路が形成されるとともに、チップをパッケージに組み込む際にワイヤボンディングに使用するボンディングパッド22が複数形成されている。チップ25にはさらに、本実施形態におけるDUTであるFET21と、FET21のゲート、ソース、ドレインに対応するパッドG、S、Dが形成されている。FET21は、例えばウエハプロセスを監視する目的で設けられたチェック用のFETであり、操作者は、ウエハプロセスの任意の段階でFET21の特性をチェックすることにより、プロセスの良否を判断する。FET21はしきい値電圧VT2および利得定数β2の特性を有しており、本実施形態ではこれを算出する。
図6は、プローブカード40の構成を例示する図である。プローブカード40は、周辺部に取付孔49を有しており、取付孔49を介してネジ止めする等の方法によりマザーボード32上に取り付けられる。プローブカード40の一方の面(表面)には、ワイヤボンディング用の複数のボンディングパッド22とコンタクトをとるための複数のプローブ針42と、DUTであるFET21のパッドG、S、Dとコンタクトをとるためのプローブ針42G、42S、42Dが設けられている。また、この面上にはリファレンス用のFETである参照FET41が設置されている。参照FET41は、測定原理の項で説明したFET1に相当するものであるが、本実施形態では測定対象ではなく、単に測定回路の一素子として用いられるものである。参照FET41はしきい値VT1、利得定数β1の特性を有する。VT1、β1の具体的な値が既知である必要はない。しかし、前述のように参照FET41とDUTの特性(VT、β)が完全に同一である場合には、DUTのしきい値電圧VT、利得定数βが不定となってしまう。したがって、参照FET41としては、ゲート幅の異なるFETあるいは別ロットのFET等、特性が異なることが明らかであるものを用いることが望ましい。
参照FET41のゲートはプローブ針42Gに接続されている。参照FET41のソースはプローブ針42Sに接続され、接地されている。プローブ針42Dは接続点43D2に、参照FET41のドレインは接続点43D1に、参照FET41のゲートは接続点43Gにそれぞれ接続されている。接続点43D1、43D2、43Gはそれぞれスルーホールを介してプローブカード40の他方の面(裏面)にある接続点と電気的に導通している。接続点43D1、43D2、43Gはそれぞれ、プローブカード40を取り付けた時にマザーボード32のピンと導通するように設計されている。接続点43D1、43D2、43Gに対応するマザーボード32のピンをピン33D1、33D2、33Gとする(図8)。複数のプローブ針42も、スルーホールを介してプローブカード40の他方の面(裏面)にある接続点と電気的に導通しており、マザーボード32上のピンと電気的に接続されている。
図7は、PC50の構成を示すブロック図である。PC50は、演算処理を行うCPU51、CPU51のワークエリアであるメモリ52、外部記憶装置であるHDD53、表示装置であるディスプレイ54、入力装置であるキーボード55、LSIテスタ30やオートプローバ10等の計測器とデータの送受信を行うためのGPIBインターフェース56を有する。HDD53には、しきい値測定プログラムがインストールされており、操作者がキーボード55を操作する等の方法によりしきい値測定プログラムの実行をPC50に指示すると、CPU51はHDD53からしきい値測定プログラムを読み出して実行する。
図8は、以上で説明したしきい値電圧測定系100の測定回路図を模式的に示したものである。図8では、LSIテスタ30の内部において、本実施形態に必要な機能のみが模式的に示されている。図8に示すように、マザーボード32のピン33D1、33D2、33Gはそれぞれピンエレクトロニクス部38に接続されている。ピンエレクトロニクス部38はスイッチ回路35、電圧源36、電流源37を有しており、ピン33D1、33D2、33Gのうち任意のピンを電圧源36あるいは電流源37に接続、または他のピンと短絡することができる。
図9は、本実施形態に係るしきい値測定方法を表すフローチャートである。以下、しきい値測定プログラムの動作を図8および図9を参照して説明する。
まず、PC50を介してステージの位置を移動する命令をオートプローバ10に送信することにより、複数のプローブ針42がチップ上の複数のボンディングパッド22に接触し、プローブ針42G、42S、42Dが、FET21のパッドG、S、Dと接触する位置になるようにステージ11を移動する。
(1)CPU51は、ピン33D1とピン33Gを短絡する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンを短絡する。次に、CPU51は、マザーボード32のピン33D1に定電流IREFを、ピン33D2に定電圧VOUT2を印加する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンに指定された信号を印加する。このとき、参照FET41のドレイン電流IDS1は、IDS1=IREFであり、FET21のドレイン電流IDS2は、IDS2=IOUT2である。ここで、CPU51は、ピン33Gの電位すなわち参照FET41のゲート−ソース間電圧VGS1と、ピン33D2を流れる電流すなわちFET21のドレイン電流IOUT2を表すデータをPC50に返信する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたデータをPC50に送信する。CPU51は、LSIテスタ30からVGS1とIOUT2のデータを受信すると、それらのデータをメモリ52あるいはHDD53に記憶する(図9:ステップS101)。
(2)次にCPU51は、ピン33D2とピン33Gを短絡する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンを短絡する。次に、CPU51は、マザーボード32のピン33D2に定電流IREFを、ピン33D1に定電圧VOUT1を印加する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンに指定された信号を印加する。このとき、FET21のドレイン電流IDS2は、IDS2=IREFである。ここで、CPU51は、ピン33Gの電位すなわちFET21のゲート−ソース間電圧VGS2を表すデータをPC50に返信する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたデータをPC50に送信する。CPU51は、LSIテスタ30からVGS2のデータを受信すると、そのデータをメモリ52あるいはHDD53に記憶する(図9:ステップS102)。
(3)続いてCPU51は、メモリ52あるいはHDD53に記憶したVGS1、IOUT2、VGS2のデータと、数10および数12により、VT2およびβ2を算出し(図9:ステップS103)、算出したデータをHDD53に記憶あるいはディスプレイ54に表示する。
まず、PC50を介してステージの位置を移動する命令をオートプローバ10に送信することにより、複数のプローブ針42がチップ上の複数のボンディングパッド22に接触し、プローブ針42G、42S、42Dが、FET21のパッドG、S、Dと接触する位置になるようにステージ11を移動する。
(1)CPU51は、ピン33D1とピン33Gを短絡する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンを短絡する。次に、CPU51は、マザーボード32のピン33D1に定電流IREFを、ピン33D2に定電圧VOUT2を印加する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンに指定された信号を印加する。このとき、参照FET41のドレイン電流IDS1は、IDS1=IREFであり、FET21のドレイン電流IDS2は、IDS2=IOUT2である。ここで、CPU51は、ピン33Gの電位すなわち参照FET41のゲート−ソース間電圧VGS1と、ピン33D2を流れる電流すなわちFET21のドレイン電流IOUT2を表すデータをPC50に返信する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたデータをPC50に送信する。CPU51は、LSIテスタ30からVGS1とIOUT2のデータを受信すると、それらのデータをメモリ52あるいはHDD53に記憶する(図9:ステップS101)。
(2)次にCPU51は、ピン33D2とピン33Gを短絡する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンを短絡する。次に、CPU51は、マザーボード32のピン33D2に定電流IREFを、ピン33D1に定電圧VOUT1を印加する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたピンに指定された信号を印加する。このとき、FET21のドレイン電流IDS2は、IDS2=IREFである。ここで、CPU51は、ピン33Gの電位すなわちFET21のゲート−ソース間電圧VGS2を表すデータをPC50に返信する旨の命令をLSIテスタ30に送信する。LSIテスタ30はその命令に応じて、指定されたデータをPC50に送信する。CPU51は、LSIテスタ30からVGS2のデータを受信すると、そのデータをメモリ52あるいはHDD53に記憶する(図9:ステップS102)。
(3)続いてCPU51は、メモリ52あるいはHDD53に記憶したVGS1、IOUT2、VGS2のデータと、数10および数12により、VT2およびβ2を算出し(図9:ステップS103)、算出したデータをHDD53に記憶あるいはディスプレイ54に表示する。
1チップの測定が完了すると、CPU51は、プローブ針42がFET21のパッドから十分離れるまでステージ11を下降させ、次の測定対象チップが所定の位置に位置するようにステージ11を水平方向に移動させ、次の測定対象チップのプローブパッドとプローブ針42が接触するまでステージ11を上昇させる旨命令する信号をオートプローバ10に送信する。続いて上記の(1)〜(3)の処理を行い、次の測定対象チップの測定を行う。このようにして、ウエハ20面内のチップを順次測定することにより、しきい値電圧VTおよび利得定数βのウエハ面内分布を測定することができる。
なお、本実施形態においては、測定原理の項で説明したスイッチ3の機能をLSIテスタ30内部で実現したが、プローブカード40上にスイッチを設け、これを切り替えることにより測定を行ってもよい。また、プローブカード40上の参照FET41を取り外し可能な構成とし、DUTに応じてリファレンス用FETを取替えてもよい。あるいは、プローブカード40上に参照FET41を複数設け、参照FET41をスイッチで切り替えて使用する構成としてもよい。あるいは、リファレンス用FETとして、DUTであるFET21と同様にウエハ20上に形成されたFETを利用してもよい。ウエハ上に形成されたFETをリファレンス用FETとすると、あらかじめリファレンス用FETに好適なFETをウエハ上に作りこんでおくことができるので、プローブカードの構成を簡略化できる。
本実施形態において、プローブカード40は、FET21のパッドと接触するプローブ針と、チップ上に形成された回路に接続されたボンディングパッド22と接触するプローブ針の両方を備えている。従って、ウェハ内の各チップ上の回路の機能試験および電気的特性の測定を行うテストプログラムに、しきい値電圧VTおよび利得定数βの測定を行うプログラムを盛り込み、チップ上の回路の試験および測定と併せて、しきい値電圧VTおよび利得定数βの測定を行うようにしてもよい。その際、全チップについてしきい値電圧VTおよび利得定数βの測定を行う他、次のような態様も考えられる。
(a)チップ上の回路の機能試験および電気的特性の測定については全チップについて実施し、しきい値電圧VTおよび利得定数βの測定は、所定個数のチップ毎に1チップの割合で実施する。
(b)チップ上の回路の機能試験および電気的特性の測定において、良品と判定されたチップについてしきい値電圧VTおよび利得定数βの測定を実施する。
(c)チップ上の回路の機能試験および電気的特性の測定において、不良品と判定されたチップについてしきい値電圧VTおよび利得定数βの測定を実施する。
(a)チップ上の回路の機能試験および電気的特性の測定については全チップについて実施し、しきい値電圧VTおよび利得定数βの測定は、所定個数のチップ毎に1チップの割合で実施する。
(b)チップ上の回路の機能試験および電気的特性の測定において、良品と判定されたチップについてしきい値電圧VTおよび利得定数βの測定を実施する。
(c)チップ上の回路の機能試験および電気的特性の測定において、不良品と判定されたチップについてしきい値電圧VTおよび利得定数βの測定を実施する。
<第2実施形態>
続いて、本発明の第2実施形態について図面を参照して説明する。本実施形態では、パッケージに組み込まれた単体FETデバイスを2個ずつ測定する態様について説明する。
図10は、本発明の第2実施形態に係るしきい値電圧測定系200の構成を示す模式図である。FET60は本実施形態におけるDUTであり、パッケージと、そのパッケージ内に組み込まれたFETチップから構成される単体FETデバイスである。FET60は、FETのゲート、ソース、ドレインに対応するパッケージピン61G、61S、61Dを有する。治具70は、FET60のパッケージの形状に合わせて設計されたものであり、FET60を治具70上の所定の位置にセットすると、端子71G、71S、71Dがパッケージピン61G、61S、61Dと導通するようになっている。本実施形態は1回の測定で2個のDUTを測定するものであり、端子71G、71S、71Dは治具70上に2組設けられている。以下、図10中で左側に位置する端子の組に添字1を、右側に位置する端子の組に添字2を付けて区別する。
続いて、本発明の第2実施形態について図面を参照して説明する。本実施形態では、パッケージに組み込まれた単体FETデバイスを2個ずつ測定する態様について説明する。
図10は、本発明の第2実施形態に係るしきい値電圧測定系200の構成を示す模式図である。FET60は本実施形態におけるDUTであり、パッケージと、そのパッケージ内に組み込まれたFETチップから構成される単体FETデバイスである。FET60は、FETのゲート、ソース、ドレインに対応するパッケージピン61G、61S、61Dを有する。治具70は、FET60のパッケージの形状に合わせて設計されたものであり、FET60を治具70上の所定の位置にセットすると、端子71G、71S、71Dがパッケージピン61G、61S、61Dと導通するようになっている。本実施形態は1回の測定で2個のDUTを測定するものであり、端子71G、71S、71Dは治具70上に2組設けられている。以下、図10中で左側に位置する端子の組に添字1を、右側に位置する端子の組に添字2を付けて区別する。
端子71S1と71S2は接続されており、接地されている。端子71G1と71G2は接続されており、この配線上の接続点72には、スイッチ73が接続されている。スイッチ73を図10中のa側に切り替えると端子71G1および71G2と端子71D1とが短絡され、図10中のb側に切り替えると端子71G1および71G2と端子71D2とが短絡される。スイッチ73はPC50に接続されており、PC50から送信される命令に応じてスイッチを切り替えることができる。
DMM(Digital Multi Meter)80およびDMM81は、内部で電流源と電圧源とを切り替えられるマルチメータであり、その出力端子はそれぞれ治具70の端子71D1および71D2に接続されている。また、DMM80およびDMM81は、GPIB等のインターフェースを介してPC50に接続されており、PC50との間で相互にデータの送受信を行うことができ、PC50から送信される命令に従って動作する。なお、PC50は第1実施形態で説明したものと同一の構成(図7)を有している。PC50のHDD53には、本実施形態に係るしきい値電圧測定プログラムがインストールされている。
操作者が図示しない測定開始ボタンを押すと、PC50のCPU51はHDD53からしきい値測定プログラムを読み出して実行する。しきい値測定プログラムが開始されると、CPU51は、PC50のディスプレイ54上に、DUTをセットする旨を操作者に促すメッセージを表示する。操作者は、治具70にDUTであるFET60を2個(図10中で左側に位置するDUTに添字1を、右側に位置するDUTに添字2を付けて区別する)セットする。なお、前述の理由によりFET601およびFET602は、別ロットのものあるいは異品種のもの等その特性が明らかに異なっていると分かっているものであることが望ましい。操作者はDUTのセットが完了したところでキーボード55を操作する等の方法により、しきい値測定プログラムの進行をPC50に指示する。
CPU51は、スイッチ73を図10中のa側に切り替え、DMM80に定電流IREFを、DMM81に定電圧VOUT2を出力する旨の命令をそれぞれ送信する。このとき、FET601のドレイン電流IDS1は、IDS1=IREFであり、FET602のドレイン電流IDS2は、IDS2=IOUT2である。ここで、CPU51は、DMM80の出力端子の電位すなわちFET601のゲート−ソース間電圧VGS1と、DMM81の出力端子に流れている電流すなわちFET602のドレイン電流IOUT2を表すデータをPC50に返信する旨の命令をDMM80、DMM81にそれぞれ送信する。DMM80、DMM81はその命令に応じて、要求されたデータをPC50に出力する。CPU51は、DMM80、DMM81からVGS1とIOUT2のデータを受信すると、それらのデータをメモリ52あるいはHDD53に記憶する(図9:ステップS101)。そしてCPU51は、スイッチ73を図10のb側に切り替える旨の命令をスイッチ73に出力する。その命令によりスイッチ73は図10のb側に切り替わる。
続いて、CPU51は、DMM81に定電流IREFを、DMM80に定電圧VOUT1を出力する旨の命令をそれぞれ送信する。このとき、FET602のドレイン電流IDS2は、IDS2=IREFであり、FET601のドレイン電流IDS1は、IDS1=IOUT1である。ここで、CPU51は、DMM81の出力端子の電位すなわちFET602のゲート−ソース間電圧VGS2と、DMM80の出力端子に流れている電流すなわちFET601のドレイン電流IOUT1を表すデータをPC50に返信する旨の命令をDMM80、DMM81にそれぞれ送信する。DMM80、DMM81はその命令に応じて、要求されたデータをPC50に出力する。CPU51は、DMM80、DMM81からVGS2とIOUT1のデータを受信すると、それらのデータをメモリ52あるいはHDD53に記憶する(図9:ステップS102)。
続いてCPU51は、メモリ52あるいはHDD53に記憶したVGS1、IOUT1、VGS2、IOUT2のデータと、数9〜数12により、VT1、β1、VT2、β2を算出し(図9:ステップS103)、算出したデータをHDD53に記憶あるいはディスプレイ54に表示する。
本実施形態においては、2つのDUT(FET)を同時に測定するので、前述のように、2つのFETの特性が同一であるときは、算出されるVT1、β1、VT2、β2が不定となってしまうおそれがある。しかし、仮に2つのFETの特性が完全に同一であっても、FET601にIREFのドレイン電流を流したときに、FET602のドレイン電流IOUT2が、IOUT2=IREFとなれば、FET601とFET602は正常に動作していると推測できる。なお、しきい値測定プログラムに、算出されたしきい値電圧および利得定数が不定であった場合に上記のようなDUTの正常動作を確認する処理を加えてもよい。
<他の実施形態>
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。
上述の実施形態においては、図4あるいは図10に示されるように、しきい値電圧測定系が複数の装置の集合として構成される態様について説明したが、これらの装置の1部あるいは全部を1つの筐体に収める構成としてもよい。また、メモリ52あるいはHDD53にしきい値電圧の許容最大値および許容最小値を記憶しておき、算出されたしきい値電圧がこの許容最大値および許容最小値で規定される許容範囲内に入っている場合(あるいは逆に許容範囲外の場合)は、ディスプレイ54にその旨を表示するあるいはスピーカからビープ音を発生させる等の方法により、操作者にDUTのしきい値電圧が許容範囲内にある(あるいは許容範囲外である)ことを報知するようにしてもよい。
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。
上述の実施形態においては、図4あるいは図10に示されるように、しきい値電圧測定系が複数の装置の集合として構成される態様について説明したが、これらの装置の1部あるいは全部を1つの筐体に収める構成としてもよい。また、メモリ52あるいはHDD53にしきい値電圧の許容最大値および許容最小値を記憶しておき、算出されたしきい値電圧がこの許容最大値および許容最小値で規定される許容範囲内に入っている場合(あるいは逆に許容範囲外の場合)は、ディスプレイ54にその旨を表示するあるいはスピーカからビープ音を発生させる等の方法により、操作者にDUTのしきい値電圧が許容範囲内にある(あるいは許容範囲外である)ことを報知するようにしてもよい。
また、上述の実施形態において説明したDUTとしては、MOSFET、接合型FET(Junction FET)、MESFET(Metal-Semiconductor Field Effect Transistor)、MISFET(Metal-Oxide-Semiconductor Field Effect Transistor)、HEMT(High Electron Mobility Transistor)等のあらゆるFETに適用可能である。MOSFET以外のFETに適用する場合には、数2、数3はそれぞれのFETに対応したものとなる。さらに、本発明はFETだけでなくバイポーラトランジスタにも適用可能である。
1、2…FET、3…スイッチ、4…定電流源、5…定電圧源、6…スイッチ、7…接続点、10…オートプローバ、11…ステージ、20…ウエハ、21…FET、22…ボンディングパッド、25…チップ、30…LSIテスタ、32…マザーボード、40…プローブカード、41…参照FET、50…PC、51…CPU、52…メモリ、53…HDD、54…ディスプレイ、55…キーボード、56…GPIBインターフェース、60…FET、70…治具、73…スイッチ、80、81…DMM、100…しきい値電圧測定系、101…トランジスタ、111…pチャネルFET、112…nチャネルFET、114…負荷素子、115、116、117…電源、118…出力端子、119…接続点、200…しきい値電圧測定系
Claims (5)
- 参照トランジスタのゲートに測定用トランジスタのゲートを接続し、前記参照トランジスタのソースに前記測定用トランジスタのソースを接続し、
前記参照トランジスタのドレインに定電流IREFを流し、前記測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記参照トランジスタのゲート−ソース間電圧VGS1と、前記測定対象トランジスタのドレイン電流IOUT2とを測定し、
前記参照トランジスタのソース−ドレイン間に定電圧を印加し、前記測定対象トランジスタのドレインに定電流IREFを流し、前記測定対象トランジスタのゲート−ソース間電圧VGS2を測定し、
測定された前記VGS1、VGS2、およびIOUT2の値に基づいて前記測定対象トランジスタのしきい値電圧VT2を算出する
ことを特徴とするトランジスタのしきい値電圧測定方法。 - 第1の測定対象トランジスタのゲートに第2の測定対象トランジスタのゲートを接続し、前記第1の測定対象トランジスタのソースに前記第2の測定用トランジスタのソースを接続し、
前記第1の測定対象トランジスタのドレインに定電流IREFを流し、前記第2の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第1の測定対象トランジスタのゲート−ソース間電圧VGS1と、前記第2の測定対象トランジスタのドレイン電流IOUT2とを測定し、
前記第1の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第2の測定対象トランジスタのドレインに定電流IREFを流し、前記第1の測定対象トランジスタのドレイン電流IOUT1と、前記第2の測定対象トランジスタのゲート−ソース間電圧VGS2とを測定し、
測定された前記VGS1、VGS2、IOUT1、およびIOUT2の値に基づいて前記第1の測定対象トランジスタのしきい値電圧VT1および前記第2の測定対象トランジスタのしきい値電圧VT2を算出する
ことを特徴とするトランジスタのしきい値電圧測定方法。 - 請求項1〜4のいずれかの項に記載の処理をコンピュータに実行させるプログラム。
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JP2004042995A JP2005233761A (ja) | 2004-02-19 | 2004-02-19 | しきい値電圧測定方法およびプログラム |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN103576065A (zh) * | 2012-07-24 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种晶体管阈值电压的测试电路 |
CN103675636A (zh) * | 2012-09-20 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种晶体管阈值电压的测试电路 |
JP2015175799A (ja) * | 2014-03-17 | 2015-10-05 | 富士電機株式会社 | 半導体装置の評価方法および半導体装置の評価装置 |
CN115291070A (zh) * | 2022-07-29 | 2022-11-04 | 杭州中安电子有限公司 | 基于动态的hdrb及hdgb测试方法和装置 |
-
2004
- 2004-02-19 JP JP2004042995A patent/JP2005233761A/ja active Pending
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