JP4870211B2 - 差動信号用テスト構造及びプローブ - Google Patents

Description

関連出願についてのクロス・リファレンス
本出願は、２００６年６月１２日に先に出願した、米国特許仮出願第６０／８１３，１２０号の利益を主張するものである。

本発明は、ウェーハプロービングに関し、より詳細には、差動信号によるウェーハプロービングのためのプローブ及びテスト構造に関する。

集積回路（ＩＣ）は、例えばマイクロプロセッサ等、大体が複雑な多数の回路を、ウェーハ又は基板の表面に安価に製造することができるため、経済的に魅力的である。製造後、１つ以上の回路を含む個々のダイは分離または単一化されてパッケージ内に封入され、そのパッケージにより、パッケージ外部と封入されたダイの回路との間を電気的に接続する。ダイの分離およびパッケージングは、集積回路デバイスの製造コストのかなりな部分を占めるため、ＩＣ製造プロセスをモニタし、且つ制御して不良ダイのパッケージングコストを節減すべく、製造業者は、通常、ダイを分断する前に集積回路の諸特性を検証するためにオンウェーハテストまたは「プロービング」を可能とする、電気回路又はテスト構造をウェーハに加えている。

一般に、テスト構造は、被試験デバイス（ＤＵＴ）、複数の金属製プローブまたはウェーハの表面に堆積させた複数のボンドパッド、及び通常は、ボンドパッドとウェーハ表面下に製造されるＤＵＴとを接続する複数の導電性のビアを含む。一般に、ＤＵＴは、例えば導電性材料の単線、一連のビアまたは単一トランジスタのような、集積回路の１つ以上の基本的な素子のコピーを含む簡単な回路から成る。一般に、ＤＵＴの回路素子は、集積回路の対応する素子として、ダイの同一層に、同じ工程で製造される。ＩＣは、一般に、テスト機器で生成された信号をテスト構造に印加して、その信号に対するテスト構造の応答を測定することによって、「オンウェーハ」特性解析される。ＤＵＴの回路素子が集積回路の対応する素子と同じ方法で製造されるため、ＤＵＴの電気特性は、集積回路の対応するコンポーネントの電気特性を示すはずである。

高い周波数では、オンウェーハ特性解析は、通常、ネットワークアナライザで行われる。ネットワークアナライザは、ＡＣ信号源、通常は、テスト構造のＤＵＴを刺激するのに用いられる高周波（ＲＦ）信号源を備えている。切替スイッチによって、刺激信号が、テスト構造の１つ以上のボンドパッドに向けられる。方向性カプラまたはブリッジによって、テスト構造への、または、テスト構造からの、順方向または逆方向の進行波がピックオフされる。これらの信号は、ネットワークアナライザの中間周波数（ＩＦ）段によってダウンコンバートされ、これらの信号はさらに処理して表示するために、ろ波し、増幅してデジタル化する。その結果、ＤＵＴの応答を含む正規化電力波と、信号源によって供給された刺激信号を含む正規化電力波との比率である、複数のＳパラメータ（散乱パラメータ）が得られる。

信号源と、ネットワークアナライザのレシーバと、テスト構造との間で信号を伝達するのに好適な相互接続は、同軸ケーブルである。同軸ケーブルとテスト構造のボンドパッド間のトランジションは、テスト構造のボンドパッドと同位置に配置し得る１つ以上の導電性のプローブチップを有する可動プローブで提供するのが好適である。プローブチップをテスト構造のボンドパッドと接触させることにより、ネットワークアナライザとテスト構造を一時的に相互接続することができる。

一般に、集積回路は、回路の能動及び受動デバイスが製造される基板の下面に、グランド面を備えている。通常、半導体基板上に製造されるトランジスタの端子は、基板を通して、グランド面に容量的に相互接続される。この寄生容量の相互接続インピーダンスは周波数に依存し、高い周波数では、グランド電位及びグランド基準（シングルエンド）信号の本質が不確定となる。

平衡デバイスは、不十分な高周波（ＲＦ）接地をシングルエンドデバイスよりももっと許容できるため、高性能のＩＣにとっては魅力的である。図１を参照するに、差動利得セル２０は、２つの名目上同一の回路半部２ＯＡ、２ＯＢを備えている平衡デバイスである。この平衡デバイスをＤＣ電流源２２でバイアスし、等振幅で逆位相（Ｓｉ^＋１及びＳｉ^−１）の偶モード及び奇モード成分を含む差動モード信号２４，２６で刺激すると、２つの回路半部の対称軸線２８に、仮想グランドが設定される。この仮想グランドでは、動作周波数での電位は、刺激信号の振幅に関係なく、時間で変化することはない。平衡デバイスの仮想グランドの質は、物理的な接地経路に無関係であり、従って、平衡又は差動回路は、シングルエンド信号で動作する回路よりも、不十分なＲＦ接地を許容することができる。差動出力信号（Ｓｏ^＋１及びＳｏ^−１）３０，３２の２つの波形は、一方のバイナリ値から他方のバイナリ値へのトランジションの判定をより確実にし、信号の電圧スイングを低減してバイナリ値間のトランジションをより高速にするための相互基準（mutual references）となる。概して、差動デバイスは、シングルエンドデバイスに比べて、低い信号電力で、かつ高速データレートで動作することができる。さらに、例えば隣接する導体のような外部ソースからのノイズは、コモンモードでは電気的及び電磁的に結合し、差動モードでは相殺する傾向がある。その結果、基本周波数において逆位相の信号は偶数次高調波では同位相となるため、平衡又は差動回路は、偶数次高調波でのノイズを含むノイズに対して良好な耐性を有するようになる。不十分なＲＦ接地の許容範囲が改善され、ノイズに対する抵抗が高く、さらに信号電力が低減される差動デバイスは、高周波での動作に対して魅力的である。

差動利得セルを備えるＤＵＴは、ウェーハに製造する市場向けの集積回路に含まれるデバイスの、高周波でのオンウェーハ評価を可能にするテスト構造に対する基礎を成す。しかしながら、ＤＵＴのコンポーネントの内部接続のインピーダンスは、多くの場合周波数に依存しており、ＤＵＴのディエンベディングを複雑にし、テストの精度に影響を及ぼす。たとえば、差動利得セル（例えば、差動利得セル２０）の入力及び出力は、通常、セルのトランジスタの端子を結合する寄生容量によって、容量的に相互接続される。ゲート３８、４０とドレイン３４、３６との間の寄生容量４２は、ゲート酸化物の下でドレインドーパントが拡散することにより生じ、ＭＯＳトランジスタに固有かつ特有のものである。トランジスタの利得により、ゲート電圧が変化すると、トランジスタのドレイン電圧がさらに大きく変化することになる。ゲート−ドレイン間の寄生コンデンサ（Ｃｇｄ）の端子へ異なる電圧を印加すると、このコンデンサは非常に大きな容量として作用するようになり、この現象は、ミラー効果として知られている。その結果、差動デバイスの入力インピーダンスが周波数によって大幅に変化するようになり、差動デバイスの動作が不安定となる。

ミラー効果を最小化または排除する、差動デバイスをテストするための方法及び装置が望まれている。

平衡デバイスの概略図である。 プローブと、電界効果トランジスタ及び一対のミラー効果中和コンデンサを備える差動テスト構造の概略図である。 プローブと、バイポーラ接合（ＢＪＴ）トランジスタ及び一対のミラー効果中和コンデンサを備える差動テスト構造の概略図である。 テスト構造およびプローブの斜視図である。 トランジスタ機能のｇｏ／ｎｏ ｇｏテスト用差動テスト構造の概略図である。

同様の部分には同じ符号を付した図面を参照するに、特に、図１を参照するに、差動利得セル２０は、名目上同一の２つの回路半部２０Ａ，２０Ｂを備えている平衡デバイスである。この平衡デバイスをＤＣ電流源２２でバイアスし、等振幅で逆位相（Ｓｉ^＋１及びＳｉ^−１）の偶モード及び奇モード成分を含む差動モード信号２４，２６で刺激すると、２つの回路半部の仮対称軸線２８に、仮想グランドが設定される。この仮想グランドでは、動作周波数での電位は、刺激信号の振幅に関係なく、時間で変化することはない。平衡デバイスの仮想グランド質は、物理的な接地経路に無関係であり、従って、平衡又は差動回路は、シングルエンド（グランド基準）信号で動作する回路よりも、不十分なＲＦ接地を許容することができる。差動デバイスは、シングルエンドデバイスに比べて、低い信号電力で、かつ高速データレートで動作することができ、さらに、例えば隣接する導体のような外部ソースからの、偶数次高調波のノイズを含むノイズに対しても、良好な耐性を有する。

しかしながら、差動利得セルを備えるテスト構造を含む集積回路の、高周波信号に対する応答は、通常、周波数に依存する。集積回路は、半導体及び絶縁材料の層を半導体基板上に堆積することによって製造され、通常、固有周波数に依存する結合が、製造されるデバイスの様々な要素の間に存在する。そのような固有周波数に依存する結合は、ＭＯＳトランジスタのゲートとドレインとを接続し、バイポーラ接合トランジスタ（ＢＪＴ）のベースとコレクタとを接続する。たとえば、典型的なＭＯＳトランジスタのゲートとドレインは、そのトランジスタのゲートを成す酸化物の下にドレインドーパントが拡散するため、固有の寄生容量（Ｃｇｄ）によって、相互接続される。刺激信号の周波数が増加するにつれて、トランジスタのゲートとドレインとの間のインピーダンス、従って、差動利得セルの入力インピーダンスが変化する。さらに、トランジスタの利得によって、トランジスタのゲート電圧におけるいかなる変化も、トランジスタのドレインにて増幅され、寄生容量（Ｃｇｄ）が非常に大きなコンデンサとして見えるようになる、ミラー効果として既知の現象が起こる。本発明者は、差動利得セルのそれぞれのトランジスタによって伝えられる信号が鏡像であることを認識し、ミラー効果を最小化または排除でき、さらに、第１のトランジスタのゲートを、ゲート−ドレイン間の寄生容量（Ｃｇｄ）と等しい値を有するコンデンサで第２のトランジスタのドレインに接続することにより、差動利得セルを備えるテスト構造の入力インピーダンスが安定する、という結論に至った。

図２を参照すると、テスト構造５０は、トランジスタ５２Ａ、５２Ｂを含む差動利得セル５１を備える。それぞれのトランジスタのゲートは、プローブパッド５４、５６に接続する。プローブパッドと同じ位置に配置可能なように配置したプローブチップ６４、６６は、成分信号Ｓｉ^＋１及びそのその差動相補信号Ｓｉ^−１を含む差動入力信号のソース７４に接続する。差動信号のソースは、一般に、ネットワークアナライザ７６に含まれる高周波（ＲＦ）信号源である。ネットワークアナライザは、成分Ｓｏ^＋１およびＳｏ^−１を含むテスト構造の出力信号のためのシンク７８も備えている。出力信号のそれぞれの成分は、トランジスタのドレインから、プローブチップ６８、７０を介して、信号シンクに接続可能なプローブパッド５８、６０へと送信される。トランジスタのソースは相互接続され、プローブチップ７２と係合可能なバイアスプローブパッド６２に接続されている。このプローブチップは、バイアスを差動利得セルに提供するＤＣ電流源８０に相互接続する。

各々のトランジスタ５２Ａ，５２Ｂには、それぞれ、テスト構造の入力端子及び出力端子をそれぞれ構成するゲートとドレインを相互接続する、固有の寄生容量（Ｃｇｄ）８２，８３がある。トランジスタの利得（Ａ）により、トランジスタのゲート電圧の変化（ｄＶ）はドレインで増幅（Ａ＊ｄＶ）され、寄生容量の両側に、異なる電圧を励起する。ミラー効果として既知の現象により、寄生容量（Ｃｇｄ）は、非常に大きなコンデンサとして作用するようになり、テスト構造の入力インピーダンスを周波数によって大幅に変化させる。ゲート−ドレイン間の寄生容量の影響を低減又は排除し、テスト構造により安定した入力インピーダンスを与えるために、補償コンデンサ８４Ａ、８４Ｂで、各々のトランジスタのゲート（例えばトランジスタ５２Ａのゲート）と、差動利得セルの第二トランジスタのドレイン（例えばトランジスタ５２Ｂのドレイン）とを接続する。この補償コンデンサは、Ｃｇｄの値と等しい値を有するものとする。差動利得セルのトランジスタが整合され、差動入力信号成分Ｓｉ^＋１の位相は、差動出力信号成分Ｓｏ^−１の位相から１８０°であるため、ゲート−ドレイン間容量によるトランジスタのドレイン電圧の変化、例えばＡ＊ｄＶが、補償コンデンサの電圧＃（−Ａ＊ｄＶ）によって相殺され、テスト構造の入力インピーダンスが一定となる。

図３を参照するに、他の実施例によるテスト構造１００は、エミッタ接地構成で接続したバイポーラ接合トランジスタ（ＢＪＴ）１０４Ａ，１０４Ｂを含む差動利得セル１０２を備えている。トランジスタのベースは、入力信号成分（Ｓｉ^＋１及びＳｉ^−１）を含む差動信号のソース１２６に相互接続されたプローブチップ１１６，１１８に係合可能なプローブパッド１０６，１０８に接続する。トランジスタのコレクタは、信号成分（Ｓｏ^＋１およびＳｏ^−１）を含む差動セルの出力信号のためのシンク１２８に相互接続されたプローブチップ１２０、１２２に係合可能なプローブパッド１１０、１１２に接続する。マッチドトランジスタのエミッタは、相互接続させ、かつ、バイアスプローブパッド１１４に接続可能なプローブチップ１２４を介して、差動利得セルをバイアスするＤＣ電流源１３０に接続する。各ＢＪＴは、テスト構造の入力と出力との間に、周波数に依存する相互接続を成すベース−コレクタ間の寄生容量（Ｃｂｃ）を含む。ミラー効果に対処するために、Ｃｂｃに等しい値を有する補償コンデンサ１３４で、各トランジスタ１０４Ａ，１０４Ｂのそれぞれのゲートを、差動利得セルの他のトランジスタのコレクタに相互接続させる。

補償コンデンサは、テスト構造の一部として製造することができ、トランジスタの寄生容量に確実にマッチングさせることができる。一方で、補償コンデンサは、適切なプローブパッドを係合し得るそれぞれのプローブチップに接続することもできる。一般に、差動プロービングは、２つのプローブで行われる。図４を参照するに、差動テスト構造２００は、直線配列に配置された、入力信号成分用のプローブパッド２０２，２０４、出力信号成分用のプローブパッド２０６，２０８の、少なくとも４つのボンドまたはプローブパッドを含み、ウェーハ２１４の表面下に製造されるＤＵＴ２１２に、複数の導電性のビア２１６によって接続する。第５のプローブパッド２１０は、これを介してＤＵＴをバイアスさせるもので、直線配列内に製造することが好ましいが、オフセットさせることもできる。直線配列のプローブパッド構造によって、ダイ２２０間の櫛型経路２１８（括弧で示す）にテスト構造を製造することができ、これにより、ダイの単一化後には何の意味ももたないテスト構造によって占有されるウェーハの領域を削減することができる。プローブパッドの直線配置により、絶縁板２３２の表面に製造でき、かつ入力及び出力信号に対するプローブパッドと同じ位置に配置可能な少なくとも４つのプローブチップ２２２、２２４、２２６、２２８の直線配列を備える単一プローブによるプロービングが可能となる。第５のプローブチップ２３０は、これを介してＤＵＴをバイアスさせるもので、プローブチップの直線配列内に製造することが好ましいが、オフセットさせてもよいし、または、ウェーハに対する角度を異ならせて配置してもよい。プローブチップを直線配列することにより、導体２３４や、ＤＵＴの差動利得セルの２つのトランジスタに対して入力信号を伝えるプローブチップ２２２，２２４と出力信号を伝えるプローブチップ２２６，２２８とを相互接続する補償コンデンサ２３６を、容易に製造することができる。

集積回路に含まれるトランジスタが動作するか否かを、集積回路（ＩＣ）の製造中に容易に判定できることが望ましい。図５を参照するに、ｇｏ／ｎｏ ｇｏが容易にテストされるテスト構造１５０は、市場向けの集積回路の対応する構成要素として、同じ工程でかつウェーハの同一層に製造された回路素子を有する差動利得セル１５２を含む。テスト構造は、ゲート−ドレイン間の寄生容量（Ｃｇｄ）により発生するミラー効果を無効にして、テスト構造の入力インピーダンスを安定させるために、各トランジスタ１５４Ａ，１５４Ｂのゲートを、それぞれ、それらの対である１５４Ｂ，１５４Ａのドレインに接続する補償コンデンサ１５６を含む。信号入力プローブチップ１６８、１７０を接続する抵抗１７８を含む抵抗回路網は、入力プローブパッド１５８、１６０と信号源７４とを係合するように構成する。同様に、信号出力プローブパッド１６２、１６４は、プローブチップ１７２、１７４および抵抗１８２、１８４を介して、信号シンク７８に接続する。テスト構造は、プローブパッド１６６と、バイアス抵抗１８６によって接地されるプローブチップ１７６によってバイアスする。全端子での抵抗により、増幅器のＤＣ動作が安定し、さらに、寄生デバイスの容量性及び誘導性の相互接続が作る共振のＱファクタを低減するため、増幅器の発振が回避される。抵抗の値は、安定性と、好都合な利得のレベル（好適には、ほぼ１）とが得られるように選択する。正常であることが既知の複数のトランジスタ対をテストして、データを収集する。このデータを、オンウェーハテスト構造をテストして得られたデータと比較することにより、製造工程期間での使用が容易な、トランジスタ機能のｇｏ／ｎｏ ｇｏの基準が得られる。

差動利得セルを備えるテスト構造の入力インピーダンスは、第１のトランジスタのゲートと差動対の第２のトランジスタのドレインとを、デバイスのゲート−ドレイン（ベース−コレクタ）間の寄生静電容量に近い値を有するコンデンサで相互接続することによって、安定する。

上述の詳細な説明において、本発明を完全に理解できるように、複数の具体例を説明した。しかしながら、当業者には、本発明がこれら具体例なしで実施可能であることは明らかである。他の例では、本発明を不明瞭にすることを避けるべく、周知の方法、手順、構成要素および回路を詳述していない。

ここで引用した全ての引例は、参照として明細書に含めるものとする。

上述の明細書にて用いた用語及び式は、単に説明のために用いたものであり、本発明を限定するものではない。さらに、そのような用語及び式を用いたことは、図示し説明した特徴の同等物やそれらの一部を排除することを意図したものではない。本発明の範囲は、添付の請求の範囲においてのみ制限される。

Claims (10)

1. 第１の出力信号プローブパッドに容量的に相互接続される第１の入力信号プローブパッドと、第２の出力信号プローブパッドに容量的に相互接続される第２の入力信号プローブパッドとを含む差動利得セルを備えるテスト構造であって、
   （ａ） 前記第１の入力信号プローブパッドと前記第２の出力信号プローブパッドとを相互接続する第１の補償コンデンサと；
   （ｂ） 前記第２の入力信号プローブパッドと前記第１の出力信号プローブパッドとを相互接続する第２の補償コンデンサ
   とを備えるテスト構造。
2. 前記第１の補償コンデンサは、前記第１の入力信号プローブパッドと前記第１の出力信号プローブパッドとの前記相互接続の容量とほぼ等しい容量を有し、さらに、
   前記第２の補償コンデンサは、前記第２の入力信号プローブパッドと前記第２の出力信号プローブパッドとの前記相互接続の容量とほぼ等しい容量を有する、
   請求項１に記載のテスト構造。
3. 第１の出力信号プローブパッドに容量的に相互接続される第１の入力信号プローブパッドと、第２の出力信号プローブパッドに容量的に相互接続される第２の入力信号プローブパッドとを含む差動利得セルをプロービングするためのプローブであって、
   （ａ） 第１の入力信号のソースに接続可能であり、前記差動利得セルの前記第１の入力信号プローブパッドと接触するように配置される第１のプローブチップと；
   （ｂ） 第２の入力信号のソースに接続可能であり、前記第２の入力信号プローブパッドと接触するように配置される第２のプローブチップと；
   （ｃ） 第１の出力信号のシンクに接続可能であり、前記第１の出力信号プローブパッドと接触するように配置される第３のプローブチップと；
   （ｄ） 第２の出力信号のシンクに接続可能であり、前記第２の出力信号プローブパッドと接触するように構成した第４のプローブチップと；
   （ｅ） 前記第１のプローブチップと前記第４のプローブチップとを相互接続する第１のコンデンサと；さらに
   （ｆ） 前記第２のプローブチップと前記第３のプローブチップとを相互接続する第２のコンデンサと、
   を備えるプローブ。
4. 前記第１のプローブチップ、前記第２のプローブチップ、前記第３のプローブチップ及び前記第４のプローチップが、直線配列に配置されている、
   請求項３に記載のプローブ。
5. 前記第１のプローブチップと前記第４のプローブチップとを相互接続する前記コンデンサが、前記第１の入力信号プローブパッドと前記第１の出力信号プローブパッドとの前記相互接続の容量とほぼ等しい容量を有し、さらに、
   前記第２のプローブチップと前記第３のプローブチップとを相互接続する前記コンデンサが、前記第２の入力信号プローブパッドと前記第２の出力信号プローブパッドとの前記相互接続の容量とほぼ等しい容量を有する、
   請求項３に記載のプローブ。
6. 前記第１のプローブチップ、前記第２のプローブチップ、前記第３のプローブチップ及び前記第４のプローブチップが、直線配列に配置されている、
   請求項５に記載のプローブ。
7. 第１の出力信号プローブパッドに容量的に相互接続される第１の入力信号プローブパッドと、第２の出力信号プローブパッドに容量的に相互接続される第２の入力信号プローブパッドとを含む差動利得セルをプロービングするための方法であって、
   （ａ） 前記第１の入力信号プローブパッドと前記第２の出力信号プローブパッドとを、前記第１の入力信号プローブパッドと前記第１の出力信号プローブパッドとの間の前記相互接続の容量とほぼ等しい容量を有するコンデンサで相互接続するステップと；
   （ｂ） 前記第２の入力信号プローブパッドと前記第１の出力信号プローブパッドとを、前記第２の入力信号プローブパッドと前記第２の出力信号プローブパッドとの間の前記相互接続の容量とほぼ等しい容量を有するコンデンサで相互接続するステップ；
   とを含む、差動利得セルのプロービング方法。
8. トランジスタの機能性をテストするためのテスト構造であって：
   （ａ）（ i ）第１の抵抗を介して差動信号の第１成分のソースに接続可能な第１の端子と；
   （ii）第２の抵抗を介して出力信号の第１成分のためのシンクに接続可能で、寄生容量によって前記第１の端子に相互接続される第２の端子と、
   （iii）第３の端子と、
   を含む第１のトランジスタと、
   （ｂ）（ i ）第３の抵抗を介して差動信号の第２成分のソースに接続可能な第１の端子と；
   （ii）第４の抵抗を介して出力信号の第２成分のためのシンクに接続可能で、寄生容量によって前記第１の端子に相互接続される第２の端子と、
   （iii）前記第１のトランジスタの前記第３の端子とバイアス電圧のソースとに相互接続した第３の端子と、
   を含む第２のトランジスタと、
   （ｃ） 前記第１のトランジスタの前記第１の端子と、前記第２のトランジスタの前記第２の端子とを接続する第１の補償コンデンサと、
   （ｄ） 前記第２のトランジスタの前記第１の端子と、前記第１のトランジスタの前記第２の端子とを接続する第２の補償コンデンサと、
   を備えるテスト構造。
9. 前記第１の補償コンデンサは、前記第１のトランジスタの前記第１の端子と、前記第１のトランジスタの前記第２の端子とを相互接続する前記寄生容量とほぼ等しい容量を有し、
   前記第２の補償コンデンサは、前記第２のトランジスタの前記第１の端子と、前記第２のトランジスタの前記第２の端子とを相互接続する前記寄生容量とほぼ等しい容量を有する、
   請求項８に記載のテスト構造。
10. 前記第１の抵抗、前記第２の抵抗、前記第３の抵抗及び前記第４の抵抗が、前記テスト構造がほぼ１の利得を有するように選択された値を有する、
    請求項８に記載のテスト構造。

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