JPH0541437A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0541437A JPH0541437A JP3309204A JP30920491A JPH0541437A JP H0541437 A JPH0541437 A JP H0541437A JP 3309204 A JP3309204 A JP 3309204A JP 30920491 A JP30920491 A JP 30920491A JP H0541437 A JPH0541437 A JP H0541437A
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- measuring
- gates
- gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 半導体装置に使用されるＭＯＳＦＥＴの代表
的な特性データを電気的な手法により自己整合性よく測
定することができる試験回路を備えた半導体装置を提供
すること。 【構成】 半導体基板の表面に設けられた素子特性評価
用の試験回路である。前記試験回路は、ゲート４２ａ，
４２ｂの幅が等しく長さの異なる少なくとも２個のＭＯ
Ｓ型電界効果トランジスタ４０ａ，４０ｂと、前記各ゲ
ート４２ａ，４２ｂの両端に設けられ試験回路を測定す
る際のプローブが接触する測定電極５０，５２ａ，５２
ｂとを含む。
的な特性データを電気的な手法により自己整合性よく測
定することができる試験回路を備えた半導体装置を提供
すること。 【構成】 半導体基板の表面に設けられた素子特性評価
用の試験回路である。前記試験回路は、ゲート４２ａ，
４２ｂの幅が等しく長さの異なる少なくとも２個のＭＯ
Ｓ型電界効果トランジスタ４０ａ，４０ｂと、前記各ゲ
ート４２ａ，４２ｂの両端に設けられ試験回路を測定す
る際のプローブが接触する測定電極５０，５２ａ，５２
ｂとを含む。
Description
【０００１】
【産業上の利用分野】本発明は、素子特性評価用の試験
回路が設けられた半導体装置、特に前記試験回路部分の
改良に関する。
回路が設けられた半導体装置、特に前記試験回路部分の
改良に関する。
【０００２】
【従来の技術】集積回路上には種々の素子が集積されて
おり、このような素子として、ＭＯＳ型電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと記す）を用いる場合が多
い。このような集積回路では、ＭＯＳＦＥＴの素子特性
を正確に把握する必要がある。このため、半導体装置、
特に集積回路の製造にあたっては、ウエハ等の半導体基
板上に、本来の集積回路とは別に集積回路を構成する素
子の特性を単独で測定するための試験回路が設けられる
ことが多い。
おり、このような素子として、ＭＯＳ型電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと記す）を用いる場合が多
い。このような集積回路では、ＭＯＳＦＥＴの素子特性
を正確に把握する必要がある。このため、半導体装置、
特に集積回路の製造にあたっては、ウエハ等の半導体基
板上に、本来の集積回路とは別に集積回路を構成する素
子の特性を単独で測定するための試験回路が設けられる
ことが多い。
【０００３】本来、ＭＯＳＦＥＴの特性評価試験は、素
子の電気特性を評価するために行うものであるため、そ
の測定を全て電気的に行い、自己整合性のとれた特性デ
ータを得ることが好ましい。
子の電気特性を評価するために行うものであるため、そ
の測定を全て電気的に行い、自己整合性のとれた特性デ
ータを得ることが好ましい。
【０００４】しかし、従来の試験回路では、実効チャネ
ル長や，実効チャネル長を制御するのに有用なゲート長
などの主要な特性データの全てを、電気的に測定するこ
とができなかった。例えば、ゲート長等の測定は、測定
原理の全く異なる光学的測定に頼らざるを得ないという
問題があった。このため、得られるデータの自己整合性
が十分でなく、しかもその測定を迅速に行うことができ
ないという問題があった。
ル長や，実効チャネル長を制御するのに有用なゲート長
などの主要な特性データの全てを、電気的に測定するこ
とができなかった。例えば、ゲート長等の測定は、測定
原理の全く異なる光学的測定に頼らざるを得ないという
問題があった。このため、得られるデータの自己整合性
が十分でなく、しかもその測定を迅速に行うことができ
ないという問題があった。
【０００５】また、従来の試験回路では、ＭＯＳＦＥＴ
の各特性を簡単な試験回路で正確に測定することが難し
く、例えば実効チャネル長の測定と、シート抵抗の測定
にそれぞれ別の試験回路を必要とするため、ウエハ上に
おける試験回路の占有面積が大きくなってしまうという
問題があった。
の各特性を簡単な試験回路で正確に測定することが難し
く、例えば実効チャネル長の測定と、シート抵抗の測定
にそれぞれ別の試験回路を必要とするため、ウエハ上に
おける試験回路の占有面積が大きくなってしまうという
問題があった。
【０００６】図６には、ＭＯＳＦＥＴの実効チャネル長
測定用の試験回路１００の一例が示されている。ＭＯＳ
ＦＥＴにおいて、その実効チャネル長は、閾値電圧と並
ぶ重要度を持つためこれを正確に測定する必要がある。
測定用の試験回路１００の一例が示されている。ＭＯＳ
ＦＥＴにおいて、その実効チャネル長は、閾値電圧と並
ぶ重要度を持つためこれを正確に測定する必要がある。
【０００７】このため、従来の実効チャネル長用試験回
路１００は、ゲート１２ａ，１２ｂの幅Ｗが等しく長さ
Ｌの異なる２個以上のＭＯＳＦＥＴ１０ａ，１０ｂを含
む。そして、これら複数のＭＯＳＦＥＴ１０ａ，１０ｂ
のゲート・ソース・ドレインは、それぞれコンタクトホ
ール１４を介して対応する金属配線および測定電極１
６，１８，２０ａ，２０ｂにそれぞれ接続される。
路１００は、ゲート１２ａ，１２ｂの幅Ｗが等しく長さ
Ｌの異なる２個以上のＭＯＳＦＥＴ１０ａ，１０ｂを含
む。そして、これら複数のＭＯＳＦＥＴ１０ａ，１０ｂ
のゲート・ソース・ドレインは、それぞれコンタクトホ
ール１４を介して対応する金属配線および測定電極１
６，１８，２０ａ，２０ｂにそれぞれ接続される。
【０００８】コンピュータ制御された図示しない測定器
は、試験回路１００の各測定電極１６，１８，２０ａ，
２０ｂにそれぞれプローブを接触させる。そして、各Ｍ
ＯＳＦＥＴ１０ａ，１０ｂのゲートに所定の電圧を印加
した際、例えばソース，ドレイン間の電流を測定し、各
ＭＯＳＦＥＴ１０ａ，１０ｂの電流−印加電圧特性から
実効チャネル長を計算している。
は、試験回路１００の各測定電極１６，１８，２０ａ，
２０ｂにそれぞれプローブを接触させる。そして、各Ｍ
ＯＳＦＥＴ１０ａ，１０ｂのゲートに所定の電圧を印加
した際、例えばソース，ドレイン間の電流を測定し、各
ＭＯＳＦＥＴ１０ａ，１０ｂの電流−印加電圧特性から
実効チャネル長を計算している。
【０００９】図７には、ＭＯＳＦＥＴのシート抵抗を測
定するための試験回路１１０が示されている。ＭＯＳＦ
ＥＴのゲート１２は、ポリシリコン等のように抵抗素子
と同じ材質を使用することが多い。従って、ＭＯＳＦＥ
Ｔのゲート部分の抵抗値を、寄生抵抗の影響を排除し
て、シート抵抗（寸法で正規化された抵抗値）として測
定することが必要となる。このため、従来のシート抵抗
測定用の試験回路１１０は、シート抵抗測定用素子２２
を含む。このシート抵抗測定素子２２には、コンタクト
ホール１４を介して４個の測定電極２４，２６，２８，
３０が接続されている。そして、コンピュータ制御され
た図示しない測定器は、そのプローブを、各測定電極２
４，２６，２８，３０に接触させ、測定素子２２のシー
ト抵抗を測定する。
定するための試験回路１１０が示されている。ＭＯＳＦ
ＥＴのゲート１２は、ポリシリコン等のように抵抗素子
と同じ材質を使用することが多い。従って、ＭＯＳＦＥ
Ｔのゲート部分の抵抗値を、寄生抵抗の影響を排除し
て、シート抵抗（寸法で正規化された抵抗値）として測
定することが必要となる。このため、従来のシート抵抗
測定用の試験回路１１０は、シート抵抗測定用素子２２
を含む。このシート抵抗測定素子２２には、コンタクト
ホール１４を介して４個の測定電極２４，２６，２８，
３０が接続されている。そして、コンピュータ制御され
た図示しない測定器は、そのプローブを、各測定電極２
４，２６，２８，３０に接触させ、測定素子２２のシー
ト抵抗を測定する。
【００１０】
【発明が解決しようとする課題】このように、試験回路
１００，１１０を用いることにより、集積回路を構成す
るＭＯＳＦＥＴの実効チャネル長や、シート抵抗等を電
気的に測定し、例えば試作品の評価等に活用することが
できる。
１００，１１０を用いることにより、集積回路を構成す
るＭＯＳＦＥＴの実効チャネル長や、シート抵抗等を電
気的に測定し、例えば試作品の評価等に活用することが
できる。
【００１１】ところが、このような試験回路１００，１
１０は、試作品の評価にだけではなく、量産品の品質管
理にも活用される。この場合には、ＭＯＳＦＥＴの実効
チャネル長を制御するために必要なゲート長や、ゲート
長と実効チャネル長の差、即ちソース、ドレインの横方
向拡散距離等のデータも測定する必要がある。
１０は、試作品の評価にだけではなく、量産品の品質管
理にも活用される。この場合には、ＭＯＳＦＥＴの実効
チャネル長を制御するために必要なゲート長や、ゲート
長と実効チャネル長の差、即ちソース、ドレインの横方
向拡散距離等のデータも測定する必要がある。
【００１２】しかし、従来の試験回路１００，１１０で
は、このようなデータを電気的な測定からでは求めるこ
とができなかった。このため、例えばゲート長等の測定
は、レーザ等を用いた光学的な手法に基づく測定に頼ら
ざるを得ないという問題があった。
は、このようなデータを電気的な測定からでは求めるこ
とができなかった。このため、例えばゲート長等の測定
は、レーザ等を用いた光学的な手法に基づく測定に頼ら
ざるを得ないという問題があった。
【００１３】特に、このような光学的な測定は、試験回
路１００の製造途中において、ゲート１２の領域が露出
している時点が行なわなければならず、前記電気的な測
定とは全く異なる条件下で行なわれる。しかも、電気的
測定とは全く原理の異質な光学的測定によって求められ
たゲート長は、電気的測定によって求められた実効チャ
ネル長やシート抵抗の値との整合性が十分でないため、
ＭＯＳＦＥＴ評価用のデータとしての信頼性が十分でな
かった。
路１００の製造途中において、ゲート１２の領域が露出
している時点が行なわなければならず、前記電気的な測
定とは全く異なる条件下で行なわれる。しかも、電気的
測定とは全く原理の異質な光学的測定によって求められ
たゲート長は、電気的測定によって求められた実効チャ
ネル長やシート抵抗の値との整合性が十分でないため、
ＭＯＳＦＥＴ評価用のデータとしての信頼性が十分でな
かった。
【００１４】また、前述した試験回路を、量産品の品質
管理にも適用することを考慮すること、集積回路本体の
高集積化の妨げにならないよう試験回路の占有面積を小
さくし、しかも数の限られた測定用プローブを効率的に
使用できるよう、試験回路の測定電極の数を少なくする
ことが求められる。
管理にも適用することを考慮すること、集積回路本体の
高集積化の妨げにならないよう試験回路の占有面積を小
さくし、しかも数の限られた測定用プローブを効率的に
使用できるよう、試験回路の測定電極の数を少なくする
ことが求められる。
【００１５】しかし、従来の技術では、実効チャネル
長，シート抵抗等という代表的なデータの測定に、図
６，図７のような２種類の試験回路１００，１１０を必
要とする。このため、半導体基板上に占める試験回路の
占有面積が大きくなってしまい、しかも使用する測定電
極の数も多くなってしまうという問題があった。
長，シート抵抗等という代表的なデータの測定に、図
６，図７のような２種類の試験回路１００，１１０を必
要とする。このため、半導体基板上に占める試験回路の
占有面積が大きくなってしまい、しかも使用する測定電
極の数も多くなってしまうという問題があった。
【００１６】特に、シート抵抗測定用の試験回路１１０
は、図７に示すよう、その面積が大きく、使用する電極
数も多いという問題があった。
は、図７に示すよう、その面積が大きく、使用する電極
数も多いという問題があった。
【００１７】本発明は、このような従来の課題に鑑みな
されたものであり、その目的は、半導体装置に使用され
るＭＯＳＦＥＴの代表的な特性データを電気的な手法に
より自己整合性よく測定することができる試験回路を備
えた半導体装置を提供することにある。
されたものであり、その目的は、半導体装置に使用され
るＭＯＳＦＥＴの代表的な特性データを電気的な手法に
より自己整合性よく測定することができる試験回路を備
えた半導体装置を提供することにある。
【００１８】また本発明の他の目的は、半導体基板上に
占める占有面積が小さく、かつ使用する測定電極数の少
ない試験回路を備えた半導体装置を提供することにあ
る。
占める占有面積が小さく、かつ使用する測定電極数の少
ない試験回路を備えた半導体装置を提供することにあ
る。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板の表面に設けられた素子特性
評価用の試験回路を含み、前記試験回路は、ゲートの幅
が等しく長さの異なる少なくとも２個のＭＯＳ型電界効
果トランジスタと、前記各ゲートの両端に設けられ、試
験回路を測定する際のプローブが接触するゲート用測定
電極と、を含むことを特徴とする。
め、本発明は、半導体基板の表面に設けられた素子特性
評価用の試験回路を含み、前記試験回路は、ゲートの幅
が等しく長さの異なる少なくとも２個のＭＯＳ型電界効
果トランジスタと、前記各ゲートの両端に設けられ、試
験回路を測定する際のプローブが接触するゲート用測定
電極と、を含むことを特徴とする。
【００２０】また、本発明は、半導体基板の表面に設け
られた素子特性評価用の試験回路を含み、前記試験回路
は、ゲートの幅が等しく長さの異なる少なくとも２個の
ＭＯＳ型電界効果トランジスタと、前記各ゲートと同じ
材質で、かつ前記ゲートと幅及び長さの同じ複数の抵抗
器と、前記各抵抗器の両端に設けられ、試験回路を測定
する際のプローブが接触する抵抗用測定電極と、を含む
ことを特徴とする。
られた素子特性評価用の試験回路を含み、前記試験回路
は、ゲートの幅が等しく長さの異なる少なくとも２個の
ＭＯＳ型電界効果トランジスタと、前記各ゲートと同じ
材質で、かつ前記ゲートと幅及び長さの同じ複数の抵抗
器と、前記各抵抗器の両端に設けられ、試験回路を測定
する際のプローブが接触する抵抗用測定電極と、を含む
ことを特徴とする。
【００２１】
【作用】本発明の試験回路によれば、半導体装置に使用
されるＭＯＳＦＥＴの代表的な全ての特性データを、電
気的な手法により自己整合性よく測定することができ
る。
されるＭＯＳＦＥＴの代表的な全ての特性データを、電
気的な手法により自己整合性よく測定することができ
る。
【００２２】さらに、本発明によれば、半導体基板上に
占める試験回路の占有面積を小さくでき、しかも試験回
路の測定電極数を少なくできるため、回路の集積度が高
い半導体装置を得ることができる。
占める試験回路の占有面積を小さくでき、しかも試験回
路の測定電極数を少なくできるため、回路の集積度が高
い半導体装置を得ることができる。
【００２３】
【実施例】次に、本発明の好適な実施例を図面に基づき
詳細に説明する。
詳細に説明する。
【００２４】図１には、本発明に係る半導体装置の好適
な実施例が示されている。同図（Ａ）に示すよう、実施
例の半導体装置は、半導体基板としてのウエハ２００
と、そのウエハ２００上に形成された多数の集積回路２
１０とを含む。そして、同図（Ｂ）に示すよう、前記各
集積回路２１０の半導体基板上には、本来の集積回路と
は別に、素子特性評価用の試験回路２２０が設けられて
いる。なお、この試験回路２２０は、必要に応じこれ以
外の箇所、例えば各集積回路間の隙間部分に設けてもよ
い。
な実施例が示されている。同図（Ａ）に示すよう、実施
例の半導体装置は、半導体基板としてのウエハ２００
と、そのウエハ２００上に形成された多数の集積回路２
１０とを含む。そして、同図（Ｂ）に示すよう、前記各
集積回路２１０の半導体基板上には、本来の集積回路と
は別に、素子特性評価用の試験回路２２０が設けられて
いる。なお、この試験回路２２０は、必要に応じこれ以
外の箇所、例えば各集積回路間の隙間部分に設けてもよ
い。
【００２５】図２には、試験回路２２０に含まれるＭＯ
ＳＦＥＴ評価用の試験回路が示されている。この試験回
路２００は、集積回路２１０を構成する主要な素子であ
るＭＯＳＦＥＴの各特性を電気的に特定できるように形
成されたものである。このため、この試験回路２００
は、ゲート４２の幅Ｗが等しく長さＬの異なるｎ個（ｎ
は２以上の整数）のＭＯＳＦＥＴ４０を含むよう形成さ
れている。なお、図面上では説明を簡単にするため、２
個のＭＯＳＦＥＴ４０ａ，４０ｂを設けた場合を図示す
る。
ＳＦＥＴ評価用の試験回路が示されている。この試験回
路２００は、集積回路２１０を構成する主要な素子であ
るＭＯＳＦＥＴの各特性を電気的に特定できるように形
成されたものである。このため、この試験回路２００
は、ゲート４２の幅Ｗが等しく長さＬの異なるｎ個（ｎ
は２以上の整数）のＭＯＳＦＥＴ４０を含むよう形成さ
れている。なお、図面上では説明を簡単にするため、２
個のＭＯＳＦＥＴ４０ａ，４０ｂを設けた場合を図示す
る。
【００２６】前記各ＭＯＳＦＥＴ４０ａ，４０ｂは、こ
のゲート４２ａ，４２ｂの一端側が、コンタクトホール
４４を介して共通の金属配線兼測定電極５０に接続さ
れ、ゲート４２ａ，４２ｂの他端側が、コンタクトホー
ル４４を介しそれぞれ対応する金属配線兼測定電極５２
ａ，５２ｂに接続されている。
のゲート４２ａ，４２ｂの一端側が、コンタクトホール
４４を介して共通の金属配線兼測定電極５０に接続さ
れ、ゲート４２ａ，４２ｂの他端側が、コンタクトホー
ル４４を介しそれぞれ対応する金属配線兼測定電極５２
ａ，５２ｂに接続されている。
【００２７】また、各ＭＯＳＦＥＴ４２ａ，４２ｂのソ
ースは、コンタクトホール４４を介して共通の金属配線
兼測定電極５４に接続され、ＭＯＳＦＥＴ４０ａ，４０
ｂのドレインはコンタクトホール４０を介して対応する
金属配線兼測定電極５６ａ，５６ｂに接続されている。
ースは、コンタクトホール４４を介して共通の金属配線
兼測定電極５４に接続され、ＭＯＳＦＥＴ４０ａ，４０
ｂのドレインはコンタクトホール４０を介して対応する
金属配線兼測定電極５６ａ，５６ｂに接続されている。
【００２８】図４には、前記試験回路２２０を用いてＭ
ＯＳＦＥＴの特性試験を行なうための測定器の一例が示
されている。実施例の測定器は、電圧印加および電流測
定回路７０と、リレーマトリックス７２と、複数本のウ
エハプローブ７４と、コンピュータ７６とを含む。
ＯＳＦＥＴの特性試験を行なうための測定器の一例が示
されている。実施例の測定器は、電圧印加および電流測
定回路７０と、リレーマトリックス７２と、複数本のウ
エハプローブ７４と、コンピュータ７６とを含む。
【００２９】前記複数のウエハプローブ７４は、図２に
示す試験回路の各測定電極５０，５２ａ，５２ｂ，５
４，５６ａ，５６ｂにそれぞれ接触するように構成され
ている。
示す試験回路の各測定電極５０，５２ａ，５２ｂ，５
４，５６ａ，５６ｂにそれぞれ接触するように構成され
ている。
【００３０】前記電圧印加および電流測定回路７０は、
リレーマトリックス７２を介して対応するウエハプロー
ブ７４に電圧を印加し、その際、各ＭＯＳＦＥＴ４０
ａ，４０ｂに流れる電流や電圧をウエハプローブ７４，
リレーマトリックス７２を介し測定するよう形成されて
いる。
リレーマトリックス７２を介して対応するウエハプロー
ブ７４に電圧を印加し、その際、各ＭＯＳＦＥＴ４０
ａ，４０ｂに流れる電流や電圧をウエハプローブ７４，
リレーマトリックス７２を介し測定するよう形成されて
いる。
【００３１】コンピュータ７６は、この測定により得ら
れる各ＭＯＳＦＥＴ４２ａ，４２ｂの電圧ー電流特性か
ら、ＭＯＳＦＥＴ４２ａ，４２ｂの各特性、例えば実効
チャネル長，シート抵抗，ゲート長等を電気的に自己整
合性よく演算する。
れる各ＭＯＳＦＥＴ４２ａ，４２ｂの電圧ー電流特性か
ら、ＭＯＳＦＥＴ４２ａ，４２ｂの各特性、例えば実効
チャネル長，シート抵抗，ゲート長等を電気的に自己整
合性よく演算する。
【００３２】次に、各ＭＯＳＦＥＴ４０ａ，４０ｂの特
性評価試験を行なう場合を、ゲート長を測定する場合
と、実行チャネル長を測定する測定する場合を例にとり
説明する。
性評価試験を行なう場合を、ゲート長を測定する場合
と、実行チャネル長を測定する測定する場合を例にとり
説明する。
【００３３】まず、試験回路の各ＭＯＳＦＥＴ４０ａ，
４０ｂの実際のゲート長ＬG を測定する場合を説明す
る。
４０ｂの実際のゲート長ＬG を測定する場合を説明す
る。
【００３４】各ゲート４２ａ，４２ｂの設計寸法をＬ
drawn 、実際の寸法をＬG 、パターン変換差（Ｌdrawn
とＬG との差）をｄＬとすると、これらの間には次式で
示す関係が成立する。
drawn 、実際の寸法をＬG 、パターン変換差（Ｌdrawn
とＬG との差）をｄＬとすると、これらの間には次式で
示す関係が成立する。
【００３５】
【数１】
【００３６】設計寸法Ｌdrawn は、既に判明しているた
め、前記パターン変換差ｄＬを求めることにより、実際
のゲート寸法ＬG を求めることができる。
め、前記パターン変換差ｄＬを求めることにより、実際
のゲート寸法ＬG を求めることができる。
【００３７】このため、まず、共通測定電極５０と、各
ＭＯＳＦＥＴ４０ａ，４０ｂに対応した測定電極５２
ａ，５２ｂと間に所定の電圧を印加する。このときの印
加電圧と、各ゲート４２ａ，４２ｂに流れる電流とか
ら、各ゲート４２ａ，４２ｂの抵抗値Ｒをそれぞれ求め
る。
ＭＯＳＦＥＴ４０ａ，４０ｂに対応した測定電極５２
ａ，５２ｂと間に所定の電圧を印加する。このときの印
加電圧と、各ゲート４２ａ，４２ｂに流れる電流とか
ら、各ゲート４２ａ，４２ｂの抵抗値Ｒをそれぞれ求め
る。
【００３８】各ゲート４２ａ，４２ｂの抵抗値Ｒは、ゲ
ート４２ａ，４２ｂの設計寸法Ｌdrawn と、パターン変
換差ｄＬと、実効チャネル幅Ｗeff と，シート抵抗ρO
とを用いて次式で表わされる。
ート４２ａ，４２ｂの設計寸法Ｌdrawn と、パターン変
換差ｄＬと、実効チャネル幅Ｗeff と，シート抵抗ρO
とを用いて次式で表わされる。
【００３９】
【数２】
【００４０】この式の逆数を採ると、次のように表わさ
れる。
れる。
【００４１】
【数３】
【００４２】前記ｘ，ｚ，ｐ，ｑを次式で示すように定
義する。
義する。
【００４３】
【数４】
【００４４】この定義式を用いると、前記数式３は、次
式で現わされる。
式で現わされる。
【００４５】
【数５】
【００４６】ここにおいて、試験回路にｎ個のＭＯＳＦ
ＥＴ４０が設けられると想定する。そして、各ＭＯＳＦ
ＥＴ４０のゲート４２の設計寸法Ｌdrawn を、それぞれ
ｘ1，ｘ2 …ｘi ，…ｘn と定義し、各ゲート４２の抵
抗の逆数をＺ1 ，Ｚ2 …Ｚi，…Ｚn と定義する。
ＥＴ４０が設けられると想定する。そして、各ＭＯＳＦ
ＥＴ４０のゲート４２の設計寸法Ｌdrawn を、それぞれ
ｘ1，ｘ2 …ｘi ，…ｘn と定義し、各ゲート４２の抵
抗の逆数をＺ1 ，Ｚ2 …Ｚi，…Ｚn と定義する。
【００４７】これにより、前記数式５の両辺の差、即ち
統計的な誤差の二乗の和Ｓは、次式で表される。
統計的な誤差の二乗の和Ｓは、次式で表される。
【００４８】
【数６】
【００４９】数式６をｐ，ｑで微分した式を＝０とおい
て得られる連立方程式をｐ，ｑについて解くことによ
り、前記数式６のＳを最小にするｐ，ｑを求めると、次
のようになる。
て得られる連立方程式をｐ，ｑについて解くことによ
り、前記数式６のＳを最小にするｐ，ｑを求めると、次
のようになる。
【００５０】
【数７】
【００５１】したがって、このようにして求めたｐ，ｑ
と、各ゲートの設計寸法Ｌdrawn とから、次式から各Ｍ
ＯＳＦＥＴ４０ａ，４０ｂの実際のゲート長ＬG をそれ
ぞれ個別に求めることができる。
と、各ゲートの設計寸法Ｌdrawn とから、次式から各Ｍ
ＯＳＦＥＴ４０ａ，４０ｂの実際のゲート長ＬG をそれ
ぞれ個別に求めることができる。
【００５２】
【数８】
【００５３】このようにして、本実施例によれば、従来
光学的な手法によって測定したゲートの実際の寸法ＬG
を、電気的に測定することができる。
光学的な手法によって測定したゲートの実際の寸法ＬG
を、電気的に測定することができる。
【００５４】さらに、本実施例によれば、ゲート長ＬG
を測定する計算の途中で、前記数式４のＰの定義式を用
いてシート抵抗ρO を計算で求めることができる。この
ため、従来のように面積の大きなシート抵抗測定素子を
設ける必要がなくなり、その分、試験回路の占有面積を
縮小し、且つ使用する端子数を減少させることができ、
ウエハ２００上における回路２１０の集積度を高めるこ
とが可能となる。
を測定する計算の途中で、前記数式４のＰの定義式を用
いてシート抵抗ρO を計算で求めることができる。この
ため、従来のように面積の大きなシート抵抗測定素子を
設ける必要がなくなり、その分、試験回路の占有面積を
縮小し、且つ使用する端子数を減少させることができ、
ウエハ２００上における回路２１０の集積度を高めるこ
とが可能となる。
【００５５】次に、各ＭＯＳＦＥＴ４０ａ，４０ｂの実
効チャネル長Ｌeff を測定する場合を説明する。
効チャネル長Ｌeff を測定する場合を説明する。
【００５６】この場合には、各測定電極５０，５４，５
６ａ，５６ｂを用い、ゲート、ソース間に所定の電圧Ｖ
GSを印加し、ドレイン・ソース間の電圧ＶDSと、ドレイ
ン・ソース電流ＩDSを測定する。このとき、ゲート電圧
を変化させ、前記電圧ＶGS，ＩDSを複数の点で測定する
と、図５に示すような特性曲線が得られる。通常、この
特性曲線は、次式で近似される。
６ａ，５６ｂを用い、ゲート、ソース間に所定の電圧Ｖ
GSを印加し、ドレイン・ソース間の電圧ＶDSと、ドレイ
ン・ソース電流ＩDSを測定する。このとき、ゲート電圧
を変化させ、前記電圧ＶGS，ＩDSを複数の点で測定する
と、図５に示すような特性曲線が得られる。通常、この
特性曲線は、次式で近似される。
【００５７】
【数９】
【００５８】ここにおいて、β0 ，θ，ＶTHは各ＭＯＳ
ＦＥＴ４０ａ，４０ｂ固有の定数である。したがって、
各ＭＯＳＦＥＴ４０ａ，４０ｂ毎に、図５に示すような
データを測定し、これを数式９に代入し所定の演算を行
うことで、前記３つの定数を各ＭＯＳＦＥＴ４０ａ，４
０ｂごとに求めることができる。なおθは、図５に示す
特性曲線の曲がりかたの程度を表わすパラメータであ
り、ＶTHは閾値、であり、β0 は次式で表す値であるこ
とが知られている。
ＦＥＴ４０ａ，４０ｂ固有の定数である。したがって、
各ＭＯＳＦＥＴ４０ａ，４０ｂ毎に、図５に示すような
データを測定し、これを数式９に代入し所定の演算を行
うことで、前記３つの定数を各ＭＯＳＦＥＴ４０ａ，４
０ｂごとに求めることができる。なおθは、図５に示す
特性曲線の曲がりかたの程度を表わすパラメータであ
り、ＶTHは閾値、であり、β0 は次式で表す値であるこ
とが知られている。
【００５９】
【数１０】
【００６０】ここにおいて、μ0 は電子の移動度、Ｃox
はゲート容量，Ｗeff は実効チャネル幅をそれぞれ表わ
す。
はゲート容量，Ｗeff は実効チャネル幅をそれぞれ表わ
す。
【００６１】ところで、各ゲート４２ａ，４２ｂのゲー
ト長ＬG は、前述したように求められる。従って、各Ｍ
ＯＳＦＥＴ４０ａ，４０ｂのゲート長ＬG と、実効チャ
ネル長Ｌeff との間の差をΔＬとすると、両者の間には
次式で示す関係が成立する。
ト長ＬG は、前述したように求められる。従って、各Ｍ
ＯＳＦＥＴ４０ａ，４０ｂのゲート長ＬG と、実効チャ
ネル長Ｌeff との間の差をΔＬとすると、両者の間には
次式で示す関係が成立する。
【００６２】
【数１１】
【００６３】したがって、数式１１に、数式１０を代入
し、その逆数を採ると次式となる。
し、その逆数を採ると次式となる。
【００６４】
【数１２】
【００６５】前記各式を簡単に表記するためにｙ，ａ，
ｂを次のように定義する。
ｂを次のように定義する。
【００６６】
【数１３】
【００６７】これにより、前記数式１２は、次のように
表わされる。
表わされる。
【００６８】
【数１４】
【００６９】ここにおいて、試験回路にｎ個のＭＯＳＦ
ＥＴ４０が存在し、かつ、各ＭＯＳＦＥＴ４０の各ゲー
ト長が、前記測定動作により、既に次式で示すように求
められていると場合を想定する。
ＥＴ４０が存在し、かつ、各ＭＯＳＦＥＴ４０の各ゲー
ト長が、前記測定動作により、既に次式で示すように求
められていると場合を想定する。
【００７０】
【数１５】
【００７１】前記数式１４の両辺の差、すなわち統計的
な誤差の二乗和Ｓは、次式で表される。
な誤差の二乗和Ｓは、次式で表される。
【００７２】
【数１６】
【００７３】この式のＳが最初となるようにａ，ｂを求
める。このようなａ，ｂは、前述のＬG の計算と同様に
いわゆる最小二乗法によって求められ、その値は次式で
表わされる。
める。このようなａ，ｂは、前述のＬG の計算と同様に
いわゆる最小二乗法によって求められ、その値は次式で
表わされる。
【００７４】
【数１７】
【００７５】したがって、前記数式１３のａ，ｂの定義
式から、ΔＬを逆算すると次のようになる。
式から、ΔＬを逆算すると次のようになる。
【００７６】
【数１８】
【００７７】したがって、このようにして求めたΔＬ
と、前記測定で求めた実際のゲート長ＬG とから、各Ｍ
ＯＳＦＥＴ４０の実効チャネル長Ｌeff を次式で求める
ことができる。
と、前記測定で求めた実際のゲート長ＬG とから、各Ｍ
ＯＳＦＥＴ４０の実効チャネル長Ｌeff を次式で求める
ことができる。
【００７８】
【数１９】
【００７９】このようにして、本発明によれば、ＭＯＳ
ＦＥＴ４０の基本的な特性データであるゲート長ＬG 、
実効チャネル長Ｌeff 、ソース、ドレインの横方向拡散
距離、等を電気的に、且つ、共通な試験回路を用いて測
定することができる。このため、素子の特性評価を行う
上で好適な自己整合性のよい特性データを正確に且つ迅
速に求めることができる。
ＦＥＴ４０の基本的な特性データであるゲート長ＬG 、
実効チャネル長Ｌeff 、ソース、ドレインの横方向拡散
距離、等を電気的に、且つ、共通な試験回路を用いて測
定することができる。このため、素子の特性評価を行う
上で好適な自己整合性のよい特性データを正確に且つ迅
速に求めることができる。
【００８０】図３には、前記試験回路の他の実施例が示
されている。なお、図２に示す回路と対応する部材には
同一符号を付しその説明は省略する。
されている。なお、図２に示す回路と対応する部材には
同一符号を付しその説明は省略する。
【００８１】実施例の試験回路では、各ＭＯＳＦＥＴ４
０ａ，４０ｂのゲート４２ａ，４２ｂの一端側にのみ測
定電極５０を接続している。
０ａ，４０ｂのゲート４２ａ，４２ｂの一端側にのみ測
定電極５０を接続している。
【００８２】さらに、実施例の試験回路は、前記各ＭＯ
ＳＦＥＴ４０ａ，４０ｂの各ゲート４２ａ，４２ｂとそ
れぞれ等しい長さおよび幅を有する複数の抵抗器６２
ａ，６２ｂを含む。
ＳＦＥＴ４０ａ，４０ｂの各ゲート４２ａ，４２ｂとそ
れぞれ等しい長さおよび幅を有する複数の抵抗器６２
ａ，６２ｂを含む。
【００８３】これら抵抗器６２ａ，６２ｂは、前記ゲー
ト４２ａ，４２ｂと同じ材料を用いて形成されている。
ト４２ａ，４２ｂと同じ材料を用いて形成されている。
【００８４】そして、各抵抗器６２ａ，６２ｂの一端側
が、コンタクトホール４４を介し共通の測定電極５４に
接続され、他端側はそれぞれ対応した測定電極５２ａ，
５２ｂに接続されている。
が、コンタクトホール４４を介し共通の測定電極５４に
接続され、他端側はそれぞれ対応した測定電極５２ａ，
５２ｂに接続されている。
【００８５】以上の構成とすることにより、各ＭＯＳＦ
ＥＴ４０ａ，４０ｂの実際のゲート長ＬG は、各ゲート
４２ａ，４２ｂと対応して設けられた抵抗器６２ａ，６
２ｂを用いて、前記実施例と同様にして求められる。
ＥＴ４０ａ，４０ｂの実際のゲート長ＬG は、各ゲート
４２ａ，４２ｂと対応して設けられた抵抗器６２ａ，６
２ｂを用いて、前記実施例と同様にして求められる。
【００８６】さらに、各ＭＯＳＦＥＴ４０ａ，４０ｂの
実効チャネル長は、ＭＯＳＦＥＴ４０ａ，４０ｂの各電
極５０，５４，５６ａ，５６ｂを用いて、前記実施例と
同様にして求められる。
実効チャネル長は、ＭＯＳＦＥＴ４０ａ，４０ｂの各電
極５０，５４，５６ａ，５６ｂを用いて、前記実施例と
同様にして求められる。
【００８７】なお、本発明は前記実施例に限定されるも
のではなく本発明の要旨の範囲内で各種の変形実施が可
能である。
のではなく本発明の要旨の範囲内で各種の変形実施が可
能である。
【００８８】
【発明の効果】以上説明したように、本発明によれば、
半導体装置に使用されるＭＯＳＦＥＴの代表的な全ての
特性データを電気的な手法により自己整合性よく測定す
ることができる試験回路を得ることができる。
半導体装置に使用されるＭＯＳＦＥＴの代表的な全ての
特性データを電気的な手法により自己整合性よく測定す
ることができる試験回路を得ることができる。
【００８９】さらに、本発明によれば、半導体基板上に
占める試験回路の占有面積を小さくでき、しかも試験回
路の測定電極数を少なくできるため、回路の集積度が高
い半導体装置を得ることができる。
占める試験回路の占有面積を小さくでき、しかも試験回
路の測定電極数を少なくできるため、回路の集積度が高
い半導体装置を得ることができる。
【図１】 本発明の半導体装置の概略説明図である。
【図２】 本実施例の試験回路の要部を示す回路図であ
る。
る。
【図３】 他の実施例の試験回路の要部を示す回路図で
ある。
ある。
【図４】 前記試験回路用の測定器のブロック図であ
る。
る。
【図５】 ＭＯＳＦＥＴの電圧−電流特性図である。
【図６】 従来の試験回路の一部を示す回路図である。
【図７】 従来の試験回路の他の一部を示す回路図であ
る。
る。
４０ａ，４０ｂ ＭＯＳＦＥＴ ４２ａ，４２ｂ ゲート ５０，５２ａ，５２ｂ 測定電極 ６２ａ，６２ｂ 抵抗器
Claims (2)
- 【請求項１】 半導体基板の表面に設けられた素子特性
評価用の試験回路を含み、 前記試験回路は、 ゲートの幅が等しく長さの異なる少なくとも２個のＭＯ
Ｓ型電界効果トランジスタと、 前記各ゲートの両端に設けられ、試験回路を測定する際
のプローブが接触するゲート用測定電極と、 を含むことを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面に設けられた素子特性
評価用の試験回路を含み、 前記試験回路は、 ゲートの幅が等しく長さの異なる少なくとも２個のＭＯ
Ｓ型電界効果トランジスタと、 前記各ゲートと同じ材料で、かつ前記ゲートと幅及び長
さの同じ複数の抵抗器と、 前記各抵抗器の両端に設けられ、試験回路を測定する際
のプローブが接触する抵抗用測定電極と、 を含むことを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32804590 | 1990-11-28 | ||
| JP2-328045 | 1990-11-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541437A true JPH0541437A (ja) | 1993-02-19 |
Family
ID=18205900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3309204A Pending JPH0541437A (ja) | 1990-11-28 | 1991-11-25 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5304925A (ja) |
| JP (1) | JPH0541437A (ja) |
| KR (1) | KR920010813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992700A (ja) * | 1995-09-25 | 1997-04-04 | Nec Corp | 半導体評価素子及びその評価方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548224A (en) * | 1995-01-20 | 1996-08-20 | Vlsi Technology, Inc | Method and apparatus for wafer level prediction of thin oxide reliability |
| DE19640542A1 (de) * | 1995-10-13 | 1997-04-10 | Nordson Corp | Verfahren und Vorrichtung zum Verflüssigen von thermoplastischem Material |
| US5821766A (en) * | 1996-02-20 | 1998-10-13 | Hyundai Electronics Industries Co., Ltd. | Method and apparatus for measuring the metallurgical channel length of a semiconductor device |
| US5889410A (en) * | 1996-05-22 | 1999-03-30 | International Business Machines Corporation | Floating gate interlevel defect monitor and method |
| US5889685A (en) * | 1996-08-02 | 1999-03-30 | Cirrus Logic, Inc. | Method and apparatus for automatically characterizing short circuit current and power consumption in a digital circuit |
| US5970311A (en) * | 1997-10-31 | 1999-10-19 | Advanced Micro Devices | Method and structure for optimizing the performance of a semiconductor device having dense transistors |
| JP4278202B2 (ja) | 1998-03-27 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置の設計方法、半導体装置及び記録媒体 |
| KR20070018456A (ko) * | 2005-08-10 | 2007-02-14 | 삼성전자주식회사 | 표시장치용 기판, 그 제조방법, 그 검사방법 및 이를 갖는액정표시장치 |
| US8084769B2 (en) * | 2007-02-16 | 2011-12-27 | United Microelectronics Corp. | Testkey design pattern for gate oxide |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4144493A (en) * | 1976-06-30 | 1979-03-13 | International Business Machines Corporation | Integrated circuit test structure |
| US4542340A (en) * | 1982-12-30 | 1985-09-17 | Ibm Corporation | Testing method and structure for leakage current characterization in the manufacture of dynamic RAM cells |
| US4896108A (en) * | 1988-07-25 | 1990-01-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits |
| US4994736A (en) * | 1989-11-06 | 1991-02-19 | Motorola, Inc. | Method and structure for extracting lateral PNP transistor basewidth data at wafer probe |
-
1991
- 1991-11-25 JP JP3309204A patent/JPH0541437A/ja active Pending
- 1991-11-26 US US07/798,141 patent/US5304925A/en not_active Expired - Lifetime
- 1991-11-28 KR KR1019910021946A patent/KR920010813A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992700A (ja) * | 1995-09-25 | 1997-04-04 | Nec Corp | 半導体評価素子及びその評価方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010813A (ko) | 1992-06-27 |
| US5304925A (en) | 1994-04-19 |
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