JPH0786363A - Mosトランジスタの実効チャンネル長の測定方法および装置 - Google Patents
Mosトランジスタの実効チャンネル長の測定方法および装置Info
- Publication number
- JPH0786363A JPH0786363A JP23543393A JP23543393A JPH0786363A JP H0786363 A JPH0786363 A JP H0786363A JP 23543393 A JP23543393 A JP 23543393A JP 23543393 A JP23543393 A JP 23543393A JP H0786363 A JPH0786363 A JP H0786363A
- Authority
- JP
- Japan
- Prior art keywords
- ext
- effective channel
- channel length
- mos transistor
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 特にチャンネル長の短いMOSトランジスタ
に好適に用いられ、必要に応じて外部抵抗値をも同時に
求める。 【構成】 少なくとも共通のΔL(設計チャンネル長−
実効チャンネル長)をパラメータとして含み、かつ相異
なる設計チャンネル長を有する少なくとも2つのMOS
トランジスタに適用できるチャンネル以外の寄生素子の
特性を示す外部抵抗式Rextを予め定めておき、この
RextにΔLの推定値ΔL′を与え、当該Rextが
物理的に考察した外部抵抗のゲート電圧(Vg)依存特
性に近接した特性を示すときに、このΔL′をΔLの適
正値とする。たとえば、Rextは単一のMOSトラン
ジスタについては以下のように定義される。 【数1】Rext=(ソース・ドレインの端子間抵抗)
−(実効チャンネル長)×(実効チャンネル単位長あた
りの抵抗)
に好適に用いられ、必要に応じて外部抵抗値をも同時に
求める。 【構成】 少なくとも共通のΔL(設計チャンネル長−
実効チャンネル長)をパラメータとして含み、かつ相異
なる設計チャンネル長を有する少なくとも2つのMOS
トランジスタに適用できるチャンネル以外の寄生素子の
特性を示す外部抵抗式Rextを予め定めておき、この
RextにΔLの推定値ΔL′を与え、当該Rextが
物理的に考察した外部抵抗のゲート電圧(Vg)依存特
性に近接した特性を示すときに、このΔL′をΔLの適
正値とする。たとえば、Rextは単一のMOSトラン
ジスタについては以下のように定義される。 【数1】Rext=(ソース・ドレインの端子間抵抗)
−(実効チャンネル長)×(実効チャンネル単位長あた
りの抵抗)
Description
【0001】
【産業上の利用分野】本発明は、MOSトランジスタの
実効チャンネル長の測定方法および測定装置に係り、特
にチャンネル長の短いMOSトランジスタに好適に用い
られ、必要に応じて外部抵抗値をも同時に求めることが
できる上記測定方法および測定装置に関する。
実効チャンネル長の測定方法および測定装置に係り、特
にチャンネル長の短いMOSトランジスタに好適に用い
られ、必要に応じて外部抵抗値をも同時に求めることが
できる上記測定方法および測定装置に関する。
【0002】
【技術背景】近年、MOSトランジスタの技術は微細化
の方向にあり、チャンネル長の短いMOSFETの製造
が盛んになっている。ところで、チャンネル長の測定
は、チャンネル長が短いほどほど困難であり、現在作ら
れている設計チャンネル長(チャンネル長の設計値)が
1μm以下のデバイスについては、実効チャンネル長を
正確に抽出することは困難であるとされている。
の方向にあり、チャンネル長の短いMOSFETの製造
が盛んになっている。ところで、チャンネル長の測定
は、チャンネル長が短いほどほど困難であり、現在作ら
れている設計チャンネル長(チャンネル長の設計値)が
1μm以下のデバイスについては、実効チャンネル長を
正確に抽出することは困難であるとされている。
【0003】SD(Single Drain)タイプ
のMOSFETでは、ソース・ゲート間およびドレイン
・ゲート間のドーピング濃度は、図6(A)に示すよう
に急激に変化するような分布とされている。しかし、ド
レイン・ゲート間のドーピング濃度が急激に変化するデ
バイスでは、内部の電界のためホットエレクトロンが発
生し、特性が悪くなったり素子破壊が生じる等の不都合
がある。このため、設計チャンネル長の短いLDD(L
ightly Doped Drain)タイプのMO
SFETでは、図6(B)に示すようにキャリア濃度の
分布が徐々に変化するような分布としている。
のMOSFETでは、ソース・ゲート間およびドレイン
・ゲート間のドーピング濃度は、図6(A)に示すよう
に急激に変化するような分布とされている。しかし、ド
レイン・ゲート間のドーピング濃度が急激に変化するデ
バイスでは、内部の電界のためホットエレクトロンが発
生し、特性が悪くなったり素子破壊が生じる等の不都合
がある。このため、設計チャンネル長の短いLDD(L
ightly Doped Drain)タイプのMO
SFETでは、図6(B)に示すようにキャリア濃度の
分布が徐々に変化するような分布としている。
【0004】MOSトランジスタの実効チャンネル長を
求めるために、従来、設計チャンネル長Lとチャンネル
抵抗Rcとの関係を用いる方法が知られている。図7
(A)は、複数のゲート電圧Vgについて、設計チャン
ネル長Lとチャンネル抵抗Rcとの関係を示す図であ
る。同図においては、Vg=Vg1,Vg2,・・・に
ついて、多数のMOSトランジスタの設計チャンネル長
Lに対するチャンネル抵抗Rcの実測特性を実線で示し
てある。この方法では、チャンネル抵抗Rcと設計チャ
ンネル長Lとが直線関係をもつものと仮定している。S
Dタイプでは、ΔLが一定であると考えることができる
ので、設計チャンネル長とチャンネル抵抗との特性曲線
(上記実測特性の延長部分を破線で示す)は、図7
(A)に示すようにVgの値によらず一点で交叉する。
この交叉点の横軸長さをΔLとすると、実効チャンネル
長Leffは、以下のように表される。
求めるために、従来、設計チャンネル長Lとチャンネル
抵抗Rcとの関係を用いる方法が知られている。図7
(A)は、複数のゲート電圧Vgについて、設計チャン
ネル長Lとチャンネル抵抗Rcとの関係を示す図であ
る。同図においては、Vg=Vg1,Vg2,・・・に
ついて、多数のMOSトランジスタの設計チャンネル長
Lに対するチャンネル抵抗Rcの実測特性を実線で示し
てある。この方法では、チャンネル抵抗Rcと設計チャ
ンネル長Lとが直線関係をもつものと仮定している。S
Dタイプでは、ΔLが一定であると考えることができる
ので、設計チャンネル長とチャンネル抵抗との特性曲線
(上記実測特性の延長部分を破線で示す)は、図7
(A)に示すようにVgの値によらず一点で交叉する。
この交叉点の横軸長さをΔLとすると、実効チャンネル
長Leffは、以下のように表される。
【0005】
【数3】Leff=L−ΔL
【0006】ここで、設計チャンネル長LはCAD(C
omputer Aided Design)等のデー
タから知ることができるので、Leffが簡単に求めら
れる。
omputer Aided Design)等のデー
タから知ることができるので、Leffが簡単に求めら
れる。
【0007】ところが、設計チャンネル長が短くなる
と、Vg1,Vg2,・・・の交点は図7(B)に示す
ように一点では交叉しなくなる。これは、チャンネル長
が小さいとMOSトランジスタでは、ソース・ゲート
間,ドレイン・ゲート間の境界のドーピング濃度の分布
があいまいとなり、ゲート電圧が高いと実効チャンネル
長が増大し、ゲート電圧が低いと実効チャンネル長が減
少して見えるからであると考えられる。
と、Vg1,Vg2,・・・の交点は図7(B)に示す
ように一点では交叉しなくなる。これは、チャンネル長
が小さいとMOSトランジスタでは、ソース・ゲート
間,ドレイン・ゲート間の境界のドーピング濃度の分布
があいまいとなり、ゲート電圧が高いと実効チャンネル
長が増大し、ゲート電圧が低いと実効チャンネル長が減
少して見えるからであると考えられる。
【0008】そこで、このような場合には、ΔLはゲー
ト電圧Vgにより変化するとの認識の下に、実効チャン
ネル長Leffを求める方法が採用される。この方法で
は、あるVgにおけるΔLの値は、近傍の異なるVg曲
線との交点で近似することになる。
ト電圧Vgにより変化するとの認識の下に、実効チャン
ネル長Leffを求める方法が採用される。この方法で
は、あるVgにおけるΔLの値は、近傍の異なるVg曲
線との交点で近似することになる。
【0009】しかし、この方法によると、Vgが変化す
るのに伴って、本来一定の値であるべきLeffも変化
することになる。このため、回路設計等に際し、V−I
特性等を的確に予測できず、質の高い設計が困難になる
と言った不都合がある。また、プロセスモニタにおいて
も、実効チャンネル長Leffを正確に知ることが重要
であるが、現状では正確な測定が不可能なため、経験的
・職人的な技術によらざるを得ないといった問題があ
る。
るのに伴って、本来一定の値であるべきLeffも変化
することになる。このため、回路設計等に際し、V−I
特性等を的確に予測できず、質の高い設計が困難になる
と言った不都合がある。また、プロセスモニタにおいて
も、実効チャンネル長Leffを正確に知ることが重要
であるが、現状では正確な測定が不可能なため、経験的
・職人的な技術によらざるを得ないといった問題があ
る。
【0010】
【発明の目的】本発明は、上記のような問題を解決する
ために提案されたものであって、特にチャンネル長の短
いMOSトランジスタに好適に用いられ、必要に応じて
外部抵抗値をも同時に求めることができるMOSトラン
ジスタの実効チャンネル長の測定方法および装置を提供
することを目的とする。
ために提案されたものであって、特にチャンネル長の短
いMOSトランジスタに好適に用いられ、必要に応じて
外部抵抗値をも同時に求めることができるMOSトラン
ジスタの実効チャンネル長の測定方法および装置を提供
することを目的とする。
【0011】
【発明の概要】本発明のMOSトランジスタの実効チャ
ンネル長の測定方法は、相異なる設計チャンネル長を有
する第1,第2のMOSトランジスタの少なくとも一方
の実効チャンネル長を測定する方法において、前記MO
Sトランジスタの双方のゲート電圧と少なくとも一方の
サブストレート電圧に対する前記第1,第2のMOSト
ランジスタのそれぞれのソース・ドレインの端子間抵抗
を測定することにより、前記ゲート電圧と前記サブスト
レート電圧によらない前記実効チャンネル長を決定する
ようにしたことを特徴とする。
ンネル長の測定方法は、相異なる設計チャンネル長を有
する第1,第2のMOSトランジスタの少なくとも一方
の実効チャンネル長を測定する方法において、前記MO
Sトランジスタの双方のゲート電圧と少なくとも一方の
サブストレート電圧に対する前記第1,第2のMOSト
ランジスタのそれぞれのソース・ドレインの端子間抵抗
を測定することにより、前記ゲート電圧と前記サブスト
レート電圧によらない前記実効チャンネル長を決定する
ようにしたことを特徴とする。
【0012】また、本発明のMOSトランジスタの実効
チャンネル長の測定方法は、少なくとも共通のΔL(設
計チャンネル長−実効チャンネル長)をパラメータとし
て含み、かつ相異なる設計チャンネル長を有する少なく
とも2つのMOSトランジスタに適用できるチャンネル
以外の寄生素子の特性を示す外部抵抗式Rextを予め
定めておき、このRextにΔLの推定値ΔL′を与
え、当該Rextが物理的に考察した外部抵抗のゲート
電圧(Vg)依存特性に近接した特性を示すときに、こ
のΔL′をΔLの適正値とすることをも特徴とする。
チャンネル長の測定方法は、少なくとも共通のΔL(設
計チャンネル長−実効チャンネル長)をパラメータとし
て含み、かつ相異なる設計チャンネル長を有する少なく
とも2つのMOSトランジスタに適用できるチャンネル
以外の寄生素子の特性を示す外部抵抗式Rextを予め
定めておき、このRextにΔLの推定値ΔL′を与
え、当該Rextが物理的に考察した外部抵抗のゲート
電圧(Vg)依存特性に近接した特性を示すときに、こ
のΔL′をΔLの適正値とすることをも特徴とする。
【0013】なお、本発明において、「物理的に考察し
た外部抵抗のゲート電圧(Vg)依存特性」とは、MO
SFETのRextのId−Vg特性を意味している。
具体的には、後述するように、Vgの減少に伴い(すな
わち、サブスレショルド域において)Rextが直線に
近い特性を示すときに、これを「物理的に考察した外部
抵抗のゲート電圧(Vg)依存特性に近似した特性」と
することもできる。
た外部抵抗のゲート電圧(Vg)依存特性」とは、MO
SFETのRextのId−Vg特性を意味している。
具体的には、後述するように、Vgの減少に伴い(すな
わち、サブスレショルド域において)Rextが直線に
近い特性を示すときに、これを「物理的に考察した外部
抵抗のゲート電圧(Vg)依存特性に近似した特性」と
することもできる。
【0014】ここで、Rextはチャンネル以外の寄生
素子の特性を示すもので、単一のMOSトランジスタに
ついては、たとえば以下のように定義される。
素子の特性を示すもので、単一のMOSトランジスタに
ついては、たとえば以下のように定義される。
【0015】
【数4】Rext=(ソース・ドレインの端子間抵抗)
−(実効チャンネル長)×(実効チャンネル単位長あた
りの抵抗)
−(実効チャンネル長)×(実効チャンネル単位長あた
りの抵抗)
【0016】なお、本発明において、「ソース・ドレイ
ンの端子間抵抗」とは、MOSトランジスタのS端子,
D端子に抵抗が外付されているときは、その抵抗を含ん
でもよい。
ンの端子間抵抗」とは、MOSトランジスタのS端子,
D端子に抵抗が外付されているときは、その抵抗を含ん
でもよい。
【0017】また、本発明のMOSトランジスタの実効
チャンネル長の測定装置では、(1)少なくとも共通の
ΔLをパラメータとして含み、かつ相異なる設計チャン
ネル長を有する少なくとも2つのMOSトランジスタに
適用できる外部抵抗式Rextを予め設定する外部抵抗
式設定手段、(2)RextにΔLの推定値ΔL′を与
える推定値設定手段、(3)Rextが物理的に考察し
た外部抵抗のゲート電圧(Vg)依存特性に近接した特
性を示すときにこれを検出する外部抵抗検出手段、を有
してなることを特徴とする。
チャンネル長の測定装置では、(1)少なくとも共通の
ΔLをパラメータとして含み、かつ相異なる設計チャン
ネル長を有する少なくとも2つのMOSトランジスタに
適用できる外部抵抗式Rextを予め設定する外部抵抗
式設定手段、(2)RextにΔLの推定値ΔL′を与
える推定値設定手段、(3)Rextが物理的に考察し
た外部抵抗のゲート電圧(Vg)依存特性に近接した特
性を示すときにこれを検出する外部抵抗検出手段、を有
してなることを特徴とする。
【0018】上記のRextは、ΔL′が適正でないと
きには、ゲート電圧Vgの減少に伴い比較的早期に(Δ
L′が適正であるときに比較して大きなVgの値で)発
散する特性を示す関数であり、具体的には、サンプルと
して用意されている複数のMOSトランジスタの中から
2つのMOSトランジスタ(第1,第2のMOSトラン
ジスタ)を選び、これらのMOSトランジスタに基づい
て設定することもできる。この場合、前記Rextは2
つのMOSトランジスタに基づいて以下のように定める
ことができる。
きには、ゲート電圧Vgの減少に伴い比較的早期に(Δ
L′が適正であるときに比較して大きなVgの値で)発
散する特性を示す関数であり、具体的には、サンプルと
して用意されている複数のMOSトランジスタの中から
2つのMOSトランジスタ(第1,第2のMOSトラン
ジスタ)を選び、これらのMOSトランジスタに基づい
て設定することもできる。この場合、前記Rextは2
つのMOSトランジスタに基づいて以下のように定める
ことができる。
【0019】
【数5】 Rext={(L2−ΔL)R1−(L1−ΔL)R2}/(L2−L1) ただし、L1,L2:第1,第2のMOSトランジスタ
の各設計チャンネル長 R1,R2:第1,第2のMOSトランジスタのソース
・ドレインの端子間抵抗
の各設計チャンネル長 R1,R2:第1,第2のMOSトランジスタのソース
・ドレインの端子間抵抗
【0020】そして、第1,第2のMOSトランジスタ
の実効チャンネル単位長あたりの抵抗ρ1とρ2とが等
しくなるように、少なくとも何れか一方のMOSトラン
ジスタのサブストレート電位Vsubを調整しつつ、R
extには前記推定値ΔL′を与え、前述したようにR
extがゲート電圧Vgの減少に伴い最も強い直線特性
を示すときに、このΔL′をΔLの適正値とする。本発
明の装置においては、上記〔数5〕式の設定は外部抵抗
式設定手段が行い、また、上記ΔL′は前記推定値設定
手段により与えられる。
の実効チャンネル単位長あたりの抵抗ρ1とρ2とが等
しくなるように、少なくとも何れか一方のMOSトラン
ジスタのサブストレート電位Vsubを調整しつつ、R
extには前記推定値ΔL′を与え、前述したようにR
extがゲート電圧Vgの減少に伴い最も強い直線特性
を示すときに、このΔL′をΔLの適正値とする。本発
明の装置においては、上記〔数5〕式の設定は外部抵抗
式設定手段が行い、また、上記ΔL′は前記推定値設定
手段により与えられる。
【0021】また、本発明の方法では、一方のMOSト
ランジスタについてId(ドレイン電流)−Vg特性
を、他方のMOSトランジスタについてId−Vg,V
sub特性を、それぞれ関数Id(Vg),I
d(Vg,Vsub)として保持しておき、前記R
extにVsubとVgとにより得られるR1,R2を
与えるようにすることもできる。本発明の装置では、上
記関数Id(Vg),Id(Vg,Vsub)の保持
は、データ保持手段が与える。
ランジスタについてId(ドレイン電流)−Vg特性
を、他方のMOSトランジスタについてId−Vg,V
sub特性を、それぞれ関数Id(Vg),I
d(Vg,Vsub)として保持しておき、前記R
extにVsubとVgとにより得られるR1,R2を
与えるようにすることもできる。本発明の装置では、上
記関数Id(Vg),Id(Vg,Vsub)の保持
は、データ保持手段が与える。
【0022】本発明は、外部抵抗の特性により適正な推
定値ΔL′を求め、これにより実効チャンネル長の正確
な値を求めているので、この測定と同時に外部抵抗R
extをも知ることができる。
定値ΔL′を求め、これにより実効チャンネル長の正確
な値を求めているので、この測定と同時に外部抵抗R
extをも知ることができる。
【0023】なお、本発明では異なるMOSトランジス
タの組(2つずつ)についてRext,ΔL′を求め、
平均をとるなどの操作を行うことでより適正な実効チャ
ンネル長を求めることもできる。
タの組(2つずつ)についてRext,ΔL′を求め、
平均をとるなどの操作を行うことでより適正な実効チャ
ンネル長を求めることもできる。
【0024】
【実施例】いま、設計チャンネル長が異なる複数のサン
プルから、2つのMOSトランジスタ(MOSFE
T1,MOSFET2)が選び出されたものとする。こ
こで、各MOSFETの設計チャンネル長(マスクチャ
ンネル長)をL1,L2,実効チャンネル単位長あたり
の抵抗をρ1,ρ2として、ソース・ドレインの端子間
の抵抗R1,R2が以下のように表されるものとする。
プルから、2つのMOSトランジスタ(MOSFE
T1,MOSFET2)が選び出されたものとする。こ
こで、各MOSFETの設計チャンネル長(マスクチャ
ンネル長)をL1,L2,実効チャンネル単位長あたり
の抵抗をρ1,ρ2として、ソース・ドレインの端子間
の抵抗R1,R2が以下のように表されるものとする。
【0025】
【数6】 R1=(L1−ΔL)ρ1+Rext (6−1) R2=(L2−ΔL)ρ2+Rext (6−2)
【0026】ここで、Rextは、外部抵抗値であり、
この値は異なるサンプル(この場合には、MOSFET
1,MOSFET2)ついて共通の値を持つ。また、L
1−ΔL,L2−ΔLは、MOSFET1,MOSFE
T2の実効チャンネル長Leff1,Leff2であ
る。なお、参考に資するために、図1にMOSFETに
ついての実効チャンネル長と外部抵抗との関係を示す。
同図において、外部抵抗Rextはソース側のRext
(S)とドレイン側のRext(D)とからなり、実効
チャンネル長(L−ΔL)部分における抵抗が(L−Δ
L)ρで示されている。
この値は異なるサンプル(この場合には、MOSFET
1,MOSFET2)ついて共通の値を持つ。また、L
1−ΔL,L2−ΔLは、MOSFET1,MOSFE
T2の実効チャンネル長Leff1,Leff2であ
る。なお、参考に資するために、図1にMOSFETに
ついての実効チャンネル長と外部抵抗との関係を示す。
同図において、外部抵抗Rextはソース側のRext
(S)とドレイン側のRext(D)とからなり、実効
チャンネル長(L−ΔL)部分における抵抗が(L−Δ
L)ρで示されている。
【0027】なお、実効チャンネル単位長あたり抵抗ρ
1,ρ2は、各ゲート電圧Vgおよびサブストレート電
位Vsubに依存する。もし、R1,R2を測定するに
際して、ρ1=ρ2であるように設定されていたとすれ
ば(実際、適当なVsubがMOSFET1またはMO
SFET2に与えられれば、この条件は満足される)、
上記(6−1),(6−2)式から以下の式を導くこと
ができる。
1,ρ2は、各ゲート電圧Vgおよびサブストレート電
位Vsubに依存する。もし、R1,R2を測定するに
際して、ρ1=ρ2であるように設定されていたとすれ
ば(実際、適当なVsubがMOSFET1またはMO
SFET2に与えられれば、この条件は満足される)、
上記(6−1),(6−2)式から以下の式を導くこと
ができる。
【0028】
【数7】 Rext={(L2−ΔL)R1−(L1−ΔL)R2}/(L2−L1)
【0029】この式は、ΔLが適正な値(真のΔLに等
しい値)を持ち、かつρ1=ρ2である限り(ρ1,ρ
2がサブスレショルド特性を持っている場合であって
も)成立し、外部抵抗Rextの正しい値を表す。した
がって、〔数7〕式を本発明の外部抵抗式として、これ
にΔLの推定値ΔL′を与え、ρ1,ρ2がサブスレシ
ョルド特性を示すようなゲート電圧域においても〔数
7〕式が強い直線特性を示せば、このΔL′をΔLの適
正値とすることができる。
しい値)を持ち、かつρ1=ρ2である限り(ρ1,ρ
2がサブスレショルド特性を持っている場合であって
も)成立し、外部抵抗Rextの正しい値を表す。した
がって、〔数7〕式を本発明の外部抵抗式として、これ
にΔLの推定値ΔL′を与え、ρ1,ρ2がサブスレシ
ョルド特性を示すようなゲート電圧域においても〔数
7〕式が強い直線特性を示せば、このΔL′をΔLの適
正値とすることができる。
【0030】ΔL′が必ずしも適正な値でなく、または
ρ1=ρ2が必ずしも成立しない場合に〔数7〕式の値
がどのようになるかを以下に考察する。このときの、外
部抵抗を改めてRext′とすると、Rext′は以下
のようになる。
ρ1=ρ2が必ずしも成立しない場合に〔数7〕式の値
がどのようになるかを以下に考察する。このときの、外
部抵抗を改めてRext′とすると、Rext′は以下
のようになる。
【0031】
【数8】 Rext′ ={(L2−ΔL′)R1−(L1−ΔL′)R2}/(L2−L1)
【0032】R1,R2は、(6−1),(6−2)式
に基づいて実際に測定される値を持つ。すなわち、この
場合、これらの式のΔLはΔL′に置き換えられること
なく、(6−1),(6−2)式はそのまま成立する。
〔数8〕式に(6−1),(6−2)式を代入すると、
Rext′は以下のようになる。
に基づいて実際に測定される値を持つ。すなわち、この
場合、これらの式のΔLはΔL′に置き換えられること
なく、(6−1),(6−2)式はそのまま成立する。
〔数8〕式に(6−1),(6−2)式を代入すると、
Rext′は以下のようになる。
【0033】
【数9】
【0034】一方、MOSFET1,MOSFET2に
ついての実効チャンネル長Leff1,Leff2と、
設計チャンネル長L1,L2と、ΔLとの間には、次の
関係が常に成立している。
ついての実効チャンネル長Leff1,Leff2と、
設計チャンネル長L1,L2と、ΔLとの間には、次の
関係が常に成立している。
【0035】
【数10】 Leff1=L1−ΔL (10−1) Leff2=L2−ΔL (10−2)
【0036】(10−1),(10−2)を〔数9〕式
に代入すると、Rext′は以下のようになる。
に代入すると、Rext′は以下のようになる。
【0037】
【数11】
【0038】もし、ΔL′≠ΔLであるか、あるいはρ
1≠ρ2であるときには、サブスレショルド域で〔数1
1〕式の第3項、あるいは第2項が大きくなり、〔数1
1〕式は発散する。逆に言うなら、Rextに与えらえ
る推定値ΔL′が適正であり、かつρ1=ρ2となるよ
うにVsubが与えられていれば、〔数11〕式は強い
直線特性を示す。これにより、ΔL′がΔLの適正値で
あることがわかるとともに、Rext′の値をも知るこ
とができる。通常、ゲート電圧Vgの所定範囲におい
て、外部抵抗を直線近似してその差分が最も小さいR
extを選び、このRextに用いられたΔL′をΔL
の適正値とする。
1≠ρ2であるときには、サブスレショルド域で〔数1
1〕式の第3項、あるいは第2項が大きくなり、〔数1
1〕式は発散する。逆に言うなら、Rextに与えらえ
る推定値ΔL′が適正であり、かつρ1=ρ2となるよ
うにVsubが与えられていれば、〔数11〕式は強い
直線特性を示す。これにより、ΔL′がΔLの適正値で
あることがわかるとともに、Rext′の値をも知るこ
とができる。通常、ゲート電圧Vgの所定範囲におい
て、外部抵抗を直線近似してその差分が最も小さいR
extを選び、このRextに用いられたΔL′をΔL
の適正値とする。
【0039】本実施例では、上記ΔLの適正値を求める
に際しては、次に述べる方法が採用される。以下、図2
に示すフローチャートにより本発明の測定方法の一実施
例を説明する。なお、本実施例では、MOSFET1の
サブストレート電位Vsub1を0とし、MOSFET
2についてのサブストレート電位Vsub2を変化させ
ることにより、ρ1=ρ2が成立し得るようにするもの
とする。
に際しては、次に述べる方法が採用される。以下、図2
に示すフローチャートにより本発明の測定方法の一実施
例を説明する。なお、本実施例では、MOSFET1の
サブストレート電位Vsub1を0とし、MOSFET
2についてのサブストレート電位Vsub2を変化させ
ることにより、ρ1=ρ2が成立し得るようにするもの
とする。
【0040】まず、所定の手段にドレイン電流I
d1(Vg(i)),Id2(Vg(i),Vsub2
(j))を保持しておき(ステップ1)、ΔL′
(k),Vsub 2(j)の変化範囲を設定しておく
(ステップ2)。ここではこれらの変化範囲をΔL′
(0)〜ΔL′(K)、Vsub2(0)〜Vsub2
(J)とし、またVgの取り得る値をV(i)(i=
0,1,・・・,I)とする。なお、添字k,jの増加
に伴いΔL′(k),Vsub2(j)は増加するもの
とする。
d1(Vg(i)),Id2(Vg(i),Vsub2
(j))を保持しておき(ステップ1)、ΔL′
(k),Vsub 2(j)の変化範囲を設定しておく
(ステップ2)。ここではこれらの変化範囲をΔL′
(0)〜ΔL′(K)、Vsub2(0)〜Vsub2
(J)とし、またVgの取り得る値をV(i)(i=
0,1,・・・,I)とする。なお、添字k,jの増加
に伴いΔL′(k),Vsub2(j)は増加するもの
とする。
【0041】次いで、ΔL′(k)およびV
sub2(j)の初期値(ΔL′(0),V
sub2(0))が設定され(ステップ3)、これらの
値に基づいてRext(Vg(i))が計算される(ス
テップ4)。Rext(Vg(i))は〔数7〕式のR
extと等価であり、ゲート電圧がVg(i)であると
きのId1(Vg(i))とVd(ドレイン電圧)とか
らR1が求められ、同じくId2(Vg(i),V
sub2(j))(いまは、j=0)とVdとからR2
が求められる。
sub2(j)の初期値(ΔL′(0),V
sub2(0))が設定され(ステップ3)、これらの
値に基づいてRext(Vg(i))が計算される(ス
テップ4)。Rext(Vg(i))は〔数7〕式のR
extと等価であり、ゲート電圧がVg(i)であると
きのId1(Vg(i))とVd(ドレイン電圧)とか
らR1が求められ、同じくId2(Vg(i),V
sub2(j))(いまは、j=0)とVdとからR2
が求められる。
【0042】ここで、Vg(i)の各値についてR
extの計算を行うべくi<Iが判断され(ステップ
5)、判断結果が真であるときはiはインクリメントさ
れ処理はステップ4に返される。これにより、Rext
(Vg(i))の計算は、i=Iとなるまで行われる。
一方、ステップ5において判断結果が偽であるとき(す
なわち、i=Iとなったとき)は、Rextの直線特性
の判断が行われる。ここでは、Rextの特性と所定の
直線(物理的に考察した外部抵抗のVg依存特性に基づ
く直線)との誤差が計算される(ステップ6)。
extの計算を行うべくi<Iが判断され(ステップ
5)、判断結果が真であるときはiはインクリメントさ
れ処理はステップ4に返される。これにより、Rext
(Vg(i))の計算は、i=Iとなるまで行われる。
一方、ステップ5において判断結果が偽であるとき(す
なわち、i=Iとなったとき)は、Rextの直線特性
の判断が行われる。ここでは、Rextの特性と所定の
直線(物理的に考察した外部抵抗のVg依存特性に基づ
く直線)との誤差が計算される(ステップ6)。
【0043】この誤差の計算が行われた後、ΔL′
(k)がΔL′(K)より小さいか否か、すなわちk<
Kであるか否かが判断される(ステップ7)。判断結果
が真であるときはkはインクリメントされ処理はステッ
プ4に返され、判断結果が偽であるときには処理はステ
ップ8に渡される。いまは、k=0であるので、k=1
とされて処理はステップ4に移行する。このようにし
て、サブストレート電位がVsub2(0)であるとき
の、ΔL′(0)〜ΔL′(K)についてのR
ext(Vg(i))および上記したRextと所定の
直線との誤差が順次が計算される。
(k)がΔL′(K)より小さいか否か、すなわちk<
Kであるか否かが判断される(ステップ7)。判断結果
が真であるときはkはインクリメントされ処理はステッ
プ4に返され、判断結果が偽であるときには処理はステ
ップ8に渡される。いまは、k=0であるので、k=1
とされて処理はステップ4に移行する。このようにし
て、サブストレート電位がVsub2(0)であるとき
の、ΔL′(0)〜ΔL′(K)についてのR
ext(Vg(i))および上記したRextと所定の
直線との誤差が順次が計算される。
【0044】処理がステップ8に渡されると、V
sub2(j)がVsub2(J)より小さいか否か、
すなわちj<Jであるか否かが判断され、判断結果が真
であるときにはjはインクリメントされ処理はステップ
4に返され、判断結果が偽であるときには処理はステッ
プ9に渡される。いまは、jは0から1に変更されて処
理はステップ4に移行する。そして、V
sub2(1)、さらにVsub2(2),Vsub2
(3),・・・について同様の処理が行われると、j<
Jが偽(j=J)となり、処理はステップ9に渡される
ことになる。ステップ9においては、最も強い直線特性
を有するRextを選び出し、このRext(上記した
所定の直線との誤差が小さい特性を有するRext)に
ついてのΔL′が適正なΔLとされて、処理は終了す
る。
sub2(j)がVsub2(J)より小さいか否か、
すなわちj<Jであるか否かが判断され、判断結果が真
であるときにはjはインクリメントされ処理はステップ
4に返され、判断結果が偽であるときには処理はステッ
プ9に渡される。いまは、jは0から1に変更されて処
理はステップ4に移行する。そして、V
sub2(1)、さらにVsub2(2),Vsub2
(3),・・・について同様の処理が行われると、j<
Jが偽(j=J)となり、処理はステップ9に渡される
ことになる。ステップ9においては、最も強い直線特性
を有するRextを選び出し、このRext(上記した
所定の直線との誤差が小さい特性を有するRext)に
ついてのΔL′が適正なΔLとされて、処理は終了す
る。
【0045】図3は本発明の測定装置の一実施例を示す
説明図である。同図において、外部抵抗検出手段1は演
算機能を有しており、外部抵抗式Rextは、外部抵抗
式設定手段2により与えられる。ここでは、上記設定手
段2は、〔数7〕式に示したRextを外部抵抗検出手
段1に与える。
説明図である。同図において、外部抵抗検出手段1は演
算機能を有しており、外部抵抗式Rextは、外部抵抗
式設定手段2により与えられる。ここでは、上記設定手
段2は、〔数7〕式に示したRextを外部抵抗検出手
段1に与える。
【0046】一方、推定値設定手段3は、ΔL′(k)
の初期設定値ΔL′(0)およびVsub2(j)の初
期設定値Vsub2(0)を、外部抵抗検出手段1にそ
れぞれ与える。さらにデータ保持手段4は、予め、MO
SFET1についてはVg(i)に応じたドレイン電流
Id1の値、およびId1に対するドレイン電圧Vdの
値を保有するとともに、Vg(i)とVsub2(j)
との値に対するId2の値、およびId2に対するV
d2の値を保有している。換言するなら、データ保持手
段4は、Vdに対するR1の値、およびVd,V
sub2に対するR2の値を保有していることになる。
の初期設定値ΔL′(0)およびVsub2(j)の初
期設定値Vsub2(0)を、外部抵抗検出手段1にそ
れぞれ与える。さらにデータ保持手段4は、予め、MO
SFET1についてはVg(i)に応じたドレイン電流
Id1の値、およびId1に対するドレイン電圧Vdの
値を保有するとともに、Vg(i)とVsub2(j)
との値に対するId2の値、およびId2に対するV
d2の値を保有している。換言するなら、データ保持手
段4は、Vdに対するR1の値、およびVd,V
sub2に対するR2の値を保有していることになる。
【0047】まず、データ保持手段4はVg(0)(た
とえば、数ボルト程度の値)に対応するR1、V
sub2(0),Vg(0)に対応するR2の値(Vg
(0)の関数は、推定値設定手段3により与えられるV
sub2(0)の値に応じて決定される)を、外部抵抗
検出手段1に出力する。外部抵抗検出手段1は上記R1
およびR2を取り込むとともに、データ保持手段4から
推定値ΔL′(0)を取り込む。
とえば、数ボルト程度の値)に対応するR1、V
sub2(0),Vg(0)に対応するR2の値(Vg
(0)の関数は、推定値設定手段3により与えられるV
sub2(0)の値に応じて決定される)を、外部抵抗
検出手段1に出力する。外部抵抗検出手段1は上記R1
およびR2を取り込むとともに、データ保持手段4から
推定値ΔL′(0)を取り込む。
【0048】次いで、Vg(i)を初期値Vg(0)か
らVg(I)まで順次変更(この場合には、Vg(i)
を0.5V程度まで下げる)しつつ、Rextの変化状
態を見る。このとき、外部抵抗検出手段1はVg(i)
が変化するごとに、R1,R2の値を取り込みつつR
extを演算している。これにより、ΔL′(k),V
sub2(j)が一定(ここでは、ΔL′(0),V
sub2(0))である条件下でのRextの直線特性
を得ることができる。
らVg(I)まで順次変更(この場合には、Vg(i)
を0.5V程度まで下げる)しつつ、Rextの変化状
態を見る。このとき、外部抵抗検出手段1はVg(i)
が変化するごとに、R1,R2の値を取り込みつつR
extを演算している。これにより、ΔL′(k),V
sub2(j)が一定(ここでは、ΔL′(0),V
sub2(0))である条件下でのRextの直線特性
を得ることができる。
【0049】前述した図2の実施例では、測定可能な全
てのΔL′,Vsub2についてRextの測定を行っ
たが、本発明では、たとえば外部抵抗検出手段1はR
extが上記所定の直線(物理的に考察した外部抵抗の
Vg依存特性に基づく直線)に近接していると判断され
るときには処理を終了することもできる。Rextが所
定の直線に近接していないと判断されるときには、外部
抵抗検出手段1は推定値設定手段3に新たなΔL′
(k)の設定を要求し、推定値設定手段3はこの値を更
新(インクリメント)する。
てのΔL′,Vsub2についてRextの測定を行っ
たが、本発明では、たとえば外部抵抗検出手段1はR
extが上記所定の直線(物理的に考察した外部抵抗の
Vg依存特性に基づく直線)に近接していると判断され
るときには処理を終了することもできる。Rextが所
定の直線に近接していないと判断されるときには、外部
抵抗検出手段1は推定値設定手段3に新たなΔL′
(k)の設定を要求し、推定値設定手段3はこの値を更
新(インクリメント)する。
【0050】いま、Rextが上記の所定の直線に近接
していないものとすると、推定値設定手段3は、推定値
ΔL′(0)をΔL′(1)に変更し、上記と同様の処
理を行う。そして、ΔL′(1)〜ΔL′(K)におい
ても、Rextが所定の直線と近接していないときは、
Vsub2(0)をVsub2(1)に変更し、以上と
同様のプロセスが繰り返される。そして、なおもR
extが所定の直線に近接しないと判断されるときは、
jを順次インクリメントし、Rextが所定の直線に近
接するまで(すなわち、ΔL′が適正なΔLであると判
断されるまで)、以上に述べたと同様のプロセスが繰り
返される。
していないものとすると、推定値設定手段3は、推定値
ΔL′(0)をΔL′(1)に変更し、上記と同様の処
理を行う。そして、ΔL′(1)〜ΔL′(K)におい
ても、Rextが所定の直線と近接していないときは、
Vsub2(0)をVsub2(1)に変更し、以上と
同様のプロセスが繰り返される。そして、なおもR
extが所定の直線に近接しないと判断されるときは、
jを順次インクリメントし、Rextが所定の直線に近
接するまで(すなわち、ΔL′が適正なΔLであると判
断されるまで)、以上に述べたと同様のプロセスが繰り
返される。
【0051】以上、図2および図3において述べたよう
に、適正な推定値ΔL′(すなわち、適正なΔL)を求
めれば、Leff2=L2−ΔL、またはLeff1=
L1−ΔLの関係式から、MOSFET1およびMOS
FET2の実効チャンネル長を求めることができる。
に、適正な推定値ΔL′(すなわち、適正なΔL)を求
めれば、Leff2=L2−ΔL、またはLeff1=
L1−ΔLの関係式から、MOSFET1およびMOS
FET2の実効チャンネル長を求めることができる。
【0052】図4(A)〜(C)は上記のようにして、
ΔL′を0.18μm,0.16μm,0,20μmと
し、Vsub2をそれぞれ0.165V,0.154
V,0.143V,0.132Vとして上記の処理を行
った実験例を示している。同図(A)の、Vsub2=
0.143VのRextが直線特性を示していることか
ら、適正なΔLは0.18μm、Vsub2=0.14
3Vであることがわかり、同時にRextは略600Ω
であることがわかる。なお、図5は、上記のようにして
求めたΔLの値から求めた実効チャンネル長Leff2
と、ドーピング濃度との関係を示しておく。
ΔL′を0.18μm,0.16μm,0,20μmと
し、Vsub2をそれぞれ0.165V,0.154
V,0.143V,0.132Vとして上記の処理を行
った実験例を示している。同図(A)の、Vsub2=
0.143VのRextが直線特性を示していることか
ら、適正なΔLは0.18μm、Vsub2=0.14
3Vであることがわかり、同時にRextは略600Ω
であることがわかる。なお、図5は、上記のようにして
求めたΔLの値から求めた実効チャンネル長Leff2
と、ドーピング濃度との関係を示しておく。
【0053】なお、本発明では、Rextの特性を、C
RTモニタ等に表示させ、これを見ながら直線特性をリ
アルタイムで観察することもできるし、直線特性を目視
することなくコンピュータにより監視するようにもでき
る。また、外部抵抗検出手段1、外部抵抗式設定手段
2、推定値設定手段3およびデータ保持手段4は同一機
器に一体に組み込む必要はなく、異なる機器の組合せと
して本発明の装置を構成することもできる。
RTモニタ等に表示させ、これを見ながら直線特性をリ
アルタイムで観察することもできるし、直線特性を目視
することなくコンピュータにより監視するようにもでき
る。また、外部抵抗検出手段1、外部抵抗式設定手段
2、推定値設定手段3およびデータ保持手段4は同一機
器に一体に組み込む必要はなく、異なる機器の組合せと
して本発明の装置を構成することもできる。
【0054】たとえば、図3において、データ保持手段
を横河・ヒューレット・パッカード株式会社により販売
されているHP4145B半導体パラメータ・アナライ
ザ等で置き換えて供試MOSトランジスタの測定を行
い、その測定値を利用することもできる。さらに、図3
のシステム全体を同じく横河・ヒューレット・パッカー
ド株式会社により販売されているIC−CAP回路/デ
バイス・モデリング・スフトウェアHPE3300Aを
実装したシステムで実現することも容易である。
を横河・ヒューレット・パッカード株式会社により販売
されているHP4145B半導体パラメータ・アナライ
ザ等で置き換えて供試MOSトランジスタの測定を行
い、その測定値を利用することもできる。さらに、図3
のシステム全体を同じく横河・ヒューレット・パッカー
ド株式会社により販売されているIC−CAP回路/デ
バイス・モデリング・スフトウェアHPE3300Aを
実装したシステムで実現することも容易である。
【0055】また、上記実施例では、R1,R2は〔数
8〕式で示されるものとしたが、たとえばR2が、
8〕式で示されるものとしたが、たとえばR2が、
【0056】
【数12】 R2=(L2−αΔL−β)ρ2+aRext+b
【0057】のように表されることが予め分かっている
場合、上式を以下のように変形することができる。
場合、上式を以下のように変形することができる。
【0058】
【数13】 (R2−b)/a=(L2−β−αΔL)・ρ2/a+Rext ={(L2−β)/α−ΔL}(α/a)ρ2+Rext
【0059】ここで、新たに、(R2−b)/a=R
2e、(L2−β)/α=L2e、(α/a)ρ2=ρ
2eと書き直すと、
2e、(L2−β)/α=L2e、(α/a)ρ2=ρ
2eと書き直すと、
【0060】
【数14】R2e=(L2e−ΔL)ρ2e+Rext
【0061】となる。ここで、改めてR2eをソース・
ドレインの端子間抵抗と、L2eを設計チャンネル長
と、ρ2eを実効チャンネル単位長あたりの抵抗と考え
れば、〔数14〕式を用いることができ、前述した本発
明の理論をそのまま適用することができる。また、R2
が、
ドレインの端子間抵抗と、L2eを設計チャンネル長
と、ρ2eを実効チャンネル単位長あたりの抵抗と考え
れば、〔数14〕式を用いることができ、前述した本発
明の理論をそのまま適用することができる。また、R2
が、
【0062】
【数15】R2=m(L2−ΔL)ρ2+mRext
【0063】のように表されることが予め分かっている
場合、上式を以下のように変形することができる。
場合、上式を以下のように変形することができる。
【0064】
【数16】R2/m=(L2−ΔL)ρ2+Rext
【0065】ここで、改めてR2/mをソース・ドレイ
ンの端子間抵抗と考えれば、この場合にも〔数16〕式
を用いることができ、前述した本発明の理論をそのまま
適用することができる。
ンの端子間抵抗と考えれば、この場合にも〔数16〕式
を用いることができ、前述した本発明の理論をそのまま
適用することができる。
【0066】なお、上記実施例では、Vsub1=一定
としたが、ρ1=ρ2の条件を満たすために
Vsub1,Vsub2の双方を変化させることもでき
ることは勿論である。
としたが、ρ1=ρ2の条件を満たすために
Vsub1,Vsub2の双方を変化させることもでき
ることは勿論である。
【0067】
【発明の効果】本発明は上記のように構成したので、以
下の効果を奏することができる。 (1)チャンネル長の短いMOSトランジスタの実効チ
ャンネル長を正確に求めることができる。 (2)必要に応じて外部抵抗値をも同時に求めることが
できる。 (3)回路設計等に際し、V−I特性等を的確に予測で
きるので、質の高い設計が可能になる。また、プロセス
モニタにおいても、実効チャンネル長を正確に知ること
ができるので、信頼性の高いデバイスの製造が可能とな
る。
下の効果を奏することができる。 (1)チャンネル長の短いMOSトランジスタの実効チ
ャンネル長を正確に求めることができる。 (2)必要に応じて外部抵抗値をも同時に求めることが
できる。 (3)回路設計等に際し、V−I特性等を的確に予測で
きるので、質の高い設計が可能になる。また、プロセス
モニタにおいても、実効チャンネル長を正確に知ること
ができるので、信頼性の高いデバイスの製造が可能とな
る。
【図1】MOSFETについての、ソース・ドレインの
端子間抵抗と、実効チャンネル長部分における抵抗と、
外部抵抗との関係を示す図である。
端子間抵抗と、実効チャンネル長部分における抵抗と、
外部抵抗との関係を示す図である。
【図2】本発明の測定方法のフローチャートを示す図で
ある。
ある。
【図3】本発明の測定装置の一実施例を示す説明図であ
る。
る。
【図4】(A)〜(C)は本発明によるΔLの測定例を
示す図である。
示す図である。
【図5】ΔLの値から求めた実効チャンネル長と、ドー
ピング濃度との関係を示す図である。
ピング濃度との関係を示す図である。
【図6】(A)はドーピーング密度が急激に変化するM
OSトランジスタの例を示す図、(B)はドーピング密
度の分布が徐々に変化するMOSトランジスタの例を示
す図である。
OSトランジスタの例を示す図、(B)はドーピング密
度の分布が徐々に変化するMOSトランジスタの例を示
す図である。
【図7】(A)はMOSトランジスタの設計チャンネル
長Lを横軸にとり、各MOSトランジスタのチャンネル
抵抗Rcを縦軸にとったときの特性を示す図、(B)は
一点では交叉しない特性を示す図である。
長Lを横軸にとり、各MOSトランジスタのチャンネル
抵抗Rcを縦軸にとったときの特性を示す図、(B)は
一点では交叉しない特性を示す図である。
1 外部抵抗検出手段 2 外部抵抗式設定手段 3 推定値設定手段 4 データ保持手段
Claims (7)
- 【請求項1】 相異なる設計チャンネル長を有する第
1,第2のMOSトランジスタの少なくとも一方の実効
チャンネル長を測定する方法において、 前記MOSトランジスタの双方のゲート電圧と少なくと
も一方のサブストレート電圧に対する前記第1,第2の
MOSトランジスタのそれぞれのソース・ドレインの端
子間抵抗を測定することにより、前記ゲート電圧と前記
サブストレート電圧によらない前記実効チャンネル長を
決定するようにしたことを特徴とするMOSトランジス
タの実効チャンネル長の測定方法。 - 【請求項2】 少なくとも共通のΔL(設計チャンネル
長−実効チャンネル長)をパラメータとして含み、かつ
相異なる設計チャンネル長を有する少なくとも2つのM
OSトランジスタに適用できるチャンネル以外の寄生素
子の特性を示す外部抵抗式Rextを予め定めておき、
このRextにΔLの推定値ΔL′を与え、当該R
extが物理的に考察した外部抵抗のゲート電圧
(Vg)依存特性に近接した特性を示すときに、このΔ
L′をΔLの適正値とすることを特徴とするMOSトラ
ンジスタの実効チャンネル長の測定方法。 - 【請求項3】 前記Rextを、相異なる設計チャンネ
ル長を有する第1,第2のMOSトランジスタに基づい
て、 【数1】 Rext={(L2−ΔL)R1−(L1−ΔL)R2}/(L2−L1) ただし、L1,L2:第1,第2のMOSトランジスタ
の各設計チャンネル長 R1,R2:第1,第2のMOSトランジスタのソース
・ドレインの端子間抵抗として定め、 第1のMOSトランジスタの実効チャンネル単位長あた
りの抵抗ρ1と第2のMOSトランジスタの実効チャン
ネル単位長あたりの抵抗ρ2とが等しくなるように、少
なくとも何れか一方のMOSトランジスタのサブストレ
ート電位Vsu bを調整しつつ、Rextには前記推定
値ΔL′を与え、前記Rextがゲート電圧Vgの減少
に伴い最も強い直線特性を示すときに、このΔL′をΔ
Lの適正値とすることを特徴とする請求項2に記載のM
OSトランジスタの実効チャンネル長の測定方法。 - 【請求項4】 一方のMOSトランジスタについてId
(ドレイン電流)−Vg特性を、他方のMOSトランジ
スタについてId−Vg,Vsub特性を、それぞれ関
数Id(Vg),Id(Vg,Vsub)として保持し
ておき、 前記RextにVsubとVgとにより得られるR1,
R2を与えることを特徴とする請求項3に記載のMOS
トランジスタの実効チャンネル長の測定方法。 - 【請求項5】 少なくとも共通のΔL(設計チャンネル
長−実効チャンネル長)をパラメータとして含み、かつ
相異なる設計チャンネル長を有する少なくとも2つのM
OSトランジスタに適用できる外部抵抗式Rextを予
め設定する外部抵抗式設定手段、 前記RextにΔLの推定値ΔL′を与える推定値設定
手段、 前記Rextが物理的に考察した外部抵抗のゲート電圧
(Vg)依存特性に近接した特性を示すときにこれを検
出する外部抵抗検出手段、 を有してなることを特徴とするMOSトランジスタの実
効チャンネル長の測定装置。 - 【請求項6】 外部抵抗式設定手段が、前記R
extを、第1,第2のMOSトランジスタに基づい
て、 【数2】 Rext={(L2−ΔL)R1−(L1−ΔL)R2}/(L2−L1) ただし、L1,L2:第1,第2のMOSトランジスタ
の各設計チャンネル長 R1,R2:第1,第2のMOSトランジスタのソース
・ドレインの端子間抵抗として定め、 前記推定値設定手段が、第1のMOSトランジスタの実
効チャンネル単位長あたりの抵抗ρ1と第2のMOSト
ランジスタの実効チャンネル単位長あたりの抵抗ρ2と
が等しくなるように、少なくとも一方のMOSトランジ
スタのサブストレート電位Vsubを調整しつつ、R
extに前記推定値ΔL′を与え、 前記外部抵抗検出手段が、前記Rextがゲート電圧V
gの減少に伴い最も強い直線特性を示すときにこれを検
出することを特徴とする請求項5に記載のMOSトラン
ジスタの実効チャンネル長の測定装置。 - 【請求項7】 一方のMOSトランジスタについてId
(ドレイン電流)−Vg特性を、他方のMOSトランジ
スタについてId−Vg,Vsub特性を、それぞれ関
数Id(Vg),Id(Vg,Vsub)として保持す
るデータ保持手段を有し、該保持手段が、前記外部抵抗
式設定手段にVsubとVgとにより得られるR1,R
2を与えることを特徴とする請求項6に記載のMOSト
ランジスタの実効チャンネル長の測定装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23543393A JPH0786363A (ja) | 1993-08-27 | 1993-08-27 | Mosトランジスタの実効チャンネル長の測定方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23543393A JPH0786363A (ja) | 1993-08-27 | 1993-08-27 | Mosトランジスタの実効チャンネル長の測定方法および装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0786363A true JPH0786363A (ja) | 1995-03-31 |
Family
ID=16986041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23543393A Pending JPH0786363A (ja) | 1993-08-27 | 1993-08-27 | Mosトランジスタの実効チャンネル長の測定方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0786363A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100766257B1 (ko) * | 2006-10-24 | 2007-10-15 | 동부일렉트로닉스 주식회사 | 유효채널 길이를 측정하기 위한 테스트 패턴을 포함하는반도체소자 및 그 패턴을 이용한 유효채널 길이를 측정하는방법 |
KR20170123511A (ko) * | 2016-04-29 | 2017-11-08 | 고려대학교 산학협력단 | 유사문턱전압에서 동작하는 트랜지스터의 채널 길이 결정 방법 및 그 방법이 적용된 트랜지스터 |
-
1993
- 1993-08-27 JP JP23543393A patent/JPH0786363A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100766257B1 (ko) * | 2006-10-24 | 2007-10-15 | 동부일렉트로닉스 주식회사 | 유효채널 길이를 측정하기 위한 테스트 패턴을 포함하는반도체소자 및 그 패턴을 이용한 유효채널 길이를 측정하는방법 |
KR20170123511A (ko) * | 2016-04-29 | 2017-11-08 | 고려대학교 산학협력단 | 유사문턱전압에서 동작하는 트랜지스터의 채널 길이 결정 방법 및 그 방법이 적용된 트랜지스터 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Chern et al. | A new method to determine MOSFET channel length | |
US5821766A (en) | Method and apparatus for measuring the metallurgical channel length of a semiconductor device | |
US7302378B2 (en) | Electrostatic discharge protection device modeling method and electrostatic discharge simulation method | |
CN111368490B (zh) | 横向双扩散晶体管的电路系统及其建模方法 | |
JP3269459B2 (ja) | Misfetのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体 | |
US6714027B1 (en) | Method and apparatus for calculating the electrical characteristics of materials of thin film transistors | |
US7514940B1 (en) | System and method for determining effective channel dimensions of metal oxide semiconductor devices | |
US5773317A (en) | Test structure and method for determining metal-oxide-silicon field effect transistor fringing capacitance | |
JP2001313323A (ja) | 半導体装置の特性評価装置、特性評価方法、および特性評価パターン | |
Lee | A capacitance-based method for experimental determination of metallurgical channel length of submicron LDD MOSFETs | |
JPH0786363A (ja) | Mosトランジスタの実効チャンネル長の測定方法および装置 | |
Benson et al. | A physically based relation between extracted threshold voltage and surface potential flat band voltage for MOSFET compact modeling | |
US6530064B1 (en) | Method and apparatus for predicting an operational lifetime of a transistor | |
US6750673B1 (en) | Method for measuring an effective channel length of a MOSFET | |
US20100060302A1 (en) | Semiconductor device and method for measuring analog channel resistance thereof | |
JP3175959B2 (ja) | 半導体集積回路のシミュレーション方法 | |
JPH07176740A (ja) | M0sfetのデバイスモデルとパラメータ抽出方法 | |
US20060115910A1 (en) | Method for predicting lifetime of insulating film | |
JP2008053617A (ja) | 電流モデル作成方法および電子回路 | |
JP2002353440A (ja) | 半導体素子の特性シミュレーション方法及び特性シミュレーション装置 | |
US7512499B1 (en) | System and method for determining substrate doping density in metal oxide semiconductor devices | |
JP3204298B2 (ja) | Mosfetデバイスのゲート長測定方法および測定装置 | |
JP3340535B2 (ja) | 半導体特性測定システム | |
Zhou et al. | A new" critical-current at linear-threshold" method for direct extraction of deep-submicron MOSFET effective channel length | |
JP2000133800A (ja) | 半導体装置の評価方法及び半導体装置の製造方法 |