JPH0992700A - 半導体評価素子及びその評価方法 - Google Patents
半導体評価素子及びその評価方法Info
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- JPH0992700A JPH0992700A JP24585495A JP24585495A JPH0992700A JP H0992700 A JPH0992700 A JP H0992700A JP 24585495 A JP24585495 A JP 24585495A JP 24585495 A JP24585495 A JP 24585495A JP H0992700 A JPH0992700 A JP H0992700A
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- gate electrode
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Abstract
(57)【要約】
【課題】 従来は、モニタ複合パターンとシート抵抗パ
ターンの２種類のパターンの測定が必要である。この２
種類のパターンのシート抵抗が等しいと仮定してゲート
長を算出しているが、実際には等しくない場合がある。 【解決手段】 ６つの絶縁ゲート電界効果トランジスタ
Ｔｒ１〜Ｔｒ６は、共通のゲート電極パターン１を有し
ている。絶縁ゲート電界効果トランジスタＴｒ１〜Ｔｒ
６は、設計ゲート長の異なるそれぞれのゲート電極１ａ
〜１ｆと、それぞれのソース２及びドレイン３より構成
されている。各トランジスタＴｒ１〜Ｔｒ６のゲート電
極のコンダクタンスを測定し、このコンダクタンスと各
トランジスタＴｒ１〜Ｔｒ６の設計ゲート長との直線関
係が成り立つ領域の直線の傾きからシート抵抗を算出す
る。また、シート抵抗と複数の端子間距離とゲート電極
コンダクタンスとから、ゲート電極パターン１の幅であ
るゲート長を算出する。
ターンの２種類のパターンの測定が必要である。この２
種類のパターンのシート抵抗が等しいと仮定してゲート
長を算出しているが、実際には等しくない場合がある。 【解決手段】 ６つの絶縁ゲート電界効果トランジスタ
Ｔｒ１〜Ｔｒ６は、共通のゲート電極パターン１を有し
ている。絶縁ゲート電界効果トランジスタＴｒ１〜Ｔｒ
６は、設計ゲート長の異なるそれぞれのゲート電極１ａ
〜１ｆと、それぞれのソース２及びドレイン３より構成
されている。各トランジスタＴｒ１〜Ｔｒ６のゲート電
極のコンダクタンスを測定し、このコンダクタンスと各
トランジスタＴｒ１〜Ｔｒ６の設計ゲート長との直線関
係が成り立つ領域の直線の傾きからシート抵抗を算出す
る。また、シート抵抗と複数の端子間距離とゲート電極
コンダクタンスとから、ゲート電極パターン１の幅であ
るゲート長を算出する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体評価素子及び
その評価方法に係り、特に絶縁ゲート電界効果トランジ
スタのゲート長を用いてトランジスタの電気特性を厳密
に評価する半導体評価素子及びその評価方法に関する。
その評価方法に係り、特に絶縁ゲート電界効果トランジ
スタのゲート長を用いてトランジスタの電気特性を厳密
に評価する半導体評価素子及びその評価方法に関する。
【０００２】
【従来の技術】半導体装置は微細加工技術の進歩と共に
寸法の縮小が行われ、集積回路の大規模化と高速化が図
られてきた。かかる集積回路を構成する素子の一つであ
る絶縁ゲート電界効果トランジスタにおいて、ゲート長
の寸法精度が素子の性能や信頼性にとって最も重要な要
素の一つであり、トランジスタの電気特性と対応させて
比較することが必要である。一般に、ゲート長の測定
は、ゲート電極の加工直後にＳＥＭ観察により行われて
きた。しかし、様々な設計ゲート寸法のトランジスタの
ゲート長を多数測定するには長時間を要したり、電子線
の照射による素子の劣化といった問題がある。
寸法の縮小が行われ、集積回路の大規模化と高速化が図
られてきた。かかる集積回路を構成する素子の一つであ
る絶縁ゲート電界効果トランジスタにおいて、ゲート長
の寸法精度が素子の性能や信頼性にとって最も重要な要
素の一つであり、トランジスタの電気特性と対応させて
比較することが必要である。一般に、ゲート長の測定
は、ゲート電極の加工直後にＳＥＭ観察により行われて
きた。しかし、様々な設計ゲート寸法のトランジスタの
ゲート長を多数測定するには長時間を要したり、電子線
の照射による素子の劣化といった問題がある。
【０００３】そこで、従来より、トランジスタの特性を
求めるのに用いるモニタトランジスタパターンと、トラ
ンジスタのゲート長を電気的に求めるのに用いるモニタ
抵抗パターンとを一体化したモニタ複合パターンを、ウ
ェーハ面上に形成するようにした半導体素子の評価方法
が知られている（特開平２−１２９９４３号公報：発明
の名称「半導体装置の製造方法」）。
求めるのに用いるモニタトランジスタパターンと、トラ
ンジスタのゲート長を電気的に求めるのに用いるモニタ
抵抗パターンとを一体化したモニタ複合パターンを、ウ
ェーハ面上に形成するようにした半導体素子の評価方法
が知られている（特開平２−１２９９４３号公報：発明
の名称「半導体装置の製造方法」）。
【０００４】図７は上記の従来の半導体素子の評価方法
の一例の説明図で、同図（ａ）はゲート長とトランジス
タの特性を電気的に測定するための、モニタトランジス
タパターンとモニタ抵抗パターンとを一体化したモニタ
複合パターンの平面図である。また、図７（ｂ）は同図
（ａ）のＥ−Ｅ断面のモニタトランジスタの構造を示す
図で、モニタトランジスタにおいて電流の流れる方向に
平行な方向を示している。更に、図７（ｃ）はゲートの
シート抵抗Ｒ ｓを測定するためのシート抵抗パターンを
示す。このシート抵抗パターンは、矩形の領域に４つの
パッド２４、２５、２６及び２７を有するパターンであ
る。例えばパッド２４、２７間の電流とパッド２５、２
６間の電圧とから求めた第１の抵抗値と、パッド２６、
２７間の電流とパッド２４、２５間の電圧から求めた第
２の抵抗値をもとに公知の４端子法による式によりシー
ト抵抗Ｒｓが求められる。
の一例の説明図で、同図（ａ）はゲート長とトランジス
タの特性を電気的に測定するための、モニタトランジス
タパターンとモニタ抵抗パターンとを一体化したモニタ
複合パターンの平面図である。また、図７（ｂ）は同図
（ａ）のＥ−Ｅ断面のモニタトランジスタの構造を示す
図で、モニタトランジスタにおいて電流の流れる方向に
平行な方向を示している。更に、図７（ｃ）はゲートの
シート抵抗Ｒ ｓを測定するためのシート抵抗パターンを
示す。このシート抵抗パターンは、矩形の領域に４つの
パッド２４、２５、２６及び２７を有するパターンであ
る。例えばパッド２４、２７間の電流とパッド２５、２
６間の電圧とから求めた第１の抵抗値と、パッド２６、
２７間の電流とパッド２４、２５間の電圧から求めた第
２の抵抗値をもとに公知の４端子法による式によりシー
ト抵抗Ｒｓが求められる。
【０００５】図７（ａ）に示すモニタ複合パターンにお
いて、トランジスタ特性はゲート２１、ソース２２及び
ドレイン２３によって測定される。一方、図７（ｃ）の
シート抵抗パターンから４端子抵抗測定方法で求めた図
７（ａ）のモニタ複合パターンのシート抵抗Ｒｓと、パ
ッドＡとパッドＤとの間に流す一定電流の電流値Ｉと、
パッドＢとパッドＣとの間の既知の長さＬと、パッドＢ
とパッドＣとの間の電圧差Ｖを測定すると、モニタ複合
パターンの幅Ｗは次式から求められる。
いて、トランジスタ特性はゲート２１、ソース２２及び
ドレイン２３によって測定される。一方、図７（ｃ）の
シート抵抗パターンから４端子抵抗測定方法で求めた図
７（ａ）のモニタ複合パターンのシート抵抗Ｒｓと、パ
ッドＡとパッドＤとの間に流す一定電流の電流値Ｉと、
パッドＢとパッドＣとの間の既知の長さＬと、パッドＢ
とパッドＣとの間の電圧差Ｖを測定すると、モニタ複合
パターンの幅Ｗは次式から求められる。
【０００６】 Ｗ＝（Ｒｓ×Ｌ）／（Ｖ／Ｉ） （１） このように、この従来方法によれば、モニタ複合パター
ンにおいて、ゲート長とトランジスタの特性が同一位置
において対応して求めることが可能である。
ンにおいて、ゲート長とトランジスタの特性が同一位置
において対応して求めることが可能である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
従来方法によるゲート長の決定には、モニタ複合パター
ンとシート抵抗パターンの２種類のパターンの測定が必
要である。また、上式はこの２種類のパターンのシート
抵抗が等しいと仮定しているが、実際には等しくない場
合があるという問題がある。
従来方法によるゲート長の決定には、モニタ複合パター
ンとシート抵抗パターンの２種類のパターンの測定が必
要である。また、上式はこの２種類のパターンのシート
抵抗が等しいと仮定しているが、実際には等しくない場
合があるという問題がある。
【０００８】図８はこの問題を説明するための図であ
る。図８（ａ）は図７（ａ）と同様のモニタ複合パター
ンの平面図である。図８（ｂ）は図８（ａ）のモニタ複
合パターンのＦ−Ｆ線に沿う断面図で、ゲート２１の抵
抗測定の際に電流の流れる方向に平行な方向を示してい
る。図８（ｂ）において、シリコン基板２８の表面にフ
ィールド酸化膜２９によって画定された表面にゲート酸
化膜３０を介して多結晶シリコン膜３１とタングステン
シリサイド膜３２の複合膜からなるゲート２１が形成さ
れた素子を示す。図７（ｃ）に示したシート抵抗パター
ンは、フィールド酸化膜２９によって画定された領域が
存在しないために、４端子パターンは平坦な領域に形成
されている。
る。図８（ａ）は図７（ａ）と同様のモニタ複合パター
ンの平面図である。図８（ｂ）は図８（ａ）のモニタ複
合パターンのＦ−Ｆ線に沿う断面図で、ゲート２１の抵
抗測定の際に電流の流れる方向に平行な方向を示してい
る。図８（ｂ）において、シリコン基板２８の表面にフ
ィールド酸化膜２９によって画定された表面にゲート酸
化膜３０を介して多結晶シリコン膜３１とタングステン
シリサイド膜３２の複合膜からなるゲート２１が形成さ
れた素子を示す。図７（ｃ）に示したシート抵抗パター
ンは、フィールド酸化膜２９によって画定された領域が
存在しないために、４端子パターンは平坦な領域に形成
されている。
【０００９】一方、モニタ複合パターンはフィールド酸
化膜２９による段差部３３が存在するために、ゲート２
１は平坦な表面ではなく、凹凸のある表面に形成されて
いる。その結果、平面領域と凹凸を含む領域でのシート
抵抗に差を生じてしまう。
化膜２９による段差部３３が存在するために、ゲート２
１は平坦な表面ではなく、凹凸のある表面に形成されて
いる。その結果、平面領域と凹凸を含む領域でのシート
抵抗に差を生じてしまう。
【００１０】この現象の原因には２つあり、そのうちの
第１の原因は、図７（ａ）に示されたモニタ複合パター
ンのパッドＢとパッドＣとの間の平面上に投影した長さ
Ｌと段差部３３を横切るためにうねった実際の長さに差
を生じる点である。第２の原因は、スパッタ法で堆積さ
れたタングステンシリサイド膜３２の膜厚において、平
坦部の膜厚ｔ１と段差部３３の膜厚ｔ２に差がある点で
ある。
第１の原因は、図７（ａ）に示されたモニタ複合パター
ンのパッドＢとパッドＣとの間の平面上に投影した長さ
Ｌと段差部３３を横切るためにうねった実際の長さに差
を生じる点である。第２の原因は、スパッタ法で堆積さ
れたタングステンシリサイド膜３２の膜厚において、平
坦部の膜厚ｔ１と段差部３３の膜厚ｔ２に差がある点で
ある。
【００１１】この２つの原因によって、モニタ複合パタ
ーンにおいて段差を含むシート抵抗、正確には抵抗を測
定する際に段差を横切る方向に電流が流れる場合の単位
幅及び単位長さあたりの擬シート抵抗は、図７（ｃ）の
シート抵抗パターンで測定されるシート抵抗より大きく
なる。
ーンにおいて段差を含むシート抵抗、正確には抵抗を測
定する際に段差を横切る方向に電流が流れる場合の単位
幅及び単位長さあたりの擬シート抵抗は、図７（ｃ）の
シート抵抗パターンで測定されるシート抵抗より大きく
なる。
【００１２】本発明は以上の点に鑑みなされたもので、
段差を含む表面に形成された試験トランジスタ素子のゲ
ート長を誤差を含まずに高精度に求められる半導体評価
素子及びその評価方法を提供することを目的とする。
段差を含む表面に形成された試験トランジスタ素子のゲ
ート長を誤差を含まずに高精度に求められる半導体評価
素子及びその評価方法を提供することを目的とする。
【００１３】また、本発明の他の目的は、シート抵抗測
定用のシート抵抗パターを不要とし得る半導体評価素子
及びその評価方法を提供することを目的とする。
定用のシート抵抗パターを不要とし得る半導体評価素子
及びその評価方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体評価素子は、互いに設計ゲート長が
異なる複数の絶縁ゲート電界効果トランジスタに共通の
ゲート電極パターンと共通のソース配線と個別のドレイ
ン配線を設け、ゲート電極パターンは、複数の絶縁ゲー
ト電界効果トランジスタの各ゲート電極コンダクタンス
測定用の複数の端子を有する構成としたことを特徴とす
る。
め、本発明の半導体評価素子は、互いに設計ゲート長が
異なる複数の絶縁ゲート電界効果トランジスタに共通の
ゲート電極パターンと共通のソース配線と個別のドレイ
ン配線を設け、ゲート電極パターンは、複数の絶縁ゲー
ト電界効果トランジスタの各ゲート電極コンダクタンス
測定用の複数の端子を有する構成としたことを特徴とす
る。
【００１５】また、本発明の半導体評価素子は、共通の
ゲート電極パターンと共通のソース配線と個別のドレイ
ン配線を有し、かつ、ゲート電極パターンはゲート電極
コンダクタンス測定用の複数の端子を有する、互いに設
計ゲート長が異なる複数の絶縁ゲート電界効果トランジ
スタを一組としたとき、複数組の複数の絶縁ゲート電界
効果トランジスタをアレイ状に配列し、複数組の複数の
絶縁ゲート電界効果トランジスタの各組共通のソース配
線と、各組の同じ順番の絶縁ゲート電界効果トランジス
タのドレイン同士を接続するドレイン配線を有すること
を特徴とする。
ゲート電極パターンと共通のソース配線と個別のドレイ
ン配線を有し、かつ、ゲート電極パターンはゲート電極
コンダクタンス測定用の複数の端子を有する、互いに設
計ゲート長が異なる複数の絶縁ゲート電界効果トランジ
スタを一組としたとき、複数組の複数の絶縁ゲート電界
効果トランジスタをアレイ状に配列し、複数組の複数の
絶縁ゲート電界効果トランジスタの各組共通のソース配
線と、各組の同じ順番の絶縁ゲート電界効果トランジス
タのドレイン同士を接続するドレイン配線を有すること
を特徴とする。
【００１６】また、本発明の半導体評価素子の評価方法
は、上記目的達成のため、互いに設計ゲート長が異なる
複数の絶縁ゲート電界効果トランジスタに共通のゲート
電極パターンと共通のソース配線と個別のドレイン配線
を設け、ゲート電極パターンは、複数の絶縁ゲート電界
効果トランジスタの各ゲート電極コンダクタンス測定用
の複数の端子を一組又は複数組有する半導体評価素子
の、複数の端子を用いて複数の絶縁ゲート電界効果トラ
ンジスタのゲート電極コンダクタンスをそれぞれ測定
し、測定したゲート電極コンダクタンスと複数の絶縁ゲ
ート電界効果トランジスタの設計ゲート長との直線関係
が成り立つ領域の直線の傾きからシート抵抗を算出する
ことを特徴とする。
は、上記目的達成のため、互いに設計ゲート長が異なる
複数の絶縁ゲート電界効果トランジスタに共通のゲート
電極パターンと共通のソース配線と個別のドレイン配線
を設け、ゲート電極パターンは、複数の絶縁ゲート電界
効果トランジスタの各ゲート電極コンダクタンス測定用
の複数の端子を一組又は複数組有する半導体評価素子
の、複数の端子を用いて複数の絶縁ゲート電界効果トラ
ンジスタのゲート電極コンダクタンスをそれぞれ測定
し、測定したゲート電極コンダクタンスと複数の絶縁ゲ
ート電界効果トランジスタの設計ゲート長との直線関係
が成り立つ領域の直線の傾きからシート抵抗を算出する
ことを特徴とする。
【００１７】また、本発明の半導体評価素子の評価方法
では、算出されたシート抵抗と複数の端子間距離とゲー
ト電極コンダクタンスとから、ゲート電極パターンの幅
であるゲート長を算出する。
では、算出されたシート抵抗と複数の端子間距離とゲー
ト電極コンダクタンスとから、ゲート電極パターンの幅
であるゲート長を算出する。
【００１８】ここで、本発明の半導体評価素子は複数の
絶縁ゲート電界効果トランジスタに共通のゲート電極パ
ターンに、各ゲート電極コンダクタンス測定用の複数の
端子を有する構成であるため、複数の端子を用いて各絶
縁ゲート電界効果トランジスタのゲート電極コンダクタ
ンスを測定し、これと設計ゲート長の直線関係からシー
ト抵抗を求めることができる。
絶縁ゲート電界効果トランジスタに共通のゲート電極パ
ターンに、各ゲート電極コンダクタンス測定用の複数の
端子を有する構成であるため、複数の端子を用いて各絶
縁ゲート電界効果トランジスタのゲート電極コンダクタ
ンスを測定し、これと設計ゲート長の直線関係からシー
ト抵抗を求めることができる。
【００１９】また、本発明では、ゲート電極パターンが
複数の絶縁ゲート電界効果トランジスタに共通で、そこ
に流れる電流がトランジスタ部のゲート電極の段差を横
切る方向に流れるため、シート抵抗としてトランジスタ
部のゲート電極の段差を横切る方向に電流が流れる場合
の単位幅及び単位長さ当りの擬シート抵抗を求めること
ができる。
複数の絶縁ゲート電界効果トランジスタに共通で、そこ
に流れる電流がトランジスタ部のゲート電極の段差を横
切る方向に流れるため、シート抵抗としてトランジスタ
部のゲート電極の段差を横切る方向に電流が流れる場合
の単位幅及び単位長さ当りの擬シート抵抗を求めること
ができる。
【００２０】更に、本発明では、上記複数の絶縁ゲート
電界効果トランジスタを一組としたとき、複数組の複数
の絶縁ゲート電界効果トランジスタをアレイ状に配列し
た半導体評価素子の個々の絶縁ゲート電界効果トランジ
スタのゲート長を、実際のゲート長とよく一致する値で
求めることができる。
電界効果トランジスタを一組としたとき、複数組の複数
の絶縁ゲート電界効果トランジスタをアレイ状に配列し
た半導体評価素子の個々の絶縁ゲート電界効果トランジ
スタのゲート長を、実際のゲート長とよく一致する値で
求めることができる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる半導体評価
素子の第１の実施の形態のパターンを示す平面図であ
る。同図において、６つの絶縁ゲート電界効果トランジ
スタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６
は、共通のゲート電極パターン１を有している。また、
上記の絶縁ゲート電界効果トランジスタＴｒ１、Ｔｒ
２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６は、設計ゲート長
の異なるそれぞれのゲート電極１ａ、１ｂ、１ｃ、１
ｄ、１ｅ、１ｆと、それぞれのソース２及びドレイン３
より構成されている。
て図面と共に説明する。図１は本発明になる半導体評価
素子の第１の実施の形態のパターンを示す平面図であ
る。同図において、６つの絶縁ゲート電界効果トランジ
スタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６
は、共通のゲート電極パターン１を有している。また、
上記の絶縁ゲート電界効果トランジスタＴｒ１、Ｔｒ
２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６は、設計ゲート長
の異なるそれぞれのゲート電極１ａ、１ｂ、１ｃ、１
ｄ、１ｅ、１ｆと、それぞれのソース２及びドレイン３
より構成されている。
【００２２】トランジスタＴｒ１〜Ｔｒ６の各ソース２
はソースコンタクト５を介して共通ソース配線８と接続
されている。また、トランジスタＴｒ１〜Ｔｒ６の各ド
レイン３は各々のドレインコンタクト６を介して複数の
ドレイン配線９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆに別
々に接続されている。ゲート電極パターン１には複数の
端子があり、各端子はゲートコンタクト４を介してゲー
ト電極第１〜第９配線７ａ、７ｂ、７ｃ、７ｄ、７ｅ、
７ｆ、７ｇ、７ｈ、７ｉにそれぞれ接続されている。こ
の実施の形態のゲート電極１ａ、１ｂ、１ｃ、１ｄ、１
ｅ及び１ｆの設計ゲート長は、それぞれ１．０μｍ、
０．８μｍ、０．６μｍ、０．４μｍ、０．３μｍ及び
０．２５μｍである。
はソースコンタクト５を介して共通ソース配線８と接続
されている。また、トランジスタＴｒ１〜Ｔｒ６の各ド
レイン３は各々のドレインコンタクト６を介して複数の
ドレイン配線９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆに別
々に接続されている。ゲート電極パターン１には複数の
端子があり、各端子はゲートコンタクト４を介してゲー
ト電極第１〜第９配線７ａ、７ｂ、７ｃ、７ｄ、７ｅ、
７ｆ、７ｇ、７ｈ、７ｉにそれぞれ接続されている。こ
の実施の形態のゲート電極１ａ、１ｂ、１ｃ、１ｄ、１
ｅ及び１ｆの設計ゲート長は、それぞれ１．０μｍ、
０．８μｍ、０．６μｍ、０．４μｍ、０．３μｍ及び
０．２５μｍである。
【００２３】かかる構成の半導体評価素子において、各
トランジスタＴｒ１〜Ｔｒ６のゲート電極のコンダクタ
ンスの測定は、以下のように行う。例えば、第１のトラ
ンジスタＴｒ１のゲート電極１ａのコンダクタンスＧ
は、ゲート電極第１配線７ａとゲート電極第９配線７ｉ
との間のゲート電極パターン１に既知の一定値Ｉの電流
を流す。このとき、電流はゲート電極パターン１の配置
により、トランジスタのゲート電極がフィールド酸化膜
端の段差を横切るように流れる。この一定値Ｉの電流を
流した状態で、第１のトランジスタＴｒ１のゲート電極
１ａの隣接ゲート端子と接続された、ゲート電極第２配
線７ｂとゲート電極第３配線７ｃとの間の電圧差Ｖを測
定し、これらの値Ｉ及びＶから次式により求められる。
トランジスタＴｒ１〜Ｔｒ６のゲート電極のコンダクタ
ンスの測定は、以下のように行う。例えば、第１のトラ
ンジスタＴｒ１のゲート電極１ａのコンダクタンスＧ
は、ゲート電極第１配線７ａとゲート電極第９配線７ｉ
との間のゲート電極パターン１に既知の一定値Ｉの電流
を流す。このとき、電流はゲート電極パターン１の配置
により、トランジスタのゲート電極がフィールド酸化膜
端の段差を横切るように流れる。この一定値Ｉの電流を
流した状態で、第１のトランジスタＴｒ１のゲート電極
１ａの隣接ゲート端子と接続された、ゲート電極第２配
線７ｂとゲート電極第３配線７ｃとの間の電圧差Ｖを測
定し、これらの値Ｉ及びＶから次式により求められる。
【００２４】 Ｇ＝Ｉ／Ｖ （２） 同様にして、第２から第６のトランジスタＴｒ２〜Ｔｒ
６のゲート電極１ｂ〜１ｆのコンダクタンスも、そのト
ランジスタのゲート電極の隣接ゲート端子に接続された
２つのゲート電極配線間の電位差Ｖを測定し、その測定
結果と測定時にゲート電極配線７ａと７ｉ間に流す一定
電流値Ｉとから求めることができる。
６のゲート電極１ｂ〜１ｆのコンダクタンスも、そのト
ランジスタのゲート電極の隣接ゲート端子に接続された
２つのゲート電極配線間の電位差Ｖを測定し、その測定
結果と測定時にゲート電極配線７ａと７ｉ間に流す一定
電流値Ｉとから求めることができる。
【００２５】図２は上記の半導体評価素子を用いて測定
したゲート電極コンダクタンスと、設計ゲート長との関
係を示す。同図からわかるように、設計ゲート長が０．
４μｍ以上においては、両者に直線関係が成り立ってい
る。一方、０．４μｍ未満の設計ゲート長では、ゲート
電極コンダクタンスは直線で外挿された値よりも小さく
なっている。これは、ゲート電極のパターン形成の際に
ｋｒＦエキシマレーザ露光を用いたために、近接効果に
よる０．４μｍ以下でレジストパターンが細くなる結果
と一致している。この直線関係は次式により表される。
したゲート電極コンダクタンスと、設計ゲート長との関
係を示す。同図からわかるように、設計ゲート長が０．
４μｍ以上においては、両者に直線関係が成り立ってい
る。一方、０．４μｍ未満の設計ゲート長では、ゲート
電極コンダクタンスは直線で外挿された値よりも小さく
なっている。これは、ゲート電極のパターン形成の際に
ｋｒＦエキシマレーザ露光を用いたために、近接効果に
よる０．４μｍ以下でレジストパターンが細くなる結果
と一致している。この直線関係は次式により表される。
【００２６】 Ｇ＝（Ｗmask−ΔＷ）／（Ｌ×Ｒｓ’） （３） ここで、Ｗmaskは設計ゲート長、ΔＷは実際のゲート長
と設計ゲート長の差、Ｌは図１で示した電圧差を測定す
る端子間の距離、Ｒｓ’は段差を横切る方向に電流が流
れる場合の単位幅及び単位長さ当りの擬シート抵抗であ
る。
と設計ゲート長の差、Ｌは図１で示した電圧差を測定す
る端子間の距離、Ｒｓ’は段差を横切る方向に電流が流
れる場合の単位幅及び単位長さ当りの擬シート抵抗であ
る。
【００２７】上記（３）式より図２で示した直線の傾き
Ｓを用いて、擬シート抵抗Ｒｓ’は次式で表される。
Ｓを用いて、擬シート抵抗Ｒｓ’は次式で表される。
【００２８】 Ｒｓ’＝１／（Ｌ×Ｓ） （４） これにより、図２に示した実施の形態では、擬シート抵
抗Ｒｓ’は１８．４Ω／□となり、図７（ｃ）に示した
シート抵抗パターンで得られた平坦部でのシート抵抗１
８．０Ω／□より２％小さな値となった。
抗Ｒｓ’は１８．４Ω／□となり、図７（ｃ）に示した
シート抵抗パターンで得られた平坦部でのシート抵抗１
８．０Ω／□より２％小さな値となった。
【００２９】ゲート電極パターン１の幅であるゲート長
Ｗは、従来のモニタ複合パターンの幅Ｗの算出式である
（１）式において、Ｒｓの代わりにＲｓ’を用い、ま
た、ゲート電極の抵抗Ｒgate（＝Ｖ／Ｉ）を用いて Ｗ＝Ｒｓ’×Ｌ／Ｒgate （５） と表される。
Ｗは、従来のモニタ複合パターンの幅Ｗの算出式である
（１）式において、Ｒｓの代わりにＲｓ’を用い、ま
た、ゲート電極の抵抗Ｒgate（＝Ｖ／Ｉ）を用いて Ｗ＝Ｒｓ’×Ｌ／Ｒgate （５） と表される。
【００３０】図３は上記の（５）式により求めたこの実
施の形態のゲート長Ｗと、従来の方法で求めたゲート長
と、ＳＥＭ測定によるゲート長との関係を示す。同図に
おいて、点線ＩはＳＥＭ測定によるゲート長と本実施の
形態により求めたゲート長とが等しい場合の直線、黒丸
は本実施の形態により求めたゲート長、白丸は従来方法
で求めたゲート長を示す。
施の形態のゲート長Ｗと、従来の方法で求めたゲート長
と、ＳＥＭ測定によるゲート長との関係を示す。同図に
おいて、点線ＩはＳＥＭ測定によるゲート長と本実施の
形態により求めたゲート長とが等しい場合の直線、黒丸
は本実施の形態により求めたゲート長、白丸は従来方法
で求めたゲート長を示す。
【００３１】図３からわかるように、黒丸は点線Ｉ上に
あり、本実施の形態により求めたゲート長がＳＥＭ測定
による実際のゲート長と一致する。一方、白丸は０．４
μｍ以上で点線Ｉ上にはなく、シート抵抗の影響によっ
て、実際の寸法よりも２％小さな値を示している。従っ
て、この実施の形態の半導体評価素子を用いて測定した
ゲート長は、従来よりも正確に実際のゲート長を測定評
価できることがわかる。しかも、この実施の形態では、
（２）式〜（４）式から擬シート抵抗Ｒｓ’を求めてい
るので、シート抵抗を測定するためのシート抵抗パター
ンが不要である。
あり、本実施の形態により求めたゲート長がＳＥＭ測定
による実際のゲート長と一致する。一方、白丸は０．４
μｍ以上で点線Ｉ上にはなく、シート抵抗の影響によっ
て、実際の寸法よりも２％小さな値を示している。従っ
て、この実施の形態の半導体評価素子を用いて測定した
ゲート長は、従来よりも正確に実際のゲート長を測定評
価できることがわかる。しかも、この実施の形態では、
（２）式〜（４）式から擬シート抵抗Ｒｓ’を求めてい
るので、シート抵抗を測定するためのシート抵抗パター
ンが不要である。
【００３２】次に、本発明になる半導体評価素子の第２
の実施の形態について説明する。図４は本発明になる半
導体評価素子の第２の実施の形態の等価回路図を示す。
同図において、Ｔｒ１−１〜Ｔｒ１−７はそれぞれ互い
に設計ゲート長の異なる７種類の絶縁ゲート電界効果ト
ランジスタで、この７種類の絶縁ゲート電界効果トラン
ジスタを一組として計５組の絶縁ゲート電界効果トラン
ジスタがアレイ状に配列されている。
の実施の形態について説明する。図４は本発明になる半
導体評価素子の第２の実施の形態の等価回路図を示す。
同図において、Ｔｒ１−１〜Ｔｒ１−７はそれぞれ互い
に設計ゲート長の異なる７種類の絶縁ゲート電界効果ト
ランジスタで、この７種類の絶縁ゲート電界効果トラン
ジスタを一組として計５組の絶縁ゲート電界効果トラン
ジスタがアレイ状に配列されている。
【００３３】また、第１の組の絶縁ゲート電界効果トラ
ンジスタＴｒ１−１〜Ｔｒ１−７の各ゲートは第１のゲ
ート端子１１1に接続され、同様に、第２、第３、第４
及び第５の組を構成するそれぞれ７種類の絶縁ゲート電
界効果トランジスタは第２、第３、第４及び第５のゲー
ト端子１１2、１１3、１１4及び１１5に接続されてい
る。更に、同一種類の５つの絶縁ゲート電界効果トラン
ジスタＴｒ１−１、Ｔｒ２−１、．．．、Ｔｒ５−１の
各ドレインはドレイン端子１３1に共通に接続されてい
る。同様に、ｉ番目（ｉ＝２〜７）の同一種類の５つの
絶縁ゲート電界効果トランジスタＴｒ１−ｉ、Ｔｒ２−
ｉ、．．．、Ｔｒ５−ｉの各ドレインはドレイン端子１
３iに接続されている。また、ソース端子１２はずべて
のトランジスタＴｒ１−１〜Ｔｒ５−７の各そーすに共
通接続されている。
ンジスタＴｒ１−１〜Ｔｒ１−７の各ゲートは第１のゲ
ート端子１１1に接続され、同様に、第２、第３、第４
及び第５の組を構成するそれぞれ７種類の絶縁ゲート電
界効果トランジスタは第２、第３、第４及び第５のゲー
ト端子１１2、１１3、１１4及び１１5に接続されてい
る。更に、同一種類の５つの絶縁ゲート電界効果トラン
ジスタＴｒ１−１、Ｔｒ２−１、．．．、Ｔｒ５−１の
各ドレインはドレイン端子１３1に共通に接続されてい
る。同様に、ｉ番目（ｉ＝２〜７）の同一種類の５つの
絶縁ゲート電界効果トランジスタＴｒ１−ｉ、Ｔｒ２−
ｉ、．．．、Ｔｒ５−ｉの各ドレインはドレイン端子１
３iに接続されている。また、ソース端子１２はずべて
のトランジスタＴｒ１−１〜Ｔｒ５−７の各そーすに共
通接続されている。
【００３４】かかる構成の半導体評価素子において、第
１の実施の形態と同様に、ゲート端子１１1〜１１5とソ
ース端子１２とドレイン端子１３1〜１３7とを選択し
て、ここのトランジスタのトランジスタの特性を測定
し、ゲート端子１１1〜１１5を選択して個々のトランジ
スタのゲート長を求める。
１の実施の形態と同様に、ゲート端子１１1〜１１5とソ
ース端子１２とドレイン端子１３1〜１３7とを選択し
て、ここのトランジスタのトランジスタの特性を測定
し、ゲート端子１１1〜１１5を選択して個々のトランジ
スタのゲート長を求める。
【００３５】図５は図４に示した半導体評価素子を用い
てウェハー内９チップの計３１５（＝３５×９）個のト
ランジスタのしきい値電圧を測定し、設計ゲート長に対
してプロットしたものである。短チャネル効果によるし
きい値電圧の減少する設計ゲート長の小さなトランジス
タのしきい値電圧の値は大きくばらつく。
てウェハー内９チップの計３１５（＝３５×９）個のト
ランジスタのしきい値電圧を測定し、設計ゲート長に対
してプロットしたものである。短チャネル効果によるし
きい値電圧の減少する設計ゲート長の小さなトランジス
タのしきい値電圧の値は大きくばらつく。
【００３６】図６は図５の横軸を設計データ長でなく、
前記した本発明による方法で測定演算したゲート長でプ
ロットした特性図である。図６からわかるように、短チ
ャネル効果によるしきい値電圧が低下する領域におい
て、プロットの縦方向のばらつきが小さくなった。
前記した本発明による方法で測定演算したゲート長でプ
ロットした特性図である。図６からわかるように、短チ
ャネル効果によるしきい値電圧が低下する領域におい
て、プロットの縦方向のばらつきが小さくなった。
【００３７】これは、設計ゲート長が同じでも実際のゲ
ート長はウェハー面内でばらつくため、この実施の形態
により個々のトランジスタのゲート長が精度良く求めら
れ、ゲート長の縮小によるしきい値電圧の低下の関係を
正確に示すことができたためである。従って、この実施
の形態によれば、算出したゲート長が実際のゲート長と
よく一致するために短チャネルトランジスタの特性評価
に有効である。
ート長はウェハー面内でばらつくため、この実施の形態
により個々のトランジスタのゲート長が精度良く求めら
れ、ゲート長の縮小によるしきい値電圧の低下の関係を
正確に示すことができたためである。従って、この実施
の形態によれば、算出したゲート長が実際のゲート長と
よく一致するために短チャネルトランジスタの特性評価
に有効である。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
複数の端子を用いて各絶縁ゲート電界効果トランジスタ
のゲート電極コンダクタンスを測定し、これと設計ゲー
ト長の直線関係からシート抵抗を求めるため、シート抵
抗を測定するためのシート抵抗パターンが無くともシー
ト抵抗を求めることができる。
複数の端子を用いて各絶縁ゲート電界効果トランジスタ
のゲート電極コンダクタンスを測定し、これと設計ゲー
ト長の直線関係からシート抵抗を求めるため、シート抵
抗を測定するためのシート抵抗パターンが無くともシー
ト抵抗を求めることができる。
【００３９】また、本発明によれば、シート抵抗として
トランジスタ部のゲート電極の段差を横切る方向に電流
が流れる場合の単位幅及び単位長さ当りの擬シート抵抗
を求めるようにしたため、トランジスタのゲート電極が
フィールド酸化膜端の段差を横切る場合でも、精度良く
ゲート電極のシート抵抗を求めることができる。
トランジスタ部のゲート電極の段差を横切る方向に電流
が流れる場合の単位幅及び単位長さ当りの擬シート抵抗
を求めるようにしたため、トランジスタのゲート電極が
フィールド酸化膜端の段差を横切る場合でも、精度良く
ゲート電極のシート抵抗を求めることができる。
【００４０】更に、本発明によれば、半導体評価素子の
個々の絶縁ゲート電界効果トランジスタのゲート長を、
実際のゲート長とよく一致する値で求めることができ、
よって、ゲート長がウェハー面内でばらついた場合で
も、ゲート長の縮小によるしきい値電圧の減少を正確に
求めることができ、短チャネルトランジスタの特性評価
に有効である。
個々の絶縁ゲート電界効果トランジスタのゲート長を、
実際のゲート長とよく一致する値で求めることができ、
よって、ゲート長がウェハー面内でばらついた場合で
も、ゲート長の縮小によるしきい値電圧の減少を正確に
求めることができ、短チャネルトランジスタの特性評価
に有効である。
【図１】本発明半導体評価素子の第１の実施の形態のパ
ターンを示す平面図である。
ターンを示す平面図である。
【図２】図１の評価素子のゲート電極コンダクタンスと
設計ゲート長との関係を示す図である。
設計ゲート長との関係を示す図である。
【図３】ＳＥＭ測定によるゲート長と本発明方法による
ゲート長との関係を示す図である。
ゲート長との関係を示す図である。
【図４】本発明半導体評価素子の第２の実施の形態の等
価回路図である。
価回路図である。
【図５】図４の半導体評価素子の各トランジスタのしき
い値電圧と設計ゲート長との関係を示す図である。
い値電圧と設計ゲート長との関係を示す図である。
【図６】図４の半導体評価素子の各トランジスタのしき
い値電圧と本発明方法によるゲート長との関係を示す図
である。
い値電圧と本発明方法によるゲート長との関係を示す図
である。
【図７】従来方法の一例を説明するパターン平面図及び
断面図である。
断面図である。
【図８】従来方法の課題を説明するためのモニタ複合パ
ターン平面図及び断面図である。
ターン平面図及び断面図である。
１ ゲート電極パターン １ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ ゲート電極 ２ ソース ３ ドレイン ４ ゲートコンタクト ５ ソースコンタクト ６ ドレインコンタクト ７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７
ｉ ゲート電極第１〜第９配線 ８ 共通ソース配線 ９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ ドレイン配線 １１1〜１１5 ゲート端子 １２ ソース端子 １３1〜１３7 ドレイン端子
ｉ ゲート電極第１〜第９配線 ８ 共通ソース配線 ９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ ドレイン配線 １１1〜１１5 ゲート端子 １２ ソース端子 １３1〜１３7 ドレイン端子
Claims (4)
- 【請求項１】 互いに設計ゲート長が異なる複数の絶縁
ゲート電界効果トランジスタに共通のゲート電極パター
ンと共通のソース配線と個別のドレイン配線を設け、前
記ゲート電極パターンは、前記複数の絶縁ゲート電界効
果トランジスタの各ゲート電極コンダクタンス測定用の
複数の端子を有することを特徴とする半導体評価素子。 - 【請求項２】 共通のゲート電極パターンと共通のソー
ス配線と個別のドレイン配線を有し、かつ、前記ゲート
電極パターンはゲート電極コンダクタンス測定用の複数
の端子を有する、互いに設計ゲート長が異なる複数の絶
縁ゲート電界効果トランジスタを一組としたとき、複数
組の前記複数の絶縁ゲート電界効果トランジスタをアレ
イ状に配列し、該複数組の複数の絶縁ゲート電界効果ト
ランジスタの各組共通のソース配線と、各組の同じ順番
の絶縁ゲート電界効果トランジスタのドレイン同士を接
続するドレイン配線を有することを特徴とする半導体評
価素子。 - 【請求項３】 互いに設計ゲート長が異なる複数の絶縁
ゲート電界効果トランジスタに共通のゲート電極パター
ンと共通のソース配線と個別のドレイン配線を設け、前
記ゲート電極パターンは、前記複数の絶縁ゲート電界効
果トランジスタの各ゲート電極コンダクタンス測定用の
複数の端子を一組又は複数組有する半導体評価素子の、
前記複数の端子を用いて前記複数の絶縁ゲート電界効果
トランジスタのゲート電極コンダクタンスをそれぞれ測
定し、該測定したゲート電極コンダクタンスと前記複数
の絶縁ゲート電界効果トランジスタの設計ゲート長との
直線関係が成り立つ領域の直線の傾きからシート抵抗を
算出することを特徴とする半導体評価素子の評価方法。 - 【請求項４】 前記算出されたシート抵抗と、前記複数
の端子間距離と前記ゲート電極コンダクタンスとから、
前記ゲート電極パターンの幅であるゲート長を算出する
ことを特徴とする請求項３記載の半導体評価素子の評価
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07245854A JP3084651B2 (ja) | 1995-09-25 | 1995-09-25 | 半導体評価素子及びその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07245854A JP3084651B2 (ja) | 1995-09-25 | 1995-09-25 | 半導体評価素子及びその評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992700A true JPH0992700A (ja) | 1997-04-04 |
| JP3084651B2 JP3084651B2 (ja) | 2000-09-04 |
Family
ID=17139833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07245854A Expired - Fee Related JP3084651B2 (ja) | 1995-09-25 | 1995-09-25 | 半導体評価素子及びその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084651B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004110633A (ja) * | 2002-09-20 | 2004-04-08 | Ricoh Co Ltd | 異表記辞書作成装置および異表記辞書作成方法およびその方法をコンピュータに実行させるためのプログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129943A (ja) * | 1988-11-09 | 1990-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0541437A (ja) * | 1990-11-28 | 1993-02-19 | Seiko Epson Corp | 半導体装置 |
-
1995
- 1995-09-25 JP JP07245854A patent/JP3084651B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129943A (ja) * | 1988-11-09 | 1990-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0541437A (ja) * | 1990-11-28 | 1993-02-19 | Seiko Epson Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004110633A (ja) * | 2002-09-20 | 2004-04-08 | Ricoh Co Ltd | 異表記辞書作成装置および異表記辞書作成方法およびその方法をコンピュータに実行させるためのプログラム |
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| Publication number | Publication date |
|---|---|
| JP3084651B2 (ja) | 2000-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |
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| LAPS | Cancellation because of no payment of annual fees |