JP3273369B2 - 電極の線幅測定のためのテストパターン - Google Patents
電極の線幅測定のためのテストパターンInfo
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- electrode
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- H01L22/10—Measuring as part of the manufacturing process
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Description
【０００１】
【発明が属する技術分野】本発明は半導体装置の電極に
関するもので、特に電極のライン幅を測定するためのテ
ストパターンに関するものである。
関するもので、特に電極のライン幅を測定するためのテ
ストパターンに関するものである。
【０００２】
【従来の技術】以下、添付図面を参照して従来技術によ
る電極のライン幅を測定するためのテストパターンを説
明する。図１は、従来技術による電極のテストパターン
を示す平面図である。図１に示すように、半導体基板の
活性領域１上に一方向に形成されるゲート電極２と、基
板の表面部のゲート電極２の両側に形成されるソース領
域及びドレイン領域３と、活性領域１の外部に形成され
るバルク領域４と、ソース領域及びドレイン領域３とバ
ルク領域４に形成される複数個のコンタクトホール５と
から構成される。
る電極のライン幅を測定するためのテストパターンを説
明する。図１は、従来技術による電極のテストパターン
を示す平面図である。図１に示すように、半導体基板の
活性領域１上に一方向に形成されるゲート電極２と、基
板の表面部のゲート電極２の両側に形成されるソース領
域及びドレイン領域３と、活性領域１の外部に形成され
るバルク領域４と、ソース領域及びドレイン領域３とバ
ルク領域４に形成される複数個のコンタクトホール５と
から構成される。
【０００３】上記のように構成された半導体装置は、ゲ
ート電極２とソース領域及びドレイン領域３に電圧を加
えて電気的に動作するトランジスタである。ゲート電極
２はトランジスタをオン／オフするスイッチングの役割
をする。しかし、万一半導体装置の工程段階において、
ゲート電極２の線幅が細く変化すると、その変化はトラ
ンジスタに大きな影響を及ぼす。なぜならば、ゲート電
極２の線幅が１０％変化する場合、トランジスタの電気
的な特性は１０％以上変化することがあるためである。
従って、素子の最適化のためには常に正確にゲート電極
２の線幅を測定できるべきである。そのため、工程の進
行中に電子顕微鏡（ＳＥＭ）を用いてゲート電極２の線
幅を測定している。
ート電極２とソース領域及びドレイン領域３に電圧を加
えて電気的に動作するトランジスタである。ゲート電極
２はトランジスタをオン／オフするスイッチングの役割
をする。しかし、万一半導体装置の工程段階において、
ゲート電極２の線幅が細く変化すると、その変化はトラ
ンジスタに大きな影響を及ぼす。なぜならば、ゲート電
極２の線幅が１０％変化する場合、トランジスタの電気
的な特性は１０％以上変化することがあるためである。
従って、素子の最適化のためには常に正確にゲート電極
２の線幅を測定できるべきである。そのため、工程の進
行中に電子顕微鏡（ＳＥＭ）を用いてゲート電極２の線
幅を測定している。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来技術による電極のライン幅を測定するためのテストパ
ターン及び測定法法においては、下記の通りの問題点が
あった。第１に、電子顕微鏡でゲート電極の線幅を正確
に測定することは不可能なことである。その理由は、工
程進行中にゲート再酸化とゲート側壁などの形成により
ゲート物質のポリシリコンが酸化されてゲートの線幅が
変化するためである。従って、ゲート電極の線幅の変化
とトランジスタの電気的な特性変化の相関関係を明らか
にすることが不可能である。第２に、電子顕微鏡で測定
されたゲート電極の線幅をトランジスタに直ちに適用で
きないことである。その理由は、工程進行中、各ウェー
ハの工程段階が異なるため、各段階にあるウェーハのゲ
ート電極の線幅が異なることがあるからである。従っ
て、測定されたゲート電極の線幅は適用の範囲が制限的
である。本発明はこのような問題点を解決するためのも
ので、ゲート電極の線幅の変化に対するトランジスタの
特性の変化を正確に測定できる電極のテストパターンを
提供することにその目的がある。
来技術による電極のライン幅を測定するためのテストパ
ターン及び測定法法においては、下記の通りの問題点が
あった。第１に、電子顕微鏡でゲート電極の線幅を正確
に測定することは不可能なことである。その理由は、工
程進行中にゲート再酸化とゲート側壁などの形成により
ゲート物質のポリシリコンが酸化されてゲートの線幅が
変化するためである。従って、ゲート電極の線幅の変化
とトランジスタの電気的な特性変化の相関関係を明らか
にすることが不可能である。第２に、電子顕微鏡で測定
されたゲート電極の線幅をトランジスタに直ちに適用で
きないことである。その理由は、工程進行中、各ウェー
ハの工程段階が異なるため、各段階にあるウェーハのゲ
ート電極の線幅が異なることがあるからである。従っ
て、測定されたゲート電極の線幅は適用の範囲が制限的
である。本発明はこのような問題点を解決するためのも
ので、ゲート電極の線幅の変化に対するトランジスタの
特性の変化を正確に測定できる電極のテストパターンを
提供することにその目的がある。
【０００５】
【課題を解決するための手段】このような目的を達する
ための本発明による電極のライン幅を測定するためのテ
ストパターンは、基板と、基板上に一定の線幅及び長さ
を有して形成され、測定される電極と、その電極の両端
部から延びている複数のラインとから構成される。その
ラインは電極の線幅とは異なり、幅広に形成することが
望ましい。
ための本発明による電極のライン幅を測定するためのテ
ストパターンは、基板と、基板上に一定の線幅及び長さ
を有して形成され、測定される電極と、その電極の両端
部から延びている複数のラインとから構成される。その
ラインは電極の線幅とは異なり、幅広に形成することが
望ましい。
【０００６】
【発明の実施の形態】前記のような本発明による電極の
ライン幅を測定するためのテストパターンを添付図面を
参照してより詳細に説明する。図２は、本発明の第１実
施形態による電極のパターンを示す平面図である。図２
に示すように、基板１０は、その表面部に活性領域１１
と、その活性領域１１上を横切って延びるゲート電極１
２と、ゲート電極１２の両側の活性領域１１に形成され
たソース領域１３と、ゲート電極１２の両端部から延長
される複数本のライン１４とを備えている。ライン１４
はゲート電極と並んだ方向とそれに直角な方向とに形成
されている。ゲート電極１２の線幅（Ｗ１）はライン１
４の線幅（Ｗ２）より狭い。そしてソース及びドレイン
領域１３はラインに接しないように形成される。その理
由は、電子顕微鏡（ＳＥＭ）を使って測定しようとする
ときに、ソース及びドレイン領域１３内にあるゲート電
極１２の線幅（Ｗ１）を正確に測定できるように、ゲー
ト電極１２の線幅（Ｗ１）とライン１４の線幅（Ｗ２）
を正確に識別するためである。したがって、ライン１４
とゲート電極１２とはそれぞれ線幅が異なればよいのだ
が、ラインの方を幅比路にすることが望ましい。
ライン幅を測定するためのテストパターンを添付図面を
参照してより詳細に説明する。図２は、本発明の第１実
施形態による電極のパターンを示す平面図である。図２
に示すように、基板１０は、その表面部に活性領域１１
と、その活性領域１１上を横切って延びるゲート電極１
２と、ゲート電極１２の両側の活性領域１１に形成され
たソース領域１３と、ゲート電極１２の両端部から延長
される複数本のライン１４とを備えている。ライン１４
はゲート電極と並んだ方向とそれに直角な方向とに形成
されている。ゲート電極１２の線幅（Ｗ１）はライン１
４の線幅（Ｗ２）より狭い。そしてソース及びドレイン
領域１３はラインに接しないように形成される。その理
由は、電子顕微鏡（ＳＥＭ）を使って測定しようとする
ときに、ソース及びドレイン領域１３内にあるゲート電
極１２の線幅（Ｗ１）を正確に測定できるように、ゲー
ト電極１２の線幅（Ｗ１）とライン１４の線幅（Ｗ２）
を正確に識別するためである。したがって、ライン１４
とゲート電極１２とはそれぞれ線幅が異なればよいのだ
が、ラインの方を幅比路にすることが望ましい。
【０００７】図３は、本発明の第２実施形態による電極
のパターンを示す平面図である。図３に示すように、基
板２０は、その表面部に活性領域２１と、その活性領域
２１を横切って形成されるゲート電極２２と、ゲート電
極２２の両側の活性領域２１の表面部に形成されたソー
ス及びドレイン領域２３と、ゲート電極２２の両端部か
らそれぞれ２つずつ形成される４つの第１、第２、第
３、第４ライン（２４ａ，２４ｂ，２４ｃ，２４ｄ）
と、それぞれが各ラインの先端に連結された４つの第
１、第２、第３、第４パッド（２５ａ，２５ｂ，２５
ｃ，２５ｄ）とを備えている。この時、上述の例と同様
に、ゲート電極２２の線幅（Ｗ１１）はライン２４の線
幅（Ｗ１２）より狭い。そしてソース及びドレイン領域
２３はライン２４に接しないように形成される。その理
由は前述したとおりである。
のパターンを示す平面図である。図３に示すように、基
板２０は、その表面部に活性領域２１と、その活性領域
２１を横切って形成されるゲート電極２２と、ゲート電
極２２の両側の活性領域２１の表面部に形成されたソー
ス及びドレイン領域２３と、ゲート電極２２の両端部か
らそれぞれ２つずつ形成される４つの第１、第２、第
３、第４ライン（２４ａ，２４ｂ，２４ｃ，２４ｄ）
と、それぞれが各ラインの先端に連結された４つの第
１、第２、第３、第４パッド（２５ａ，２５ｂ，２５
ｃ，２５ｄ）とを備えている。この時、上述の例と同様
に、ゲート電極２２の線幅（Ｗ１１）はライン２４の線
幅（Ｗ１２）より狭い。そしてソース及びドレイン領域
２３はライン２４に接しないように形成される。その理
由は前述したとおりである。
【０００８】前記のように構成された本発明による電極
のライン幅を測定するためのテストパターンの線幅（Ｗ
１１）を測定する方法は、下記の通りである。まず、第
１パッド（２５ａ）と第４パッド（２５ｄ）との間に電
流が流れるようにして第２パッド（２５ｂ）と第３パッ
ド（２５ｃ）との間の電位差を測定する。そして、ファ
ン・デル・ポウ(Ｖan der Pauw）の方法を用いてシー
ト抵抗(sheet resistance）を測定する。シート抵抗ρ
s は ρs＝（π／ln2 ）・（Ｖ／Ｉ）＝（Ｗ／Ｌ）・（Ｖ12
／Ｉ12） である。このように計算したシート抵抗値を用いてゲー
ト電極２２の線幅（Ｗ１１）値が得られる。ゲート電極
２２の線幅Ｗは、 Ｗ＝ρ s （Ｉ12／Ｖ12 ） である。ここで、Ｖ12は第２パッド（２５ｂ）で測定さ
れた電圧（Ｖ1 ）と第３パッド（２５ｃ）で測定された
電圧（Ｖ2 ）との電位差（Ｖ1−Ｖ2）である。Ｉ12は第
１パッド（２５ａ）から第４パッド（２５ｄ）の間に流
れる電流である。Ｌは第２パッド（２５ｂ）に連結され
る第２ライン（２４ｂ）の線幅（Ｗ１２）の中間地点と
第３パッド（２５ｃ）に連結される第３ライン（２４
ｃ）の線幅（Ｗ１２）の中間地点との間にあるゲート電
極２２の長さ（Ｌ１）である。従って、図３に示すよう
に、ゲート電極２２の両端部から延長された４つのライ
ン２４に連結された第１、第２、第３、第４パッド（２
５ａ、２５ｂ、２５ｃ、２５ｄ）を用いて電流と電圧を
測定することにより正確なゲート電極２２の線幅（Ｗ１
１）が得られる。
のライン幅を測定するためのテストパターンの線幅（Ｗ
１１）を測定する方法は、下記の通りである。まず、第
１パッド（２５ａ）と第４パッド（２５ｄ）との間に電
流が流れるようにして第２パッド（２５ｂ）と第３パッ
ド（２５ｃ）との間の電位差を測定する。そして、ファ
ン・デル・ポウ(Ｖan der Pauw）の方法を用いてシー
ト抵抗(sheet resistance）を測定する。シート抵抗ρ
s は ρs＝（π／ln2 ）・（Ｖ／Ｉ）＝（Ｗ／Ｌ）・（Ｖ12
／Ｉ12） である。このように計算したシート抵抗値を用いてゲー
ト電極２２の線幅（Ｗ１１）値が得られる。ゲート電極
２２の線幅Ｗは、 Ｗ＝ρ s （Ｉ12／Ｖ12 ） である。ここで、Ｖ12は第２パッド（２５ｂ）で測定さ
れた電圧（Ｖ1 ）と第３パッド（２５ｃ）で測定された
電圧（Ｖ2 ）との電位差（Ｖ1−Ｖ2）である。Ｉ12は第
１パッド（２５ａ）から第４パッド（２５ｄ）の間に流
れる電流である。Ｌは第２パッド（２５ｂ）に連結され
る第２ライン（２４ｂ）の線幅（Ｗ１２）の中間地点と
第３パッド（２５ｃ）に連結される第３ライン（２４
ｃ）の線幅（Ｗ１２）の中間地点との間にあるゲート電
極２２の長さ（Ｌ１）である。従って、図３に示すよう
に、ゲート電極２２の両端部から延長された４つのライ
ン２４に連結された第１、第２、第３、第４パッド（２
５ａ、２５ｂ、２５ｃ、２５ｄ）を用いて電流と電圧を
測定することにより正確なゲート電極２２の線幅（Ｗ１
１）が得られる。
【０００９】また、第２パッド（２５ｂ）に連結される
第２ライン（２４ｂ）と第３パッド（２５ｃ）に連結さ
れる第３ライン（２４ｃ）との間にあるゲート電極２２
の長さ（Ｌ２）はソース及びドレイン領域２３の長さ
（Ｌ３）より大きく形成される。従って、測定しようと
するソース及びドレイン領域２３内にあるゲート電極２
２の線幅（Ｗ１１）を正確に測定できる。万一、ソース
及びドレイン領域２３の長さ（Ｌ３）がゲート電極２２
の長さ（Ｌ２）より長い、又は同じであれば、電子顕微
鏡（ＳＥＭ）を通って測定しようとするゲート電極２２
の線幅（Ｗ１１）を正確に確認することが不可能であ
る。その理由は、ゲート電極２２の線幅（Ｗ１１）と第
１、第２、第３、第４パッド（２５ａ，２５ｂ，２５
ｃ，２５ｄ）に連結される第１、第２、第３、第４ライ
ン（２４ａ、２４ｂ、２４ｃ、２４ｄ）の線幅（Ｗ１
２）との識別が不可能であるためである。従って、第
１、第２、第３、第４パッド（２５ａ、２５ｂ、２５
ｃ、２５ｄ）に連結されるライン２４の線幅（Ｗ１２）
をソース及びドレイン領域２３に形成されるゲート電極
２２の線幅（Ｗ１１）より大きく形成することもその理
由である。
第２ライン（２４ｂ）と第３パッド（２５ｃ）に連結さ
れる第３ライン（２４ｃ）との間にあるゲート電極２２
の長さ（Ｌ２）はソース及びドレイン領域２３の長さ
（Ｌ３）より大きく形成される。従って、測定しようと
するソース及びドレイン領域２３内にあるゲート電極２
２の線幅（Ｗ１１）を正確に測定できる。万一、ソース
及びドレイン領域２３の長さ（Ｌ３）がゲート電極２２
の長さ（Ｌ２）より長い、又は同じであれば、電子顕微
鏡（ＳＥＭ）を通って測定しようとするゲート電極２２
の線幅（Ｗ１１）を正確に確認することが不可能であ
る。その理由は、ゲート電極２２の線幅（Ｗ１１）と第
１、第２、第３、第４パッド（２５ａ，２５ｂ，２５
ｃ，２５ｄ）に連結される第１、第２、第３、第４ライ
ン（２４ａ、２４ｂ、２４ｃ、２４ｄ）の線幅（Ｗ１
２）との識別が不可能であるためである。従って、第
１、第２、第３、第４パッド（２５ａ、２５ｂ、２５
ｃ、２５ｄ）に連結されるライン２４の線幅（Ｗ１２）
をソース及びドレイン領域２３に形成されるゲート電極
２２の線幅（Ｗ１１）より大きく形成することもその理
由である。
【００１０】
【発明の効果】上述したように、本発明による電極のラ
イン幅を測定するためのテストパターンにおいては、次
のような効果がある。測定しようとするトランジスタの
ゲート電極の線幅が正確に分かる。工程進行時、ゲート
電極の線幅の変化によるトランジスタの電気的な特性の
変化が正確に分かる。工程進行時の電子顕微鏡によるゲ
ート電極の線幅と工程の完了後のゲート電極の線幅の変
化を容易に比較することができる。完成された素子の信
頼性を評価することに容易である。
イン幅を測定するためのテストパターンにおいては、次
のような効果がある。測定しようとするトランジスタの
ゲート電極の線幅が正確に分かる。工程進行時、ゲート
電極の線幅の変化によるトランジスタの電気的な特性の
変化が正確に分かる。工程進行時の電子顕微鏡によるゲ
ート電極の線幅と工程の完了後のゲート電極の線幅の変
化を容易に比較することができる。完成された素子の信
頼性を評価することに容易である。
【図１】 従来技術による電極のパターンを示す平面図
である。
である。
【図２】 本発明の第１実施形態による電極のテストパ
ターンを示す平面図である。
ターンを示す平面図である。
【図３】 本発明の第２実施形態による電極のテストパ
ターンを示す平面図である。
ターンを示す平面図である。
１０、２０ 基板 １１、２１ 活性領域 １２、２２ ゲート電極 １３、２３ ソース領域とドレイン領域 １４、２４ ライン ２５ パッド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−153137（ＪＰ，Ａ) 特開 平９−92700（ＪＰ，Ａ) 特開 平６−302767（ＪＰ，Ａ) 特開 平２−129943（ＪＰ，Ａ) 特開 平４−223355（ＪＰ，Ａ) 特開 平１−235803（ＪＰ，Ａ) 特開 平８−55892（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01B 15/00
Claims (2)
- 【請求項１】 表面部に活性領域を有する基板と、 前記活性領域上にその活性領域を横切って形成されるゲ
ート電極と、 前記ゲート電極の両側の活性領域の表面部に形成された
ソース領域とドレイン領域と、 前記ゲート電極の両端部から延長される複数のライン
と、 を有し、 前記ゲート電極の線幅が前記ラインの線幅より狭く、前
記ソース領域とドレイン領域が前記ラインに接しない こ
とを特徴とする電極の線幅を測定するためのテストパタ
ーン。 - 【請求項２】 表面部に活性領域を有する基板と、 前記活性領域上に活性領域を横切って形成されるゲート
電極と、 前記ゲート電極の両側の活性領域の表面部に形成された
ソース領域とドレイン領域と、 前記ゲート電極の両端部からそれぞれ２本ずつ形成され
る４本のラインと、 各ラインの先端に連結された４つのパッドと、 を有し、 前記ゲート電極の線幅が前記ラインの線幅より狭く、前
記ソース領域とドレイン領域が前記ラインに接しない こ
とを特徴とする電極の線幅を測定するためのテストパタ
ーン。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR29217/1996 | 1996-07-19 | ||
| KR1019960029217A KR100223924B1 (ko) | 1996-07-19 | 1996-07-19 | 전극의 라인폭을 측정하기 위한 테스트패턴 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154736A JPH10154736A (ja) | 1998-06-09 |
| JP3273369B2 true JP3273369B2 (ja) | 2002-04-08 |
Family
ID=19466793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13340597A Expired - Fee Related JP3273369B2 (ja) | 1996-07-19 | 1997-05-23 | 電極の線幅測定のためのテストパターン |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5834795A (ja) |
| JP (1) | JP3273369B2 (ja) |
| KR (1) | KR100223924B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6136616A (en) * | 1998-02-11 | 2000-10-24 | Advanced Micro Devices | Method of forming semiconductor devices using gate electrode dimensions and dopant concentration for controlling drive current strength |
| US6303451B1 (en) * | 1999-11-22 | 2001-10-16 | Chartered Semiconductor Manufacturing, Ltd | Method for forming a transistor within an integrated circuit |
| JP2001304840A (ja) * | 2000-04-26 | 2001-10-31 | Advantest Corp | 電子ビーム測長装置及び測長方法 |
| US6399401B1 (en) * | 2001-07-24 | 2002-06-04 | Advanced Micro Devices, In. | Test structures for electrical linewidth measurement and processes for their formation |
| US6620635B2 (en) * | 2002-02-20 | 2003-09-16 | International Business Machines Corporation | Damascene resistor and method for measuring the width of same |
| KR100583960B1 (ko) * | 2004-01-20 | 2006-05-26 | 삼성전자주식회사 | 반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법. |
| US7825679B2 (en) * | 2009-04-06 | 2010-11-02 | Infineon Technologies Ag | Dielectric film and layer testing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974443A (en) * | 1975-01-02 | 1976-08-10 | International Business Machines Corporation | Conductive line width and resistivity measuring system |
| FR2473789A1 (fr) * | 1980-01-09 | 1981-07-17 | Ibm France | Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques. |
| US4516071A (en) * | 1982-07-26 | 1985-05-07 | The United States Of America As Represented By The Administration Of The United States National Aeronautics And Space Administration | Split-cross-bridge resistor for testing for proper fabrication of integrated circuits |
| US4978923A (en) * | 1989-04-26 | 1990-12-18 | Ron Maltiel | Electrical measurements of the profile of semiconductor devices during their manufacturing process |
| JPH0621188A (ja) * | 1991-12-13 | 1994-01-28 | Yamaha Corp | 半導体ウェハ |
-
1996
- 1996-07-19 KR KR1019960029217A patent/KR100223924B1/ko not_active IP Right Cessation
-
1997
- 1997-01-02 US US08/778,276 patent/US5834795A/en not_active Expired - Lifetime
- 1997-05-23 JP JP13340597A patent/JP3273369B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10154736A (ja) | 1998-06-09 |
| US5834795A (en) | 1998-11-10 |
| KR100223924B1 (ko) | 1999-10-15 |
| KR980012396A (ko) | 1998-04-30 |
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