JP4514320B2 - シリサイド膜製造工程の評価試験装置 - Google Patents
シリサイド膜製造工程の評価試験装置 Download PDFInfo
- Publication number
- JP4514320B2 JP4514320B2 JP2000373672A JP2000373672A JP4514320B2 JP 4514320 B2 JP4514320 B2 JP 4514320B2 JP 2000373672 A JP2000373672 A JP 2000373672A JP 2000373672 A JP2000373672 A JP 2000373672A JP 4514320 B2 JP4514320 B2 JP 4514320B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- polycide
- polycide layer
- current contact
- contact pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子製造工程中のシリサイド膜の製造工程を評価するための試験装置に関するものである。
【０００２】
【従来の技術】
一般に、ロジック回路においては、高速の動作が要求されるため、ロジック回路を構成する半導体素子の配線として、シリサイド層又はポリサイド層が用いられている。
即ち、ロジック回路を構成するトランジスタにおいては、ソース領域及びドレイン領域の上面にシリサイド膜を形成したシリサイド層を用いたり、ゲート酸化膜上のポリシリコン層の上面にシリサイド膜を形成したポリサイド層を用いたりしている。
【０００３】
従って、このようなシリサイド層又はポリサイド層のシリサイド膜の製造工程を評価するための試験装置及び製造工程の評価方法に関心が集中している。
以下、従来の配線の製造工程の評価試験装置及びそれを利用した評価方法について説明する。
先ず、配線の面抵抗値Ｒｓｈを測定するための試験装置としては、図２に示したようなファンデルパウ（Van Der Pauw）の交叉抵抗（cross-resistor）パターンを利用したものがある。このようなファンデルパウの交叉抵抗パターンは、たとえば、Buehler,M.G.,Grant,S.D.,and Thurber,W.R.,“Bridge and van der Pauw Sheet Resistor for Characterizing the Line Width of Conducting Layer”,J.Electrochem.Soc.,Vol.125,No.4(April 1978)に記載されており、多くの半導体製造メーカが配線の特性を評価するために利用している。
【０００４】
図２に示されたように、交叉抵抗パターン１００は、矩形状の第１、第２導電層１１０、１２０が互いに直交して形成される。それら第１、第２導電層１１０、１２０はそれぞれ同じ幅ａを有し、長さは幅ａの２倍程度に形成されている。そして、縦方向に延長形成された第１導電層１１０と、横方向に延長形成された第２導電層１２０との交叉部分が中央部１３０であり、面抵抗値Ｒｓｈは、縦辺及び横辺の長さが共にａである中央部１３０の抵抗値である。
【０００５】
前記第１、第２導電層１１０、１２０の一端は、導電タップ１１０ａ、１２０ａによって電流接触パッドＩ１１、Ｉ１２にそれぞれ連結されており、前記第１、第２導電層１１０、１２０の他端は、導電タップ１１０ｂ、１２０ｂによって電圧接触パッドＶ１１、Ｖ１２にそれぞれ連結されている。
このように構成された従来の交叉抵抗パターン１００においては、各電流接触パッドＩ１１、Ｉ１２に特定値の電流を流した後、電圧接触パッドＶ１１、Ｖ１２の電圧変化値を測定することで、中央部１３０の面抵抗値Ｒｓｈを求めることができる。
【０００６】
また、図３に示したように、従来のブリッジ抵抗パターン２００は、導電性ストリップ２１０と、該導電性ストリップ２１０の両端にそれぞれ連結された矩形状の電流接触パッドＩａ、Ｉｂとを有するドッグボーン（dog bone）及び前記導電性ストリップ２１０の両端に導電性タップ２２０ａ、２２０ｂによりそれぞれ連結された電圧接触パッドＶａ、Ｖｂから構成される。
【０００７】
前記導電性ストリップ２１０の幅Ｗは、図２に示した前記面抵抗試験用の交叉抵抗パターン１００の中央部１３０の縦辺及び横辺の長さａと同じに形成することが好ましく、前記導電性ストリップ２１０の長さＬは様々に変化させて形成できるようになっている。
また、前記導電性ストリップ２１０の抵抗値Ｒｄｂは、２つの電圧接触パッドＶａ、Ｖｂ間の長さＬに対応する抵抗値であり、前記電流接触パッドＩａ、Ｉｂ間に特定値の電流を流しながら電圧接触パッドＶａ、Ｖｂ間の電圧差を測定することにより求めることができる。
【０００８】
このように、前記導電性ストリップ２１０の長さＬが異なる多様な試験パターンを形成して、シリサイド膜の工程評価の信頼度を向上させると共に、前記導電性ストリップ２１０の幅Ｗも多様に可変させて、複数の試験パターンを形成することで、シリサイド膜の製造工程の評価の信頼度を一層向上させるようになっている。
【０００９】
次に、従来のシリサイド膜製造工程の評価試験装置を利用して、シリサイド膜の製造工程を評価する方法について説明する。
先ず、図２に示したような交叉抵抗パターン１００において、ファンデルパウ方程式を利用して、シリサイド膜の面抵抗値Ｒｓｈを求める。このとき、通常は、図２の交叉抵抗パターン１００を形成するためのフォトマスク上のパターンの寸法と、実際に半導体基板上に形成されたパターンの寸法とが異なるため、半導体基板上に形成された実際のパターンの横辺及び縦辺の長さａ’、ｂ’（図示されず）を測定する必要がある。
【００１０】
その後、前記ファンデルパウ方程式を利用して測定された実際の面抵抗値Ｒｓｈは、横辺の長さがａ’であり、縦辺の長さがｂ’であるときの抵抗値であるため、マスク上のパターンの横方向及び縦方向の寸法ａに換算して、理論上の面抵抗値Ｒｓｈ’を求める。
また、図３に示したブリッジ抵抗パターン２００の導電性ストリップ２１０に電流を流して、該導電性ストリップ２１０の抵抗値Ｒｄｂを求めた後、半導体基板上に形成した、図３に示されたような導電性ストリップ２１０の実際の幅Ｗｅｆｆ及び長さＬｅｆｆを測定し、前記導電性ストリップ２１０の面数ｓｃ、即ち、長さＬｅｆｆを幅Ｗｅｆｆで除算した値を求めて、該面数ｓｃで前記抵抗値Ｒｄｂを除算すれば、導電性ストリップ２１０のようなストリップ型パターンの面抵抗値Ｒｓｈ”を求めることができる。
【００１１】
そして、前記交叉抵抗パターン１００の実際の面抵抗値Ｒｓｈ及び理論上の面抵抗値Ｒｓｈ’、並びに、導電性ストリップ２１０の面抵抗値Ｒｓｈ”をそれぞれ比較した結果、それらの値が同じか又は近似する場合は、シリサイド膜の製造工程が良好に終了されたと判断して、該当の半導体基板に対して後続する半導体素子の製造工程を進行する。しかし、前記面抵抗値Ｒｓｈ’と面抵抗値Ｒｓｈ”との差が許容値を外れた場合は、製造される半導体素子の信頼性が低下するため、該半導体基板に対して後続する製造工程を行わずに廃棄する。
【００１２】
【発明が解決しようとする課題】
然るに、このような従来のシリサイド膜製造工程の評価試験装置においては、試験しようとするシリサイド膜パターンの幅が限界寸法（critical dimension）と同じか又はそれ以下の狭い場合には、フォトリソグラフィ工程で露光効果が生じることにより、フォトマスク上のパターンの寸法と、実際に半導体基板上に具現化されたシリサイド膜製造工程の評価試験装置のパターンの寸法との誤差が大きくなる。従って、製造されたシリサイド膜製造工程の評価試験装置のパターンを再び測定する必要があるため、試験時間が長引き、かつ、煩雑であるという問題点があった。
【００１３】
また、幅の狭い導電性パターン上にシリサイド膜を形成することが難しく、形成されてもアニーリングして低抵抗のシリサイド膜に相転移するとき、相転移が容易に行われないため、幅の広いシリサイド膜に比べて抵抗が非常に高く、熱的安定性が低下して、均一性が低下するという不都合な点があった。従って、限界寸法以下の狭い幅を有するシリサイド膜製造工程の評価試験装置の場合には、線幅と抵抗値との相関関係が不規則となって、シリサイド膜製造工程の評価試験装置の線幅を手作業により一々測定しなければならず、電気的な方法によりシリサイド膜の製造工程を評価することが難しかった。これにより、製造工程の評価時間が長引き、かつ、工程評価の信頼性が低下するという問題点があった。
【００１４】
そこで、本発明は、このような従来の問題に鑑みてなされたもので、その目的は、シリサイド膜が限界寸法以下の線幅を有する場合にも、製造したシリサイド膜製造工程の評価試験装置のパターン及び線幅を再び測定する必要が無く、シリサイド膜の線幅及び抵抗値を電気的な方法で迅速に測定して、シリサイド膜の製造工程評価時間を短縮させ、工程評価の信頼性を向上し得るシリサイド膜製造工程の評価試験装置を提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るシリサイド膜製造工程の評価試験装置においては、アクティブ領域とフィールド領域とから成るシリコン基板と、前記フィールド領域上に形成されたポリサイド層の交叉抵抗パターンから成る第１パターンと、前記アクティブ領域上に形成されたポリサイド層及びシリサイド層から成る第２パターンと、を備えて構成されている。
【００１６】
そして、前記第１パターンにおいては、同じ幅で互いに直交するように形成された２つのポリサイド層パターンと、前記２つのポリサイド層パターンのうちの一方のポリサイド層パターンの両端にそれぞれ連結された第１電流接触パッド及び第１電圧接触パッドと、前記２つのポリサイド層パターンのうちの他方のポリサイド層パターンの両端にそれぞれ連結された第２電流接触パッド及び第２電圧接触パッドと、から構成されている。
【００１７】
また、前記第２パターンにおいては、前記アクティブ領域に形成された絶縁膜上に所定間隔を置いて、平行に延長形成された第１ポリサイド層パターン及び第２ポリサイド層パターンから成る一対のポリサイド層パターンと、前記第１ポリサイド層パターンの両端にそれぞれ連結された第３及び第４電流接触パッドと、前記第３及び第４電流接触パッド間の前記第１ポリサイド層パターンに連結された第３及び第４電圧接触パッドと、前記第２ポリサイド層パターンの両端にそれぞれ連結された第５及び第６電流接触パッドと、前記第５及び第６電流接触パッド間の前記第２ポリサイド層パターンに連結された第５及び第６電圧接触パッドと、前記第１ポリサイド層パターンと第２ポリサイド層パターン間に形成されたシリサイド層パターンと、該シリサイド層パターンの両端にそれぞれ電気的に連結された第７及び第８電流接触パッド並びに第７及び第８電圧接触パッドと、を備えて構成され、前記第１〜前記第８電流接触パッドのそれぞれは、電流を流すためのパッドであり、前記第１〜前記第８電圧接触パッドのそれぞれは、電圧を測定するためのパッドである。
【００１８】
さらに、前記第１電流接触パッドと前記第５電流接触パッドとは同一のパッドであり、前記第２電流接触パッドと前記第６電流接触パッドとは同一のパッドである。
そして、前記第１パターンは、ポリサイド層パターンの面抵抗値を測定するためのパターンである。
【００１９】
また、前記第２パターンは、前記第１及び第２ポリサイド層パターンの各幅を電気的に測定して、前記シリサイド層パターンの幅を間接的に測定するためのパターンである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
先ず、本発明に係るシリサイド膜製造工程の評価試験装置は、図１に示したように、アクティブ領域５００ａとフィールド領域５００ｂとを有するシリコン基板５００の上面に、第１パターンＡと第２パターンＢとが形成されて成る。
【００２１】
前記第１パターンＡは、前記フィールド領域５００ｂの上面のポリサイド層パターンの面抵抗を測定するように、２つのポリサイド層パターンから成る交叉抵抗パターンとして形成され、縦方向に延長された第１導電配線４０１と、該導電配線４０１と直交して延長形成された第２導電配線４０２とを備える。そして、それら第１導電配線４０１と第２導電配線４０２との交叉部４０３の抵抗を測定して、その面抵抗値を求めるようになっている。
【００２２】
前記第１及び第２導電配線４０１、４０２は、それぞれ同じ幅ＷＦを有するように形成する。このとき、その幅ＷＦは、後述する第２パターンＢの第１及び第２ポリサイドストリップ５１０ａ、５１０ｂの幅と同じである。
また、前記第１導電配線４０１の一端には導電アーム１１が連結されて、該導電アーム１１に第１電流接触パッドＩ１が連結され、他端にも導電アーム１１が連結されて、該導電アーム１１に第２電圧接触パッドＶ１が連結されている。
【００２３】
さらに、前記第２導電配線４０２の一端には導電アーム１２が連結されて、該導電アーム１２に第２電流接触パッドＩ２が連結され、他端にも導電アーム１２が連結されて、該導電アーム１２に第１電圧接触パッドＶ２が連結されている。
上述した構成において、前記第１及び第２電流接触パッドＩ１、Ｉ２に特定値の電流を流した後、第１及び第２電圧接触パッドＶ１、Ｖ２の電圧をそれぞれ測定して、面抵抗値Ｒｓを求める。
【００２４】
前記第２パターンＢは、前記アクティブ領域５００ａの上面に所定間隔をおいて対向して形成された第１ポリサイド層パターンとしての第１ポリサイドストリップ５１０ａと第２ポリサイド層パターンとしての第２ポリサイドストリップ５１０ｂとから成る一対のポリサイドストリップ５１０と、それら第１、第２ポリサイドストリップ５１０ａ、５１０ｂ間に形成されたシリサイド層パターンとしてのアクティブシリサイドストリップ５２０と、から構成される。前記一対のポリサイドストリップ５１０は、アクティブ領域５００ａ上に絶縁膜を介してそれぞれ形成されている。
【００２５】
ここで、前記第１、第２ポリサイドストリップ５１０ａ、５１０ｂの幅をそれぞれＷＦとし、長さはそれぞれＬＡとする。
また、前記第１ポリサイドストリップ５１０ａの両端には、第３及び第４電流接触パッドＩ３、Ｉ４が導電アーム５１を介してそれぞれ連結され、前記第２ポリサイドストリップ５１０ｂの両端にも第５及び第６電流接触パッドＩ５、Ｉ６が導電アーム５２を介してそれぞれ連結される。
【００２６】
さらに、前記第３及び第４電流接触パッドＩ３，Ｉ４間の前記第１ポリサイドストリップ５１０ａには、第３電圧接触パッドＶ３及び第４電圧接触パッドＶ４が連結される。前記第３電圧接触パッドＶ３と第４電圧接触パッドＶ４間の前記第１ポリサイドストリップ５１０ａの長さはＬＦである。
同様にして、前記第２ポリサイドストリップ５１０ｂにも、第５及び第６電圧接触パッドＶ５、Ｖ６が前記第５電流接触パッドＩ５と第６電流接触パッドＩ６とにそれぞれ隣接して連結される。前記第５電圧接触パッドＶ５と第６電圧接触パッドＶ６間の前記第２ポリサイドストリップ５２０ａの長さはＬＦである。
【００２７】
ここで、前記第１パターンＡの第１電流接触パッドＩ１と、前記第２パターンＢの第５電流接触パッドＩ５とは同じ電流接触パッドであると共に、前記第１パターンＡの第２電流接触パッドＩ２と、第２パターンＢの第６電流接触パッドＩ６も同じ電流接触パッドである。
さらに、前記第１ポリサイドパターン５１０ａと第２ポリサイドパターン５１０ｂ間のアクティブシリサイドストリップ５２０の両端には、第７電圧接触パッドＶ７及び第８電圧接触パッドＶ８、並びに、第７電流接触パッドＩ７及び第８電流接触パッドＩ８が、それぞれ電気的に連結されている。
【００２８】
そして、前記第１ポリサイドストリップ５１０ａと第２ポリサイドストリップ５１０ｂとはアクティブシリサイドストリップ５２０の幅ＷＡだけ離隔される。このとき、前記幅ＷＡは、マスク上の設計寸法であり、半導体基板上に、前記アクティブシリサイドストリップ５２０を製造したときの幅は、ＷＡ’であり、設計された幅ＷＡと製造された幅ＷＡ’とは一般的に差異（誤差）がある。
【００２９】
その理由は、半導体基板上にパターンを形成するとき、フォトリソグラフィ工程のパターンの幅寸法に応じて、露光効果及びエッチング工程の正確度が可変するためである。特に、設計された幅ＷＡが解像限界に近い寸法、又はそれ以下の寸法である場合には、半導体基板上にパターンを製造した後、その実際の製造された幅ＷＡ’を測定して半導体素子の製造工程を評価すべきであるため、工程評価時間が長引く。
【００３０】
しかし、本発明では、前記第１及び第２ポリサイドストリップ５１０ａ、５１０ｂの製造された幅ＷＦ’を電気的に測定して求めた後、それら第１、第２ポリサイドストリップ５１０ａ、５１０ｂの実際に製造された幅ＷＦ’と設計された幅ＷＦとの誤差を計算して、前記第１、第２ポリサイドストリップ５１０ａ、５１０ｂ間のアクティブシリサイドストリップ５２０の製造された幅ＷＡ’を推定すれば良い。これにより、アクティブシリサイドストリップ５２０の製造された幅ＷＡ’を手作業で測定する必要がなく、シリサイド膜の工程評価時間を短縮し得るという効果がある。
【００３１】
以下、本実施形態に係るシリサイド膜製造工程の評価試験装置を利用して、シリサイド膜の製造工程を評価する方法について説明する。
先ず、交叉抵抗パターンの第１パターンＡを利用して、ポリサイド膜の面抵抗値Ｒｓを測定する。このとき、ファンデルパウ方程式を利用して面抵抗値Ｒｓを測定するには、従来と同じ方法を利用する。
【００３２】
その後、前記第２パターンＢの第３及び第４電流接触パッドＩ３、Ｉ４に電流Ｉｉをそれぞれ流した後、前記第３及び第４電圧接触パッドＶ３、Ｖ４の電圧差Ｖｄ１を測定して、式（１）により、第１ポリサイドストリップ５１０ａの抵抗値Ｒを算出する。
【００３３】
【数１】
【００３４】
その後、式（２）を利用して、第１ポリサイドストリップ５１０ａの実際に製造された幅ＷＦ’を計算する。
【００３５】
【数２】
【００３６】
なお、式（２）中、ＬＦ’は、第１ポリサイドストリップ５１０ａの実際の長さ（マスク上の寸法ではなく、半導体基板上に製造された第１ポリサイドストリップ５１０ａの寸法）である。
この場合、前記第１ポリサイドストリップ５０１ａの製造された長さＬＦ’は、マスク上の設計された長さＬＦと一致する。これは、マスク上の設計された長さＬＦが限界寸法（critical dimension）より長いために、露光効果による誤差が発生しないことによる。
【００３７】
また、前記第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、幅が狭くて、フォトリソグラフィ工程及びシリサイド化工程を行う間に変化され易いため、通常は、設計された幅ＷＦと差異が生じるが、本実施形態の第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、実測する必要がない特定値である。
【００３８】
即ち、前記第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、第１ポリサイドストリップ５１０ａのマスク上の設計された幅ＷＦから変動幅２ＤＷLだけ減算した値となる。この場合、前記変動幅を２ＤＷLとした理由は、第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、第１ポリサイドストリップ５１０ａの左右両側に変動するため、左右の何れか一方への変動幅をＤＷLとすると、左右両方に変動した場合の変動幅は２ＤＷLとなるからである。
【００３９】
従って、変動幅２ＤＷLは、次の式（３）により求めることができる。
【００４０】
【数３】
【００４１】
上記式（３）中、Ｒは、第２パターンＢの第１ポリサイドストリップ５１０ａの抵抗値であり、Ｒｓは、第１パターンＡの面抵抗値であり、ＬＦは、前記第１ポリサイドストリップ５０１ａのマスク上の設計された長さであって、製造された長さＬＦ’と同じであり、ＷＦも、マスク上の第１ポリサイドストリップ５１０ａの幅であるため、前記各値は算出可能な特定値である。従って、前記各値を上記式（２）に代入すれば、変動幅２ＤＷLを算出することができる。
【００４２】
ここで、前記第２ポリサイドストリップ５１０ｂの左側への変動幅をＤＷLとすると、同様な方法で、第１ポリサイドストリップ５１０ａの右側への変動幅ＤＷRを求めることができる。
その後、次の式（４）により、半導体基板上に形成されたアクティブシリサイドストリップ５２０の実際の幅ＷＡを求めることができる。
【００４３】
【数４】
【００４４】
このように、本発明では、アクティブシリサイドストリップ５２０の幅ＷＡが限界寸法以下であっても、本実施形態に係るシリサイド膜製造工程の評価試験装置を利用して、アクティブシリサイドストリップ５２０の幅ＷＡの寸法を短時間で算出することができる。
そして、前記第７及び第８電流接触パッドＩ７、Ｉ８に電流Ｉｊをそれぞれ流した後、第７及び第８電圧接触パッドＶ７、Ｖ８間の電圧差Ｖｄ２を測定することにより、アクティブシリサイドストリップ５２０の抵抗値Ｒａを式（５）により求めることができる。
【００４５】
【数５】
【００４６】
このように、アクティブシリサイドストリップ５２０の幅ＷＡ及び抵抗値Ｒａを短時間内に測定した後、期待値と比較することで、シリサイド膜の製造工程を評価することができる。
【００４７】
【発明の効果】
以上説明したように、本発明に係るシリサイド膜製造工程の評価試験装置においては、限界寸法以下の狭い幅を有するシリサイド膜の製造工程を評価する場合にも、製造されたシリサイド膜の実際のパターン及び線幅を手作業で測定する必要がなく、電気的な方法を利用してシリサイド膜の線幅及び抵抗値を算出することができるため、シリサイド膜の製造工程評価時間を短縮させ、工程評価の信頼性を向上し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るシリサイド膜製造工程の評価試験装置を示す平面図である。
【図２】従来のシリサイド膜製造工程の評価試験装置の一例を示す平面図である。
【図３】従来のシリサイド膜製造工程の評価試験装置の他の例を示す平面図である。
【符号の説明】
５００：半導体基板
５００ａ：アクティブ領域
５００ｂ：フィールド領域
Ａ：第１パターン
Ｂ：第２パターン
４０１：第１導電配線
４０２：第２導電配線
４０３：交叉部
５１０：ポリサイドストリップ
５１０ａ：第１ポリサイドストリップ
５１０ｂ：第２ポリサイドストリップ
５２０：アクティブシリサイドストリップ
Ｉ１〜Ｉ８：第１電流接触パッド〜第８電流接触パッド
Ｖ１〜Ｖ８：第１電圧接触パッド〜第８電圧接触パッド
１１、１２、５１、５２：導電アーム
【発明の属する技術分野】
本発明は、半導体素子製造工程中のシリサイド膜の製造工程を評価するための試験装置に関するものである。
【０００２】
【従来の技術】
一般に、ロジック回路においては、高速の動作が要求されるため、ロジック回路を構成する半導体素子の配線として、シリサイド層又はポリサイド層が用いられている。
即ち、ロジック回路を構成するトランジスタにおいては、ソース領域及びドレイン領域の上面にシリサイド膜を形成したシリサイド層を用いたり、ゲート酸化膜上のポリシリコン層の上面にシリサイド膜を形成したポリサイド層を用いたりしている。
【０００３】
従って、このようなシリサイド層又はポリサイド層のシリサイド膜の製造工程を評価するための試験装置及び製造工程の評価方法に関心が集中している。
以下、従来の配線の製造工程の評価試験装置及びそれを利用した評価方法について説明する。
先ず、配線の面抵抗値Ｒｓｈを測定するための試験装置としては、図２に示したようなファンデルパウ（Van Der Pauw）の交叉抵抗（cross-resistor）パターンを利用したものがある。このようなファンデルパウの交叉抵抗パターンは、たとえば、Buehler,M.G.,Grant,S.D.,and Thurber,W.R.,“Bridge and van der Pauw Sheet Resistor for Characterizing the Line Width of Conducting Layer”,J.Electrochem.Soc.,Vol.125,No.4(April 1978)に記載されており、多くの半導体製造メーカが配線の特性を評価するために利用している。
【０００４】
図２に示されたように、交叉抵抗パターン１００は、矩形状の第１、第２導電層１１０、１２０が互いに直交して形成される。それら第１、第２導電層１１０、１２０はそれぞれ同じ幅ａを有し、長さは幅ａの２倍程度に形成されている。そして、縦方向に延長形成された第１導電層１１０と、横方向に延長形成された第２導電層１２０との交叉部分が中央部１３０であり、面抵抗値Ｒｓｈは、縦辺及び横辺の長さが共にａである中央部１３０の抵抗値である。
【０００５】
前記第１、第２導電層１１０、１２０の一端は、導電タップ１１０ａ、１２０ａによって電流接触パッドＩ１１、Ｉ１２にそれぞれ連結されており、前記第１、第２導電層１１０、１２０の他端は、導電タップ１１０ｂ、１２０ｂによって電圧接触パッドＶ１１、Ｖ１２にそれぞれ連結されている。
このように構成された従来の交叉抵抗パターン１００においては、各電流接触パッドＩ１１、Ｉ１２に特定値の電流を流した後、電圧接触パッドＶ１１、Ｖ１２の電圧変化値を測定することで、中央部１３０の面抵抗値Ｒｓｈを求めることができる。
【０００６】
また、図３に示したように、従来のブリッジ抵抗パターン２００は、導電性ストリップ２１０と、該導電性ストリップ２１０の両端にそれぞれ連結された矩形状の電流接触パッドＩａ、Ｉｂとを有するドッグボーン（dog bone）及び前記導電性ストリップ２１０の両端に導電性タップ２２０ａ、２２０ｂによりそれぞれ連結された電圧接触パッドＶａ、Ｖｂから構成される。
【０００７】
前記導電性ストリップ２１０の幅Ｗは、図２に示した前記面抵抗試験用の交叉抵抗パターン１００の中央部１３０の縦辺及び横辺の長さａと同じに形成することが好ましく、前記導電性ストリップ２１０の長さＬは様々に変化させて形成できるようになっている。
また、前記導電性ストリップ２１０の抵抗値Ｒｄｂは、２つの電圧接触パッドＶａ、Ｖｂ間の長さＬに対応する抵抗値であり、前記電流接触パッドＩａ、Ｉｂ間に特定値の電流を流しながら電圧接触パッドＶａ、Ｖｂ間の電圧差を測定することにより求めることができる。
【０００８】
このように、前記導電性ストリップ２１０の長さＬが異なる多様な試験パターンを形成して、シリサイド膜の工程評価の信頼度を向上させると共に、前記導電性ストリップ２１０の幅Ｗも多様に可変させて、複数の試験パターンを形成することで、シリサイド膜の製造工程の評価の信頼度を一層向上させるようになっている。
【０００９】
次に、従来のシリサイド膜製造工程の評価試験装置を利用して、シリサイド膜の製造工程を評価する方法について説明する。
先ず、図２に示したような交叉抵抗パターン１００において、ファンデルパウ方程式を利用して、シリサイド膜の面抵抗値Ｒｓｈを求める。このとき、通常は、図２の交叉抵抗パターン１００を形成するためのフォトマスク上のパターンの寸法と、実際に半導体基板上に形成されたパターンの寸法とが異なるため、半導体基板上に形成された実際のパターンの横辺及び縦辺の長さａ’、ｂ’（図示されず）を測定する必要がある。
【００１０】
その後、前記ファンデルパウ方程式を利用して測定された実際の面抵抗値Ｒｓｈは、横辺の長さがａ’であり、縦辺の長さがｂ’であるときの抵抗値であるため、マスク上のパターンの横方向及び縦方向の寸法ａに換算して、理論上の面抵抗値Ｒｓｈ’を求める。
また、図３に示したブリッジ抵抗パターン２００の導電性ストリップ２１０に電流を流して、該導電性ストリップ２１０の抵抗値Ｒｄｂを求めた後、半導体基板上に形成した、図３に示されたような導電性ストリップ２１０の実際の幅Ｗｅｆｆ及び長さＬｅｆｆを測定し、前記導電性ストリップ２１０の面数ｓｃ、即ち、長さＬｅｆｆを幅Ｗｅｆｆで除算した値を求めて、該面数ｓｃで前記抵抗値Ｒｄｂを除算すれば、導電性ストリップ２１０のようなストリップ型パターンの面抵抗値Ｒｓｈ”を求めることができる。
【００１１】
そして、前記交叉抵抗パターン１００の実際の面抵抗値Ｒｓｈ及び理論上の面抵抗値Ｒｓｈ’、並びに、導電性ストリップ２１０の面抵抗値Ｒｓｈ”をそれぞれ比較した結果、それらの値が同じか又は近似する場合は、シリサイド膜の製造工程が良好に終了されたと判断して、該当の半導体基板に対して後続する半導体素子の製造工程を進行する。しかし、前記面抵抗値Ｒｓｈ’と面抵抗値Ｒｓｈ”との差が許容値を外れた場合は、製造される半導体素子の信頼性が低下するため、該半導体基板に対して後続する製造工程を行わずに廃棄する。
【００１２】
【発明が解決しようとする課題】
然るに、このような従来のシリサイド膜製造工程の評価試験装置においては、試験しようとするシリサイド膜パターンの幅が限界寸法（critical dimension）と同じか又はそれ以下の狭い場合には、フォトリソグラフィ工程で露光効果が生じることにより、フォトマスク上のパターンの寸法と、実際に半導体基板上に具現化されたシリサイド膜製造工程の評価試験装置のパターンの寸法との誤差が大きくなる。従って、製造されたシリサイド膜製造工程の評価試験装置のパターンを再び測定する必要があるため、試験時間が長引き、かつ、煩雑であるという問題点があった。
【００１３】
また、幅の狭い導電性パターン上にシリサイド膜を形成することが難しく、形成されてもアニーリングして低抵抗のシリサイド膜に相転移するとき、相転移が容易に行われないため、幅の広いシリサイド膜に比べて抵抗が非常に高く、熱的安定性が低下して、均一性が低下するという不都合な点があった。従って、限界寸法以下の狭い幅を有するシリサイド膜製造工程の評価試験装置の場合には、線幅と抵抗値との相関関係が不規則となって、シリサイド膜製造工程の評価試験装置の線幅を手作業により一々測定しなければならず、電気的な方法によりシリサイド膜の製造工程を評価することが難しかった。これにより、製造工程の評価時間が長引き、かつ、工程評価の信頼性が低下するという問題点があった。
【００１４】
そこで、本発明は、このような従来の問題に鑑みてなされたもので、その目的は、シリサイド膜が限界寸法以下の線幅を有する場合にも、製造したシリサイド膜製造工程の評価試験装置のパターン及び線幅を再び測定する必要が無く、シリサイド膜の線幅及び抵抗値を電気的な方法で迅速に測定して、シリサイド膜の製造工程評価時間を短縮させ、工程評価の信頼性を向上し得るシリサイド膜製造工程の評価試験装置を提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るシリサイド膜製造工程の評価試験装置においては、アクティブ領域とフィールド領域とから成るシリコン基板と、前記フィールド領域上に形成されたポリサイド層の交叉抵抗パターンから成る第１パターンと、前記アクティブ領域上に形成されたポリサイド層及びシリサイド層から成る第２パターンと、を備えて構成されている。
【００１６】
そして、前記第１パターンにおいては、同じ幅で互いに直交するように形成された２つのポリサイド層パターンと、前記２つのポリサイド層パターンのうちの一方のポリサイド層パターンの両端にそれぞれ連結された第１電流接触パッド及び第１電圧接触パッドと、前記２つのポリサイド層パターンのうちの他方のポリサイド層パターンの両端にそれぞれ連結された第２電流接触パッド及び第２電圧接触パッドと、から構成されている。
【００１７】
また、前記第２パターンにおいては、前記アクティブ領域に形成された絶縁膜上に所定間隔を置いて、平行に延長形成された第１ポリサイド層パターン及び第２ポリサイド層パターンから成る一対のポリサイド層パターンと、前記第１ポリサイド層パターンの両端にそれぞれ連結された第３及び第４電流接触パッドと、前記第３及び第４電流接触パッド間の前記第１ポリサイド層パターンに連結された第３及び第４電圧接触パッドと、前記第２ポリサイド層パターンの両端にそれぞれ連結された第５及び第６電流接触パッドと、前記第５及び第６電流接触パッド間の前記第２ポリサイド層パターンに連結された第５及び第６電圧接触パッドと、前記第１ポリサイド層パターンと第２ポリサイド層パターン間に形成されたシリサイド層パターンと、該シリサイド層パターンの両端にそれぞれ電気的に連結された第７及び第８電流接触パッド並びに第７及び第８電圧接触パッドと、を備えて構成され、前記第１〜前記第８電流接触パッドのそれぞれは、電流を流すためのパッドであり、前記第１〜前記第８電圧接触パッドのそれぞれは、電圧を測定するためのパッドである。
【００１８】
さらに、前記第１電流接触パッドと前記第５電流接触パッドとは同一のパッドであり、前記第２電流接触パッドと前記第６電流接触パッドとは同一のパッドである。
そして、前記第１パターンは、ポリサイド層パターンの面抵抗値を測定するためのパターンである。
【００１９】
また、前記第２パターンは、前記第１及び第２ポリサイド層パターンの各幅を電気的に測定して、前記シリサイド層パターンの幅を間接的に測定するためのパターンである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
先ず、本発明に係るシリサイド膜製造工程の評価試験装置は、図１に示したように、アクティブ領域５００ａとフィールド領域５００ｂとを有するシリコン基板５００の上面に、第１パターンＡと第２パターンＢとが形成されて成る。
【００２１】
前記第１パターンＡは、前記フィールド領域５００ｂの上面のポリサイド層パターンの面抵抗を測定するように、２つのポリサイド層パターンから成る交叉抵抗パターンとして形成され、縦方向に延長された第１導電配線４０１と、該導電配線４０１と直交して延長形成された第２導電配線４０２とを備える。そして、それら第１導電配線４０１と第２導電配線４０２との交叉部４０３の抵抗を測定して、その面抵抗値を求めるようになっている。
【００２２】
前記第１及び第２導電配線４０１、４０２は、それぞれ同じ幅ＷＦを有するように形成する。このとき、その幅ＷＦは、後述する第２パターンＢの第１及び第２ポリサイドストリップ５１０ａ、５１０ｂの幅と同じである。
また、前記第１導電配線４０１の一端には導電アーム１１が連結されて、該導電アーム１１に第１電流接触パッドＩ１が連結され、他端にも導電アーム１１が連結されて、該導電アーム１１に第２電圧接触パッドＶ１が連結されている。
【００２３】
さらに、前記第２導電配線４０２の一端には導電アーム１２が連結されて、該導電アーム１２に第２電流接触パッドＩ２が連結され、他端にも導電アーム１２が連結されて、該導電アーム１２に第１電圧接触パッドＶ２が連結されている。
上述した構成において、前記第１及び第２電流接触パッドＩ１、Ｉ２に特定値の電流を流した後、第１及び第２電圧接触パッドＶ１、Ｖ２の電圧をそれぞれ測定して、面抵抗値Ｒｓを求める。
【００２４】
前記第２パターンＢは、前記アクティブ領域５００ａの上面に所定間隔をおいて対向して形成された第１ポリサイド層パターンとしての第１ポリサイドストリップ５１０ａと第２ポリサイド層パターンとしての第２ポリサイドストリップ５１０ｂとから成る一対のポリサイドストリップ５１０と、それら第１、第２ポリサイドストリップ５１０ａ、５１０ｂ間に形成されたシリサイド層パターンとしてのアクティブシリサイドストリップ５２０と、から構成される。前記一対のポリサイドストリップ５１０は、アクティブ領域５００ａ上に絶縁膜を介してそれぞれ形成されている。
【００２５】
ここで、前記第１、第２ポリサイドストリップ５１０ａ、５１０ｂの幅をそれぞれＷＦとし、長さはそれぞれＬＡとする。
また、前記第１ポリサイドストリップ５１０ａの両端には、第３及び第４電流接触パッドＩ３、Ｉ４が導電アーム５１を介してそれぞれ連結され、前記第２ポリサイドストリップ５１０ｂの両端にも第５及び第６電流接触パッドＩ５、Ｉ６が導電アーム５２を介してそれぞれ連結される。
【００２６】
さらに、前記第３及び第４電流接触パッドＩ３，Ｉ４間の前記第１ポリサイドストリップ５１０ａには、第３電圧接触パッドＶ３及び第４電圧接触パッドＶ４が連結される。前記第３電圧接触パッドＶ３と第４電圧接触パッドＶ４間の前記第１ポリサイドストリップ５１０ａの長さはＬＦである。
同様にして、前記第２ポリサイドストリップ５１０ｂにも、第５及び第６電圧接触パッドＶ５、Ｖ６が前記第５電流接触パッドＩ５と第６電流接触パッドＩ６とにそれぞれ隣接して連結される。前記第５電圧接触パッドＶ５と第６電圧接触パッドＶ６間の前記第２ポリサイドストリップ５２０ａの長さはＬＦである。
【００２７】
ここで、前記第１パターンＡの第１電流接触パッドＩ１と、前記第２パターンＢの第５電流接触パッドＩ５とは同じ電流接触パッドであると共に、前記第１パターンＡの第２電流接触パッドＩ２と、第２パターンＢの第６電流接触パッドＩ６も同じ電流接触パッドである。
さらに、前記第１ポリサイドパターン５１０ａと第２ポリサイドパターン５１０ｂ間のアクティブシリサイドストリップ５２０の両端には、第７電圧接触パッドＶ７及び第８電圧接触パッドＶ８、並びに、第７電流接触パッドＩ７及び第８電流接触パッドＩ８が、それぞれ電気的に連結されている。
【００２８】
そして、前記第１ポリサイドストリップ５１０ａと第２ポリサイドストリップ５１０ｂとはアクティブシリサイドストリップ５２０の幅ＷＡだけ離隔される。このとき、前記幅ＷＡは、マスク上の設計寸法であり、半導体基板上に、前記アクティブシリサイドストリップ５２０を製造したときの幅は、ＷＡ’であり、設計された幅ＷＡと製造された幅ＷＡ’とは一般的に差異（誤差）がある。
【００２９】
その理由は、半導体基板上にパターンを形成するとき、フォトリソグラフィ工程のパターンの幅寸法に応じて、露光効果及びエッチング工程の正確度が可変するためである。特に、設計された幅ＷＡが解像限界に近い寸法、又はそれ以下の寸法である場合には、半導体基板上にパターンを製造した後、その実際の製造された幅ＷＡ’を測定して半導体素子の製造工程を評価すべきであるため、工程評価時間が長引く。
【００３０】
しかし、本発明では、前記第１及び第２ポリサイドストリップ５１０ａ、５１０ｂの製造された幅ＷＦ’を電気的に測定して求めた後、それら第１、第２ポリサイドストリップ５１０ａ、５１０ｂの実際に製造された幅ＷＦ’と設計された幅ＷＦとの誤差を計算して、前記第１、第２ポリサイドストリップ５１０ａ、５１０ｂ間のアクティブシリサイドストリップ５２０の製造された幅ＷＡ’を推定すれば良い。これにより、アクティブシリサイドストリップ５２０の製造された幅ＷＡ’を手作業で測定する必要がなく、シリサイド膜の工程評価時間を短縮し得るという効果がある。
【００３１】
以下、本実施形態に係るシリサイド膜製造工程の評価試験装置を利用して、シリサイド膜の製造工程を評価する方法について説明する。
先ず、交叉抵抗パターンの第１パターンＡを利用して、ポリサイド膜の面抵抗値Ｒｓを測定する。このとき、ファンデルパウ方程式を利用して面抵抗値Ｒｓを測定するには、従来と同じ方法を利用する。
【００３２】
その後、前記第２パターンＢの第３及び第４電流接触パッドＩ３、Ｉ４に電流Ｉｉをそれぞれ流した後、前記第３及び第４電圧接触パッドＶ３、Ｖ４の電圧差Ｖｄ１を測定して、式（１）により、第１ポリサイドストリップ５１０ａの抵抗値Ｒを算出する。
【００３３】
【数１】
その後、式（２）を利用して、第１ポリサイドストリップ５１０ａの実際に製造された幅ＷＦ’を計算する。
【００３５】
【数２】
なお、式（２）中、ＬＦ’は、第１ポリサイドストリップ５１０ａの実際の長さ（マスク上の寸法ではなく、半導体基板上に製造された第１ポリサイドストリップ５１０ａの寸法）である。
この場合、前記第１ポリサイドストリップ５０１ａの製造された長さＬＦ’は、マスク上の設計された長さＬＦと一致する。これは、マスク上の設計された長さＬＦが限界寸法（critical dimension）より長いために、露光効果による誤差が発生しないことによる。
【００３７】
また、前記第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、幅が狭くて、フォトリソグラフィ工程及びシリサイド化工程を行う間に変化され易いため、通常は、設計された幅ＷＦと差異が生じるが、本実施形態の第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、実測する必要がない特定値である。
【００３８】
即ち、前記第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、第１ポリサイドストリップ５１０ａのマスク上の設計された幅ＷＦから変動幅２ＤＷLだけ減算した値となる。この場合、前記変動幅を２ＤＷLとした理由は、第１ポリサイドストリップ５１０ａの製造された幅ＷＦ’は、第１ポリサイドストリップ５１０ａの左右両側に変動するため、左右の何れか一方への変動幅をＤＷLとすると、左右両方に変動した場合の変動幅は２ＤＷLとなるからである。
【００３９】
従って、変動幅２ＤＷLは、次の式（３）により求めることができる。
【００４０】
【数３】
上記式（３）中、Ｒは、第２パターンＢの第１ポリサイドストリップ５１０ａの抵抗値であり、Ｒｓは、第１パターンＡの面抵抗値であり、ＬＦは、前記第１ポリサイドストリップ５０１ａのマスク上の設計された長さであって、製造された長さＬＦ’と同じであり、ＷＦも、マスク上の第１ポリサイドストリップ５１０ａの幅であるため、前記各値は算出可能な特定値である。従って、前記各値を上記式（２）に代入すれば、変動幅２ＤＷLを算出することができる。
【００４２】
ここで、前記第２ポリサイドストリップ５１０ｂの左側への変動幅をＤＷLとすると、同様な方法で、第１ポリサイドストリップ５１０ａの右側への変動幅ＤＷRを求めることができる。
その後、次の式（４）により、半導体基板上に形成されたアクティブシリサイドストリップ５２０の実際の幅ＷＡを求めることができる。
【００４３】
【数４】
このように、本発明では、アクティブシリサイドストリップ５２０の幅ＷＡが限界寸法以下であっても、本実施形態に係るシリサイド膜製造工程の評価試験装置を利用して、アクティブシリサイドストリップ５２０の幅ＷＡの寸法を短時間で算出することができる。
そして、前記第７及び第８電流接触パッドＩ７、Ｉ８に電流Ｉｊをそれぞれ流した後、第７及び第８電圧接触パッドＶ７、Ｖ８間の電圧差Ｖｄ２を測定することにより、アクティブシリサイドストリップ５２０の抵抗値Ｒａを式（５）により求めることができる。
【００４５】
【数５】
このように、アクティブシリサイドストリップ５２０の幅ＷＡ及び抵抗値Ｒａを短時間内に測定した後、期待値と比較することで、シリサイド膜の製造工程を評価することができる。
【００４７】
【発明の効果】
以上説明したように、本発明に係るシリサイド膜製造工程の評価試験装置においては、限界寸法以下の狭い幅を有するシリサイド膜の製造工程を評価する場合にも、製造されたシリサイド膜の実際のパターン及び線幅を手作業で測定する必要がなく、電気的な方法を利用してシリサイド膜の線幅及び抵抗値を算出することができるため、シリサイド膜の製造工程評価時間を短縮させ、工程評価の信頼性を向上し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るシリサイド膜製造工程の評価試験装置を示す平面図である。
【図２】従来のシリサイド膜製造工程の評価試験装置の一例を示す平面図である。
【図３】従来のシリサイド膜製造工程の評価試験装置の他の例を示す平面図である。
【符号の説明】
５００：半導体基板
５００ａ：アクティブ領域
５００ｂ：フィールド領域
Ａ：第１パターン
Ｂ：第２パターン
４０１：第１導電配線
４０２：第２導電配線
４０３：交叉部
５１０：ポリサイドストリップ
５１０ａ：第１ポリサイドストリップ
５１０ｂ：第２ポリサイドストリップ
５２０：アクティブシリサイドストリップ
Ｉ１〜Ｉ８：第１電流接触パッド〜第８電流接触パッド
Ｖ１〜Ｖ８：第１電圧接触パッド〜第８電圧接触パッド
１１、１２、５１、５２：導電アーム
Claims (4)
- アクティブ領域とフィールド領域とから成るシリコン基板と、
前記フィールド領域上に形成されたポリサイド層の交叉抵抗パターンから成る第１パターンと、
前記アクティブ領域上に形成されたポリサイド層及びシリサイド層から成る第２パターンと、を備え、
前記第１パターンは、
同じ幅で互いに直交するように形成された２つのポリサイド層パターンと、
前記２つのポリサイド層パターンのうちの一方のポリサイド層パターンの両端にそれぞれ連結された第１電流接触パッド及び第１電圧接触パッドと、
前記２つのポリサイド層パターンのうちの他方のポリサイド層パターンの両端にそれぞれ連結された第２電流接触パッド及び第２電圧接触パッドと、から構成され、
前記第２パターンは、
前記アクティブ領域に形成された絶縁膜上に所定間隔を置いて、平行に延長形成された第１ポリサイド層パターン及び第２ポリサイド層パターンから成る一対のポリサイド層パターンと、
前記第１ポリサイド層パターンの両端にそれぞれ連結された第３及び第４電流接触パッドと、
前記第３及び第４電流接触パッド間の前記第１ポリサイド層パターンに連結された第３及び第４電圧接触パッドと、
前記第２ポリサイド層パターンの両端にそれぞれ連結された第５及び第６電流接触パッドと、
前記第５及び第６電流接触パッド間の前記第２ポリサイド層パターンに連結された第５及び第６電圧接触パッドと、
前記第１ポリサイド層パターンと第２ポリサイド層パターン間に形成されたシリサイド層パターンと、
該シリサイド層パターンの両端にそれぞれ電気的に連結された第７及び第８電流接触パッド並びに第７及び第８電圧接触パッドと、から構成され、
前記第１〜前記第８電流接触パッドのそれぞれは、電流を流すためのパッドであり、
前記第１〜前記第８電圧接触パッドのそれぞれは、電圧を測定するためのパッドであることを特徴とするシリサイド膜製造工程の評価試験装置。 - 前記第１電流接触パッドと前記第５電流接触パッドとは同一のパッドであり、
前記第２電流接触パッドと前記第６電流接触パッドとは同一のパッドである
ことを特徴とする請求項１に記載のシリサイド膜製造工程の評価試験装置。 - 前記第１パターンは、ポリサイド層パターンの面抵抗値を測定するためのパターンであることを特徴とする請求項１又は２に記載のシリサイド膜製造工程の評価試験装置。
- 前記第２パターンは、
前記第１及び第２ポリサイド層パターンの各幅を電気的に測定して、前記シリサイド層パターンの幅を間接的に測定するためのパターンである
ことを特徴とする請求項１〜３のいずれか１つに記載のシリサイド膜製造工程の評価試験装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR28342/2000 | 2000-05-25 | ||
| KR1020000028342A KR100336792B1 (ko) | 2000-05-25 | 2000-05-25 | 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001338962A JP2001338962A (ja) | 2001-12-07 |
| JP4514320B2 true JP4514320B2 (ja) | 2010-07-28 |
Family
ID=19670240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373672A Expired - Fee Related JP4514320B2 (ja) | 2000-05-25 | 2000-12-08 | シリサイド膜製造工程の評価試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6559475B1 (ja) |
| JP (1) | JP4514320B2 (ja) |
| KR (1) | KR100336792B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW538602B (en) * | 2001-10-24 | 2003-06-21 | Realtek Semi Conductor Co Ltd | Circuit and method for automatically changing matching resistance |
| KR100409032B1 (ko) * | 2001-11-23 | 2003-12-11 | 주식회사 하이닉스반도체 | 테스트 패턴 형성 방법, 그를 이용한 식각 특성 측정 방법및 회로 |
| JP3652671B2 (ja) * | 2002-05-24 | 2005-05-25 | 沖電気工業株式会社 | 測定用配線パターン及びその測定方法 |
| KR100575619B1 (ko) * | 2003-10-08 | 2006-05-03 | 매그나칩 반도체 유한회사 | 테스트 패턴 |
| US7301239B2 (en) * | 2004-07-26 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wiring structure to minimize stress induced void formation |
| US7391226B2 (en) * | 2006-05-31 | 2008-06-24 | Advanced Micro Devices, Inc. | Contact resistance test structure and methods of using same |
| KR100819558B1 (ko) | 2006-09-04 | 2008-04-07 | 삼성전자주식회사 | 반도체 저항소자들 및 그의 형성방법들 |
| KR100774789B1 (ko) * | 2006-11-21 | 2007-11-07 | 동부일렉트로닉스 주식회사 | Ｃｍｏｓ의 실리사이드 공정 모니터링용 패턴 구조 및 그설계방법 |
| KR100788368B1 (ko) * | 2006-12-29 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100949884B1 (ko) * | 2007-10-29 | 2010-03-25 | 주식회사 하이닉스반도체 | 테스트 패턴 |
| CN102760725B (zh) * | 2011-04-26 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 金属硅化物桥连测试结构、形成方法和测试方法 |
| US9252202B2 (en) * | 2011-08-23 | 2016-02-02 | Wafertech, Llc | Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement |
| CN116403993B (zh) * | 2023-05-29 | 2023-08-29 | 粤芯半导体技术股份有限公司 | 晶圆验收测试结构及检测方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845816B2 (ja) * | 1975-01-02 | 1983-10-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 導線特性測定方法 |
| JPH04340736A (ja) * | 1991-05-17 | 1992-11-27 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4437760A (en) * | 1981-12-07 | 1984-03-20 | The Perkin-Elmer Corp. | Reusable electrical overlay measurement circuit and process |
| JPS60153137A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electronics Corp | 半導体装置の寸法測定方法 |
| JPS62126648A (ja) * | 1985-11-27 | 1987-06-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその評価方法 |
| JP2718380B2 (ja) * | 1994-10-19 | 1998-02-25 | 日本電気株式会社 | 半導体装置の電気特性検査パターン及び検査方法 |
| US5627101A (en) * | 1995-12-04 | 1997-05-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating polysilicon electromigration sensor which can detect and monitor electromigration in composite metal lines on integrated circuit structures |
| KR20000003646A (ko) * | 1998-06-29 | 2000-01-25 | 김영환 | 반도체 소자의 테스트 패턴 |
-
2000
- 2000-05-25 KR KR1020000028342A patent/KR100336792B1/ko not_active IP Right Cessation
- 2000-11-03 US US09/704,760 patent/US6559475B1/en not_active Expired - Fee Related
- 2000-12-08 JP JP2000373672A patent/JP4514320B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845816B2 (ja) * | 1975-01-02 | 1983-10-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 導線特性測定方法 |
| JPH04340736A (ja) * | 1991-05-17 | 1992-11-27 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010107108A (ko) | 2001-12-07 |
| KR100336792B1 (ko) | 2002-05-16 |
| US6559475B1 (en) | 2003-05-06 |
| JP2001338962A (ja) | 2001-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4514320B2 (ja) | シリサイド膜製造工程の評価試験装置 | |
| JPS5845816B2 (ja) | 導線特性測定方法 | |
| US4918377A (en) | Integrated circuit reliability testing | |
| US8436626B2 (en) | Cascaded-based de-embedding methodology | |
| US4437760A (en) | Reusable electrical overlay measurement circuit and process | |
| US9305884B1 (en) | Overlay mark and method for forming the same | |
| US7253436B2 (en) | Resistance defect assessment device, resistance defect assessment method, and method for manufacturing resistance defect assessment device | |
| JP2008514024A (ja) | 半導体デバイスの層間アライメントのアナログ測定 | |
| JPS6253946B2 (ja) | ||
| US20120181615A1 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| JPH11166805A (ja) | パターンの合わせずれの電気的測定方法 | |
| US6429667B1 (en) | Electrically testable process window monitor for lithographic processing | |
| JP6560087B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6383827B1 (en) | Electrical alignment test structure using local interconnect ladder resistor | |
| JP2005533363A (ja) | 銅ダマシン技術におけるディッシングおよびエロージョン効果を評価するためのテスト構造 | |
| US9087879B2 (en) | Method of making semiconductor device with distinct multiple-patterned conductive tracks on a same level | |
| JP3273369B2 (ja) | 電極の線幅測定のためのテストパターン | |
| JP3779307B2 (ja) | 抵抗不良評価装置、抵抗不良評価方法及び抵抗不良評価装置の製造方法 | |
| JP2003050263A (ja) | 半導体装置およびｔｅｇ配置方法 | |
| US7868629B2 (en) | Proportional variable resistor structures to electrically measure mask misalignment | |
| JP3167596B2 (ja) | 半導体素子評価試験用模擬配線パターン及びそれを用いた評価試験方法 | |
| JP3712496B2 (ja) | 半導体装置の接続孔の抵抗値モニタパターン | |
| Cresswell et al. | Electrical CD metrology and related reference materials | |
| EP1278997B1 (en) | Method and system for calibration of an electrical linewidth measurement and wafer for being used in the method | |
| JPH04134841A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050210 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050428 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060915 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091028 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100511 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |