JPH04340736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04340736A JPH04340736A JP11275691A JP11275691A JPH04340736A JP H04340736 A JPH04340736 A JP H04340736A JP 11275691 A JP11275691 A JP 11275691A JP 11275691 A JP11275691 A JP 11275691A JP H04340736 A JPH04340736 A JP H04340736A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，ＬＤＤ構造のＭＯＳトランジスタとそのコ
ンタクトモニタを含む半導体装置の製造方法に関する。
係り，特に，ＬＤＤ構造のＭＯＳトランジスタとそのコ
ンタクトモニタを含む半導体装置の製造方法に関する。
【０００２】集積回路の高集積化とともに，高速化への
要求もますます大きくなってきている。最近，ＭＯＳト
ランジスタにおいては素子の微細化のほかに，ソース・
ドレインの拡散層表面にシリサイド層を形成することに
よってソース・ドレイン抵抗を下げ，高速化を図る技術
の実用化が始まっている。
要求もますます大きくなってきている。最近，ＭＯＳト
ランジスタにおいては素子の微細化のほかに，ソース・
ドレインの拡散層表面にシリサイド層を形成することに
よってソース・ドレイン抵抗を下げ，高速化を図る技術
の実用化が始まっている。
【０００３】ソース・ドレインまわりの特性を把握する
ためには，ソース／ドレインシート抵抗の他に，シリサ
イド層とソース・ドレイン拡散層間に存在するコンタク
ト抵抗の特性を把握することが重要である。コンタクト
抵抗の測定は，本番の製造に先立つＴＥＧ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）にコンタクトモニタを形
成して行うのが一般であるが，本番のチップにコンタク
トモニタ用の一区画を設け，ＭＯＳトランジスタととも
にコンタクトモニタを形成して行うことも行われている
。
ためには，ソース／ドレインシート抵抗の他に，シリサ
イド層とソース・ドレイン拡散層間に存在するコンタク
ト抵抗の特性を把握することが重要である。コンタクト
抵抗の測定は，本番の製造に先立つＴＥＧ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）にコンタクトモニタを形
成して行うのが一般であるが，本番のチップにコンタク
トモニタ用の一区画を設け，ＭＯＳトランジスタととも
にコンタクトモニタを形成して行うことも行われている
。
【０００４】
【従来の技術】コンタクト抵抗は，通常，ケルビン方式
と呼ばれる測定方法により取得することができる。図３
（ａ）， （ｂ）は，それぞれ，ケルビン方式を採用し
たコンタクトモニタの上面図，Ｐ−Ｐ断面図で，ＴｉＳ
ｉ２ 層とその下のソース・ドレイン拡散層（ｎ＋ 不
純物領域）との間のコンタクト抵抗を把握するためのコ
ンタクトモニタの例である。図中，１ はｐ−Ｓｉ基板
，２はフィールド酸化膜，１５はＳｉＯ２ 膜を表す。 このコンタクトモニタは，目的とするＭＯＳトランジス
タと同一基板上に作製される。
と呼ばれる測定方法により取得することができる。図３
（ａ）， （ｂ）は，それぞれ，ケルビン方式を採用し
たコンタクトモニタの上面図，Ｐ−Ｐ断面図で，ＴｉＳ
ｉ２ 層とその下のソース・ドレイン拡散層（ｎ＋ 不
純物領域）との間のコンタクト抵抗を把握するためのコ
ンタクトモニタの例である。図中，１ はｐ−Ｓｉ基板
，２はフィールド酸化膜，１５はＳｉＯ２ 膜を表す。 このコンタクトモニタは，目的とするＭＯＳトランジス
タと同一基板上に作製される。
【０００５】ＴｉＳｉ２ 層とその下のソース・ドレイ
ン拡散層間のコンタクト抵抗は，ＡとＢを直流電源に接
続して定電流を供給する。電流はＡｌ層，ＴｉＳｉ２
層，ｎ＋ 不純物領域を通って流れるが，ＣＤ間の電位
差はＴｉＳｉ２ 層とｎ＋ 不純物領域の接合面のコン
タクト抵抗によるものがほとんどである。それはＴｉＳ
ｉ２ 層の抵抗はコンタクト抵抗に比べて充分低いから
で，したがって，ＣＤ間の電位差を測定することにより
，コンタクト抵抗を知ることができる。
ン拡散層間のコンタクト抵抗は，ＡとＢを直流電源に接
続して定電流を供給する。電流はＡｌ層，ＴｉＳｉ２
層，ｎ＋ 不純物領域を通って流れるが，ＣＤ間の電位
差はＴｉＳｉ２ 層とｎ＋ 不純物領域の接合面のコン
タクト抵抗によるものがほとんどである。それはＴｉＳ
ｉ２ 層の抵抗はコンタクト抵抗に比べて充分低いから
で，したがって，ＣＤ間の電位差を測定することにより
，コンタクト抵抗を知ることができる。
【０００６】図４はコンタクト抵抗測定の別法（ＴＩ方
式）を示すもので，（ａ）， （ｂ）は，それぞれ，こ
の方式を採用したコンタクトモニタの上面図，Ｑ−Ｑ断
面図を示している。図中，１ はｐ−Ｓｉ基板，２はフ
ィールド酸化膜，８はソース・ドレイン拡散層（ｎ＋
不純物領域），１１はＳｉＯ２ パターン， １４はＴ
ｉＳｉ２ 層，１５はＳｉＯ２ 膜，Ｌ，Ｘ，ＮはＡｌ
層を表し，これらは目的とするＭＯＳトランジスタと同
一基板上に作製される。
式）を示すもので，（ａ）， （ｂ）は，それぞれ，こ
の方式を採用したコンタクトモニタの上面図，Ｑ−Ｑ断
面図を示している。図中，１ はｐ−Ｓｉ基板，２はフ
ィールド酸化膜，８はソース・ドレイン拡散層（ｎ＋
不純物領域），１１はＳｉＯ２ パターン， １４はＴ
ｉＳｉ２ 層，１５はＳｉＯ２ 膜，Ｌ，Ｘ，ＮはＡｌ
層を表し，これらは目的とするＭＯＳトランジスタと同
一基板上に作製される。
【０００７】ＳｉＯ２ パターン１１は，幅ｎｄ（図で
はｎ＝２）のものが１箇と幅ｄのものがｎ箇（図ではｎ
＝２）配置されている。ＬＸ間の抵抗ＲＬＸとＮＸ間の
抵抗ＲＮＸを測定し，その差から次の式によりＴｉＳｉ
２ 層とｎ＋ 拡散領域間のコンタクト抵抗を求める。
はｎ＝２）のものが１箇と幅ｄのものがｎ箇（図ではｎ
＝２）配置されている。ＬＸ間の抵抗ＲＬＸとＮＸ間の
抵抗ＲＮＸを測定し，その差から次の式によりＴｉＳｉ
２ 層とｎ＋ 拡散領域間のコンタクト抵抗を求める。
【０００８】
コンタクト抵抗＝（ＲＬＸ−ＲＮＸ）／２（ｎ−１）次
に，このようなコンタクトモニタをＭＯＳトランジスタ
とともに形成する従来の方法について述べる。
に，このようなコンタクトモニタをＭＯＳトランジスタ
とともに形成する従来の方法について述べる。
【０００９】図５（ａ） 〜（ｅ） はコンタクトモニ
タ（ＴＩ方式）をＭＯＳトランジスタとともに形成する
従来例を示す工程順断面図で，以下，これらの図を参照
しながら従来例について説明する。
タ（ＴＩ方式）をＭＯＳトランジスタとともに形成する
従来例を示す工程順断面図で，以下，これらの図を参照
しながら従来例について説明する。
【００１０】図５（ａ）
ｐ−Ｓｉ基板１にフィールド酸化膜２を形成して，ＭＯ
Ｓ形成領域とコンタクトモニタ形成領域を区画し，その
ＭＯＳ形成領域に，ゲート絶縁膜３，ゲート電極４，絶
縁膜５をパターニング形成する。ゲート電極４をマスク
にして，ｎ型不純物をイオン注入し，ＭＯＳ形成領域と
コンタクトモニタ形成領域にｎ− 型の第１の不純物領
域６を形成する。
Ｓ形成領域とコンタクトモニタ形成領域を区画し，その
ＭＯＳ形成領域に，ゲート絶縁膜３，ゲート電極４，絶
縁膜５をパターニング形成する。ゲート電極４をマスク
にして，ｎ型不純物をイオン注入し，ＭＯＳ形成領域と
コンタクトモニタ形成領域にｎ− 型の第１の不純物領
域６を形成する。
【００１１】図５（ｂ）
全面に第１のＳｉＯ２ 膜を堆積し，異方性エッチによ
りそれをエッチングして，ゲート電極４側面に第１のＳ
ｉＯ２ 側壁１８を形成する。次に，ゲート電極４と第
１のＳｉＯ２ 側壁１８をマスクにして，ｎ型不純物を
イオン注入し，ＭＯＳ形成領域とコンタクトモニタ形成
領域にｎ＋ 型の第２の不純物領域８を形成する。
りそれをエッチングして，ゲート電極４側面に第１のＳ
ｉＯ２ 側壁１８を形成する。次に，ゲート電極４と第
１のＳｉＯ２ 側壁１８をマスクにして，ｎ型不純物を
イオン注入し，ＭＯＳ形成領域とコンタクトモニタ形成
領域にｎ＋ 型の第２の不純物領域８を形成する。
【００１２】図５（ｃ）
全面に第２のＳｉＯ２ 膜１９を堆積した後，コンタク
トモニタ形成領域の第２のＳｉＯ２ 膜１９上に，モニ
タパターンを形成するためのレジストマスクパターン１
０を形成する。
トモニタ形成領域の第２のＳｉＯ２ 膜１９上に，モニ
タパターンを形成するためのレジストマスクパターン１
０を形成する。
【００１３】図５（ｄ）
異方性エッチにより第２のＳｉＯ２ 膜１９をエッチし
て，第１のＳｉＯ２ 側壁１８の側面に第２のＳｉＯ２
側壁２０を形成し，かつコンタクトモニタ形成領域に
レジストマスクパターン１０に対応する部分を残しモニ
タパターン１１を形成する。
て，第１のＳｉＯ２ 側壁１８の側面に第２のＳｉＯ２
側壁２０を形成し，かつコンタクトモニタ形成領域に
レジストマスクパターン１０に対応する部分を残しモニ
タパターン１１を形成する。
【００１４】図５（ｅ）
全面にＴｉを堆積し，加熱によりそれをＳｉ基板１のＳ
ｉと反応させ，Ｓｉ基板１表面にチタンシリサイド（Ｔ
ｉＳｉ２ ）層１４を形成する。ＳｉＯ２ 膜上の未反
応のＴｉはエッチングして除去する。
ｉと反応させ，Ｓｉ基板１表面にチタンシリサイド（Ｔ
ｉＳｉ２ ）層１４を形成する。ＳｉＯ２ 膜上の未反
応のＴｉはエッチングして除去する。
【００１５】全面にＳｉＯ２ 膜１５を堆積した後コン
タクトホールを開孔し，ＭＯＳ形成領域にソース・ドレ
イン電極１６，コンタクトモニタ形成領域にコンタクト
モニタ電極１７を形成する。
タクトホールを開孔し，ＭＯＳ形成領域にソース・ドレ
イン電極１６，コンタクトモニタ形成領域にコンタクト
モニタ電極１７を形成する。
【００１６】ところで，この従来法には次のような問題
点がある。■ＭＯＳ形成領域のソース・ドレイン領域が
，第１のＳｉＯ２ 側壁１８形成時と第２のＳｉＯ２
側壁２０形成時と２回露出し，エッチングガスのプラズ
マ雰囲気にさらされる。この側壁の形成は，本来，コン
タクトモニタを同時に形成するのでなければ，１回で済
むはずであるから，ソース・ドレイン領域のダメージが
増加し，その後，ＴｉＳｉ２ 層１４の形成が安定して
再現性よく行われなくなる危険がある。
点がある。■ＭＯＳ形成領域のソース・ドレイン領域が
，第１のＳｉＯ２ 側壁１８形成時と第２のＳｉＯ２
側壁２０形成時と２回露出し，エッチングガスのプラズ
マ雰囲気にさらされる。この側壁の形成は，本来，コン
タクトモニタを同時に形成するのでなければ，１回で済
むはずであるから，ソース・ドレイン領域のダメージが
増加し，その後，ＴｉＳｉ２ 層１４の形成が安定して
再現性よく行われなくなる危険がある。
【００１７】■第１のＳｉＯ２ 側壁１８の外側にさら
に第２のＳｉＯ２ 側壁２０が配置されるから，ゲート
電極端とコンタクトホール間の距離が接近したパターン
では，コンタクトホールが開孔できなくなるおそれがあ
る。さらに，ＳｉＯ２ 側壁の幅が設計値と違ってしま
うため，本来のＬＤＤ−トランジスタの特性が変化して
しまうおそれがある。
に第２のＳｉＯ２ 側壁２０が配置されるから，ゲート
電極端とコンタクトホール間の距離が接近したパターン
では，コンタクトホールが開孔できなくなるおそれがあ
る。さらに，ＳｉＯ２ 側壁の幅が設計値と違ってしま
うため，本来のＬＤＤ−トランジスタの特性が変化して
しまうおそれがある。
【００１８】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するための半導体装置の製造方法を提供すること
を目的とする。
を解決するための半導体装置の製造方法を提供すること
を目的とする。
【００１９】
【課題を解決するための手段】図１及び図２は実施例を
示す工程順断面図である。上記課題は，ＬＤＤ構造のＭ
ＯＳトランジスタとそのコンタクトモニタを含む半導体
装置の製造方法であって，一導電型シリコン基板１のＭ
ＯＳ形成領域にゲート電極４を形成する工程と， 該ゲ
ート電極４をマスクにしてＭＯＳ形成領域とコンタクト
モニタ形成領域に反対導電型の不純物をイオン注入し，
第１の不純物領域６を形成する工程と，ＭＯＳ形成領域
を第１のマスク７でマスクして，コンタクトモニタ形成
領域に反対導電型の不純物をイオン注入し，前記第１の
不純物領域６より不純物濃度の大きい第２の不純物領域
８を形成する工程と，全面に絶縁膜９を堆積し，コンタ
クトモニタ形成領域の該絶縁膜９上にマスクパターン１
０を形成し， 異方性エッチングにより該絶縁膜９をエ
ッチングして，該ゲート電極４側面に絶縁膜側壁９ａを
形成しかつコンタクトモニタ形成領域に絶縁膜のモニタ
パターン１１を形成する工程と， コンタクトモニタ形
成領域を第２のマスク１２でマスクしかつ該絶縁膜側壁
９ａをマスクにして，前記第２の不純物領域８を形成し
た時と同じ条件でイオン注入し，ＭＯＳ形成領域に第３
の不純物領域１３を形成する工程と，該第２のマスク１
２を除去した後，ＭＯＳ形成領域とコンタクトモニタ形
成領域のシリコン基板１表面に金属層１４を形成する工
程と，ＭＯＳ形成領域の該金属層１４に接続するソース
・ドレイン電極１６及びコンタクトモニタ形成領域の該
金属層１４に接続するコンタクトモニタ電極１７を形成
する工程とを有する半導体装置の製造方法によって解決
される。
示す工程順断面図である。上記課題は，ＬＤＤ構造のＭ
ＯＳトランジスタとそのコンタクトモニタを含む半導体
装置の製造方法であって，一導電型シリコン基板１のＭ
ＯＳ形成領域にゲート電極４を形成する工程と， 該ゲ
ート電極４をマスクにしてＭＯＳ形成領域とコンタクト
モニタ形成領域に反対導電型の不純物をイオン注入し，
第１の不純物領域６を形成する工程と，ＭＯＳ形成領域
を第１のマスク７でマスクして，コンタクトモニタ形成
領域に反対導電型の不純物をイオン注入し，前記第１の
不純物領域６より不純物濃度の大きい第２の不純物領域
８を形成する工程と，全面に絶縁膜９を堆積し，コンタ
クトモニタ形成領域の該絶縁膜９上にマスクパターン１
０を形成し， 異方性エッチングにより該絶縁膜９をエ
ッチングして，該ゲート電極４側面に絶縁膜側壁９ａを
形成しかつコンタクトモニタ形成領域に絶縁膜のモニタ
パターン１１を形成する工程と， コンタクトモニタ形
成領域を第２のマスク１２でマスクしかつ該絶縁膜側壁
９ａをマスクにして，前記第２の不純物領域８を形成し
た時と同じ条件でイオン注入し，ＭＯＳ形成領域に第３
の不純物領域１３を形成する工程と，該第２のマスク１
２を除去した後，ＭＯＳ形成領域とコンタクトモニタ形
成領域のシリコン基板１表面に金属層１４を形成する工
程と，ＭＯＳ形成領域の該金属層１４に接続するソース
・ドレイン電極１６及びコンタクトモニタ形成領域の該
金属層１４に接続するコンタクトモニタ電極１７を形成
する工程とを有する半導体装置の製造方法によって解決
される。
【００２０】
【作用】本発明では，絶縁膜９を異方性エッチングする
ことにより，ＭＯＳ形成領域のゲート電極４側面に絶縁
膜側壁９ａとコンタクトモニタ形成領域に絶縁膜のモニ
タパターン１１を同時に１回で形成している。したがっ
て，シリコン基板１表面がプラズマ雰囲気にさらされる
のは１回ですむ。そのため，ソース・ドレインのダメー
ジが小さく，ＭＯＳ形成領域とコンタクトモニタ形成領
域のシリコン基板１表面に金属層１４を安定して形成す
ることが可能となる。
ことにより，ＭＯＳ形成領域のゲート電極４側面に絶縁
膜側壁９ａとコンタクトモニタ形成領域に絶縁膜のモニ
タパターン１１を同時に１回で形成している。したがっ
て，シリコン基板１表面がプラズマ雰囲気にさらされる
のは１回ですむ。そのため，ソース・ドレインのダメー
ジが小さく，ＭＯＳ形成領域とコンタクトモニタ形成領
域のシリコン基板１表面に金属層１４を安定して形成す
ることが可能となる。
【００２１】また，絶縁膜側壁９ａの外側に第２の絶縁
膜側壁を形成する必要もないから，ゲート電極端とコン
タクトホール間の距離が接近したパターンであっても，
問題なく開孔でき，ＬＤＤ−トランジスタの特性が正し
く取得できる。
膜側壁を形成する必要もないから，ゲート電極端とコン
タクトホール間の距離が接近したパターンであっても，
問題なく開孔でき，ＬＤＤ−トランジスタの特性が正し
く取得できる。
【００２２】
【実施例】図１（ａ） 〜（ｅ） は実施例を示す工程
順断面図（その１），図２（ｆ）， （ｇ）は実施例を
示す工程順断面図（その２）で，コンタクトモニタ（Ｔ
Ｉ方式）をＭＯＳトランジスタとともに形成する実施例
を示す工程順断面図であり，以下，これらの図を参照し
ながら実施例について説明する。
順断面図（その１），図２（ｆ）， （ｇ）は実施例を
示す工程順断面図（その２）で，コンタクトモニタ（Ｔ
Ｉ方式）をＭＯＳトランジスタとともに形成する実施例
を示す工程順断面図であり，以下，これらの図を参照し
ながら実施例について説明する。
【００２３】図１（ａ）
ｐ−Ｓｉ基板１に，ＭＯＳ形成領域とコンタクトモニタ
形成領域を区画する厚さが例えば５０００Åのフィール
ド酸化膜２を形成する。熱酸化によりｐ−Ｓｉ基板１表
面に，厚さが例えば１５０ Åのゲート絶縁膜３を形成
する。 その上に厚さが例えば２０００ÅのポリＳｉ膜，厚さが
例えば３００ ÅのＳｉＯ２ 膜を順次堆積し，それら
をパターニングしてゲート電極４，絶縁膜５を形成する
。
形成領域を区画する厚さが例えば５０００Åのフィール
ド酸化膜２を形成する。熱酸化によりｐ−Ｓｉ基板１表
面に，厚さが例えば１５０ Åのゲート絶縁膜３を形成
する。 その上に厚さが例えば２０００ÅのポリＳｉ膜，厚さが
例えば３００ ÅのＳｉＯ２ 膜を順次堆積し，それら
をパターニングしてゲート電極４，絶縁膜５を形成する
。
【００２４】絶縁膜５とゲート電極４をマスクにしてｎ
型不純物をイオン注入し，ｎ− 型の第１の不純物領域
６を形成する。注入条件は，例えばイオン種Ｐ＋ ，加
速エネルギー３０ｋｅＶ，ドーズ量１Ｅ１３である。
型不純物をイオン注入し，ｎ− 型の第１の不純物領域
６を形成する。注入条件は，例えばイオン種Ｐ＋ ，加
速エネルギー３０ｋｅＶ，ドーズ量１Ｅ１３である。
【００２５】図１（ｂ）
ＭＯＳ形成領域を覆いコンタクトモニタ形成領域を露出
する第１のレジストマスク７を形成し，これをマスクに
してコンタクトモニタ形成領域にｎ型不純物をイオン注
入し，ｎ＋ 型の第２の不純物領域８を形成する。注入
条件は，例えばイオン種Ａｓ＋ ，加速エネルギー３０
ｋｅＶ，ドーズ量４Ｅ１５である。
する第１のレジストマスク７を形成し，これをマスクに
してコンタクトモニタ形成領域にｎ型不純物をイオン注
入し，ｎ＋ 型の第２の不純物領域８を形成する。注入
条件は，例えばイオン種Ａｓ＋ ，加速エネルギー３０
ｋｅＶ，ドーズ量４Ｅ１５である。
【００２６】図１（ｃ）
全面にＳｉＯ２ 膜９を例えば１２００Åの厚さに堆積
した後，コンタクトモニタ形成領域のＳｉＯ２ 膜９上
に，モニタパターンを形成するためのレジストマスクパ
ターン１０を形成する。
した後，コンタクトモニタ形成領域のＳｉＯ２ 膜９上
に，モニタパターンを形成するためのレジストマスクパ
ターン１０を形成する。
【００２７】図１（ｄ）
異方性エッチによりＳｉＯ２ 膜９をエッチして，ゲー
ト電極４側面に厚さが約１２００ÅのＳｉＯ２ 側壁９
ａを形成し，かつコンタクトモニタ形成領域のＳｉＯ２
膜９をレジストマスクパターン１０に対応する部分だ
け残し，モニタパターン１１を形成する。
ト電極４側面に厚さが約１２００ÅのＳｉＯ２ 側壁９
ａを形成し，かつコンタクトモニタ形成領域のＳｉＯ２
膜９をレジストマスクパターン１０に対応する部分だ
け残し，モニタパターン１１を形成する。
【００２８】図１（ｅ）
コンタクトモニタ形成領域を覆いＭＯＳ形成領域を露出
する第２のレジストマスク１２を形成し，これをマスク
にしてＭＯＳ形成領域ｎ型不純物をイオン注入し，ｎ＋
型の第３の不純物領域１３を形成する。注入条件は，
第２の不純物領域８を形成した時と同じくし，例えばイ
オン種Ａｓ＋ ，加速エネルギー３０ｋｅＶ，ドーズ量
４Ｅ１５とする。
する第２のレジストマスク１２を形成し，これをマスク
にしてＭＯＳ形成領域ｎ型不純物をイオン注入し，ｎ＋
型の第３の不純物領域１３を形成する。注入条件は，
第２の不純物領域８を形成した時と同じくし，例えばイ
オン種Ａｓ＋ ，加速エネルギー３０ｋｅＶ，ドーズ量
４Ｅ１５とする。
【００２９】図２（ｆ）
第２のレジストマスク１２を剥離して，活性化熱処理を
行う。全面に厚さ６００ ÅのＴｉを堆積した後，６５
０ ℃， ３０秒の高速加熱処理（ＲＴＡ）を行い，Ｔ
ｉを基板中のＳｉと反応させて，ＭＯＳ形成領域とコン
タクトモニタ形成領域に露出するＳｉ基板１表面にチタ
ンシリサイド（ＴｉＳｉｘ ）層を形成する。ＳｉＯ２
膜２，５，９ａ，１１上のＴｉは未反応のまま残るが
，それはエッチングにより除去する。その後，７５０
℃， ３０秒のＲＴＡを施すことにより，ＴｉＳｉ２
層１４を形成する。
行う。全面に厚さ６００ ÅのＴｉを堆積した後，６５
０ ℃， ３０秒の高速加熱処理（ＲＴＡ）を行い，Ｔ
ｉを基板中のＳｉと反応させて，ＭＯＳ形成領域とコン
タクトモニタ形成領域に露出するＳｉ基板１表面にチタ
ンシリサイド（ＴｉＳｉｘ ）層を形成する。ＳｉＯ２
膜２，５，９ａ，１１上のＴｉは未反応のまま残るが
，それはエッチングにより除去する。その後，７５０
℃， ３０秒のＲＴＡを施すことにより，ＴｉＳｉ２
層１４を形成する。
【００３０】図２（ｇ）
全面にＳｉＯ２ 膜１５を堆積した後コンタクトホール
を開孔し，配線金属として例えばＡｌを堆積し，それを
パターニングしてＭＯＳ形成領域にＴｉＳｉ２ 層１４
に接続するソース・ドレイン電極１６，コンタクトモニ
タ形成領域にＴｉＳｉ２ 層１４に接続するコンタクト
モニタ電極１７を形成する。
を開孔し，配線金属として例えばＡｌを堆積し，それを
パターニングしてＭＯＳ形成領域にＴｉＳｉ２ 層１４
に接続するソース・ドレイン電極１６，コンタクトモニ
タ形成領域にＴｉＳｉ２ 層１４に接続するコンタクト
モニタ電極１７を形成する。
【００３１】このようにして，ＭＯＳトランジスタの特
性に悪影響を与えることなくコンタクトモニタとＭＯＳ
トランジスタを同一基板上に作製することができた。上
記の実施例はコンタクトモニタ（ＴＩ方式）をＭＯＳト
ランジスタとともに形成する例を示したが，コンタクト
モニタ（ケルビン方式）をＭＯＳトランジスタとともに
形成する場合もコンタクトモニタの形状が異なるだけで
，工程は上記の実施例と同じでよい。
性に悪影響を与えることなくコンタクトモニタとＭＯＳ
トランジスタを同一基板上に作製することができた。上
記の実施例はコンタクトモニタ（ＴＩ方式）をＭＯＳト
ランジスタとともに形成する例を示したが，コンタクト
モニタ（ケルビン方式）をＭＯＳトランジスタとともに
形成する場合もコンタクトモニタの形状が異なるだけで
，工程は上記の実施例と同じでよい。
【００３２】なお，上記の実施例のＴｉＳｉ２ 層１４
に替えて，ＷＳｉ２ 層，ＭｏＳｉ２ 層など他のシリ
サイド層を使用することもできる。また，ゲート電極は
ポリサイド構造でもよく，さらにポリサイドのポリＳｉ
上もシリサイド化したいわゆるサリサイド構造でもよい
ことは勿論である。
に替えて，ＷＳｉ２ 層，ＭｏＳｉ２ 層など他のシリ
サイド層を使用することもできる。また，ゲート電極は
ポリサイド構造でもよく，さらにポリサイドのポリＳｉ
上もシリサイド化したいわゆるサリサイド構造でもよい
ことは勿論である。
【００３３】
【発明の効果】以上説明したように，本発明によれば，
ＭＯＳトランジスタの特性に悪影響を与えることなくコ
ンタクトモニタとＭＯＳトランジスタを同一基板上に作
製することができる。
ＭＯＳトランジスタの特性に悪影響を与えることなくコ
ンタクトモニタとＭＯＳトランジスタを同一基板上に作
製することができる。
【００３４】本発明はシリサイド層を用いた低抵抗ソー
ス・ドレインを安定に形成する効果を奏し，素子の微細
化に寄与するものである。
ス・ドレインを安定に形成する効果を奏し，素子の微細
化に寄与するものである。
【図１】（ａ） 〜（ｅ） は実施例を示す工程順断面
図（その１）である。
図（その１）である。
【図２】（ｆ）， （ｇ）は実施例を示す工程順断面図
（その２）である。
（その２）である。
【図３】（ａ）， （ｂ）はコンタクトモニタ（ケルビ
ン方式）の上面図と断面図である。
ン方式）の上面図と断面図である。
【図４】（ａ）， （ｂ）はコンタクトモニタ（ＴＩ方
式）の上面図と断面図である。
式）の上面図と断面図である。
【図５】（ａ） 〜（ｅ） は従来例を示す工程順断面
図である。
図である。
１は半導体基板であってｐ−Ｓｉ基板
２はフィールド酸化膜
３はゲート絶縁膜であってＳｉＯ２ 膜４はゲート電極
５は絶縁膜であってＳｉＯ２ 膜
６は第１の不純物領域であってｎ− 不純物領域７は第
１のマスクであって第１のレジストマスク８は第２の不
純物領域であってｎ＋ 不純物領域９は絶縁膜であって
ＳｉＯ２ 膜 ９ａは絶縁膜側壁であってＳｉＯ２ 側壁１０はマスク
パターンであってレジストマスクパターン１１はモニタ
パターンであってＳｉＯ２ パターン１２は第２のマス
クであって第２のレジストマスク１３は第３の不純物領
域であってｎ＋ 不純物領域１４は金属層でありシリサ
イド層であってＴｉＳｉ２ 層１５は絶縁膜であってＳ
ｉＯ２ 膜 １６はソース・ドレイン電極 １７はコンタクトモニタ電極
１のマスクであって第１のレジストマスク８は第２の不
純物領域であってｎ＋ 不純物領域９は絶縁膜であって
ＳｉＯ２ 膜 ９ａは絶縁膜側壁であってＳｉＯ２ 側壁１０はマスク
パターンであってレジストマスクパターン１１はモニタ
パターンであってＳｉＯ２ パターン１２は第２のマス
クであって第２のレジストマスク１３は第３の不純物領
域であってｎ＋ 不純物領域１４は金属層でありシリサ
イド層であってＴｉＳｉ２ 層１５は絶縁膜であってＳ
ｉＯ２ 膜 １６はソース・ドレイン電極 １７はコンタクトモニタ電極
Claims (1)
- 【請求項１】 ＬＤＤ構造のＭＯＳトランジスタとそ
のコンタクトモニタを含む半導体装置の製造方法であっ
て，一導電型シリコン基板（１） のＭＯＳ形成領域に
ゲート電極（４） を形成する工程と，該ゲート電極（
４）をマスクにしてＭＯＳ形成領域とコンタクトモニタ
形成領域に反対導電型の不純物をイオン注入し，第１の
不純物領域（６） を形成する工程と，ＭＯＳ形成領域
を第１のマスク（７） でマスクして，コンタクトモニ
タ形成領域に反対導電型の不純物をイオン注入し，前記
第１の不純物領域（６） より不純物濃度の大きい第２
の不純物領域（８） を形成する工程と，全面に絶縁膜
（９） を堆積し，コンタクトモニタ形成領域の該絶縁
膜（９） 上にマスクパターン（１０）を形成し， 異
方性エッチングにより該絶縁膜（９） をエッチングし
て，該ゲート電極（４） 側面に絶縁膜側壁（９ａ）を
形成しかつコンタクトモニタ形成領域に絶縁膜のモニタ
パターン（１１）を形成する工程と，コンタクトモニタ
形成領域を第２のマスク（１２）でマスクしかつ該絶縁
膜側壁（９ａ）をマスクにして，前記第２の不純物領域
（８） を形成した時と同じ条件でイオン注入し，ＭＯ
Ｓ形成領域に第３の不純物領域（１３）を形成する工程
と，該第２のマスク（１２）を除去した後，ＭＯＳ形成
領域とコンタクトモニタ形成領域のシリコン基板（１）
表面に金属層（１４）を形成する工程と，ＭＯＳ形成
領域の該金属層（１４）に接続するソース・ドレイン電
極（１６）及びコンタクトモニタ形成領域の該金属層（
１４）に接続するコンタクトモニタ電極（１７）を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11275691A JPH04340736A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11275691A JPH04340736A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340736A true JPH04340736A (ja) | 1992-11-27 |
Family
ID=14594762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11275691A Withdrawn JPH04340736A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064088A (en) * | 1998-06-15 | 2000-05-16 | Xemod, Inc. | RF power MOSFET device with extended linear region of transconductance characteristic at low drain current |
| JP2001338962A (ja) * | 2000-05-25 | 2001-12-07 | Hyundai Electronics Ind Co Ltd | シリサイド膜製造工程の評価試験装置 |
-
1991
- 1991-05-17 JP JP11275691A patent/JPH04340736A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064088A (en) * | 1998-06-15 | 2000-05-16 | Xemod, Inc. | RF power MOSFET device with extended linear region of transconductance characteristic at low drain current |
| JP2001338962A (ja) * | 2000-05-25 | 2001-12-07 | Hyundai Electronics Ind Co Ltd | シリサイド膜製造工程の評価試験装置 |
| JP4514320B2 (ja) * | 2000-05-25 | 2010-07-28 | 株式会社ハイニックスセミコンダクター | シリサイド膜製造工程の評価試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |