JP3445924B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にＭ
ＯＳデバイスや液晶ディスプレー装置における、イオン
注入工程を含む製造方法に関するものである。
ＯＳデバイスや液晶ディスプレー装置における、イオン
注入工程を含む製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の集積化はますます進
み、高度な機能を持ったデバイスが生産されている。半
導体装置の特性を決定する要素の一つが、ＭＯＳトラン
ジスタのゲート電極である。ゲート電極の材料として、
ポリシリコンやタングステンシリサイド（ＷＳｉ）が使
用されている。これらの材料は、それぞれ異なる長所を
有する。すなわち、ポリシリコン電極はその製造プロセ
スが容易であり、一方、ＷＳｉ電極は低抵抗なので高速
デバイスに適する。これらの材料を使用してゲート電極
を形成した後に、イオン注入してＭＯＳトランジスタの
ソースドレイン領域を形成する。
み、高度な機能を持ったデバイスが生産されている。半
導体装置の特性を決定する要素の一つが、ＭＯＳトラン
ジスタのゲート電極である。ゲート電極の材料として、
ポリシリコンやタングステンシリサイド（ＷＳｉ）が使
用されている。これらの材料は、それぞれ異なる長所を
有する。すなわち、ポリシリコン電極はその製造プロセ
スが容易であり、一方、ＷＳｉ電極は低抵抗なので高速
デバイスに適する。これらの材料を使用してゲート電極
を形成した後に、イオン注入してＭＯＳトランジスタの
ソースドレイン領域を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法においては、イオン注入時に問題が発生す
る。すなわち、イオン注入する際に、ＷＳｉ膜が露出す
る部分において、注入されたイオンによってＷＳｉ膜が
スパッタされる。このことにより、スパッタされたタン
グステンがＭＯＳトランジスタのソースドレイン領域に
混入して汚染させる、いわゆるコンタミネーションが発
生する。したがって、ＭＯＳトランジスタの特性が劣化
する。このような特性の劣化を防ぐことを目的として、
ＷＳｉ膜の上へシリコン酸化膜を形成してコンタミネー
ション防止を図る方法がある。しかし、この方法によっ
てもＷＳｉ膜の側壁は完全には被覆できないので、コン
タミネーションが発生する。また、シリコン酸化膜を選
択的に除去することができないので、プロセスを構築す
ることが困難である。
来の製造方法においては、イオン注入時に問題が発生す
る。すなわち、イオン注入する際に、ＷＳｉ膜が露出す
る部分において、注入されたイオンによってＷＳｉ膜が
スパッタされる。このことにより、スパッタされたタン
グステンがＭＯＳトランジスタのソースドレイン領域に
混入して汚染させる、いわゆるコンタミネーションが発
生する。したがって、ＭＯＳトランジスタの特性が劣化
する。このような特性の劣化を防ぐことを目的として、
ＷＳｉ膜の上へシリコン酸化膜を形成してコンタミネー
ション防止を図る方法がある。しかし、この方法によっ
てもＷＳｉ膜の側壁は完全には被覆できないので、コン
タミネーションが発生する。また、シリコン酸化膜を選
択的に除去することができないので、プロセスを構築す
ることが困難である。
【０００４】同じイオン注入装置を使用して、ＷＳｉ電
極を有するデバイスとポリシリコン電極を有するデバイ
スとをそれぞれイオン注入する場合には、更に別の問題
が発生する。すなわち、注入されたイオンによってＷＳ
ｉ電極からスパッタされたタングステンがポリシリコン
電極を有するデバイスを汚染する、いわゆるクロスコン
タミネーションである。該クロスコンタミネーションに
よって、ポリシリコン電極を有するＭＯＳトランジスタ
の特性は大幅に劣化する。このような特性の劣化を防ぐ
ことを目的として、それぞれ専用のイオン注入装置によ
ってＷＳｉ電極を有するデバイスとポリシリコン電極を
有するデバイスとを処理すれば、設備投資額が大きくな
るので半導体装置のコストが上昇する。また、設備投資
額を抑制しようとすれば、電極の材料が制限される。
極を有するデバイスとポリシリコン電極を有するデバイ
スとをそれぞれイオン注入する場合には、更に別の問題
が発生する。すなわち、注入されたイオンによってＷＳ
ｉ電極からスパッタされたタングステンがポリシリコン
電極を有するデバイスを汚染する、いわゆるクロスコン
タミネーションである。該クロスコンタミネーションに
よって、ポリシリコン電極を有するＭＯＳトランジスタ
の特性は大幅に劣化する。このような特性の劣化を防ぐ
ことを目的として、それぞれ専用のイオン注入装置によ
ってＷＳｉ電極を有するデバイスとポリシリコン電極を
有するデバイスとを処理すれば、設備投資額が大きくな
るので半導体装置のコストが上昇する。また、設備投資
額を抑制しようとすれば、電極の材料が制限される。
【０００５】本発明は、上記従来の問題に鑑み、金属シ
リサイド電極を有するデバイスにおいてコンタミネーシ
ョンの発生を抑制でき、かつ、金属シリサイド電極を有
するデバイスとポリシリコン電極を有するデバイスとに
対して同じイオン注入装置を使用できる、半導体装置の
製造方法を提供することを目的とする。
リサイド電極を有するデバイスにおいてコンタミネーシ
ョンの発生を抑制でき、かつ、金属シリサイド電極を有
するデバイスとポリシリコン電極を有するデバイスとに
対して同じイオン注入装置を使用できる、半導体装置の
製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を解決するた
めに、本発明は、半導体基板へイオン注入することによ
って半導体装置を製造する製造方法を、前記半導体基板
上へ金属シリサイドを使用して回路パターンを形成する
工程と、前記金属シリサイドを有機化合物またはアモル
ファスカーボンからなる薄膜によって被覆する工程と、
前記薄膜上へフォトレジストからなるレジストパターン
を形成する工程と、前記レジストパターンの開口部にお
ける前記薄膜に対してイオンを通過させることによって
前記半導体基板へイオン注入する工程と、前記イオン注
入後に、前記薄膜を除去する工程とを備えた構成とした
ものである。
めに、本発明は、半導体基板へイオン注入することによ
って半導体装置を製造する製造方法を、前記半導体基板
上へ金属シリサイドを使用して回路パターンを形成する
工程と、前記金属シリサイドを有機化合物またはアモル
ファスカーボンからなる薄膜によって被覆する工程と、
前記薄膜上へフォトレジストからなるレジストパターン
を形成する工程と、前記レジストパターンの開口部にお
ける前記薄膜に対してイオンを通過させることによって
前記半導体基板へイオン注入する工程と、前記イオン注
入後に、前記薄膜を除去する工程とを備えた構成とした
ものである。
【０００７】この構成によれば、薄膜によって金属シリ
サイドを完全に被覆する。したがって、薄膜が、注入さ
れたイオンによって金属シリサイドから金属がスパッタ
されることを防止する。
サイドを完全に被覆する。したがって、薄膜が、注入さ
れたイオンによって金属シリサイドから金属がスパッタ
されることを防止する。
【０００８】
（第１の実施形態）本発明の第１の実施形態に係る半導
体装置の製造方法を、図面を参照して説明する。図１
（ａ）〜（ｆ）と図２（ａ）〜（ｄ）とは、本実施形態
に係るＭＯＳトランジスタの製造方法を示すプロセスフ
ロー図である。まず、図１（ａ）に示すように、ｐ型の
シリコン基板１の上へ熱酸化法によってシリコン酸化膜
２（膜厚５ｎｍ）を形成し、ＣＶＤ法でＳｉＮ膜３（膜
厚１００ｎｍ）を形成する。
体装置の製造方法を、図面を参照して説明する。図１
（ａ）〜（ｆ）と図２（ａ）〜（ｄ）とは、本実施形態
に係るＭＯＳトランジスタの製造方法を示すプロセスフ
ロー図である。まず、図１（ａ）に示すように、ｐ型の
シリコン基板１の上へ熱酸化法によってシリコン酸化膜
２（膜厚５ｎｍ）を形成し、ＣＶＤ法でＳｉＮ膜３（膜
厚１００ｎｍ）を形成する。
【０００９】次に、図１（ｂ）に示すように、周知のフ
ォトエッチング法によって、シリコン酸化膜２及びＳｉ
Ｎ膜３に開口部４を形成する。開口部４以外の領域、つ
まりシリコン酸化膜２及びＳｉＮ膜３が残っている部分
は、ＭＯＳトランジスタが完成した場合にはその活性領
域となる部分である。
ォトエッチング法によって、シリコン酸化膜２及びＳｉ
Ｎ膜３に開口部４を形成する。開口部４以外の領域、つ
まりシリコン酸化膜２及びＳｉＮ膜３が残っている部分
は、ＭＯＳトランジスタが完成した場合にはその活性領
域となる部分である。
【００１０】次に、図１（ｃ）に示すように、シリコン
酸化膜２及びＳｉＮ膜３をマスクとして、酸素雰囲気中
においてシリコン基板１を１０００℃、３０分間にわた
って酸化することにより、開口部４へＬＯＣＯＳ酸化膜
５（膜厚３００ｎｍ）を形成する。更にシリコン酸化膜
２及びＳｉＮ膜３を除去する。本工程は、いわゆるＬＯ
ＣＯＳ分離法とよばれる工程である。
酸化膜２及びＳｉＮ膜３をマスクとして、酸素雰囲気中
においてシリコン基板１を１０００℃、３０分間にわた
って酸化することにより、開口部４へＬＯＣＯＳ酸化膜
５（膜厚３００ｎｍ）を形成する。更にシリコン酸化膜
２及びＳｉＮ膜３を除去する。本工程は、いわゆるＬＯ
ＣＯＳ分離法とよばれる工程である。
【００１１】次に、図１（ｄ）に示すように、レジスト
パターン（図示せず）を形成した後にイオン注入するこ
とにより、シリコン基板１においてＬＯＣＯＳ酸化膜５
がない部分にｎウェル６とｐウェル７とをそれぞれ形成
する。
パターン（図示せず）を形成した後にイオン注入するこ
とにより、シリコン基板１においてＬＯＣＯＳ酸化膜５
がない部分にｎウェル６とｐウェル７とをそれぞれ形成
する。
【００１２】次に、図１（ｅ）に示すように、ｎウェル
６とｐウェル７とが形成されたシリコン基板１を酸化し
てゲート酸化膜８（膜厚１０ｎｍ）を形成する。更にそ
れぞれＣＶＤ法によってポリシリコン膜９（膜厚２００
ｎｍ）とＷＳｉ膜１０（膜厚１５０ｎｍ）とを順次形成
する。
６とｐウェル７とが形成されたシリコン基板１を酸化し
てゲート酸化膜８（膜厚１０ｎｍ）を形成する。更にそ
れぞれＣＶＤ法によってポリシリコン膜９（膜厚２００
ｎｍ）とＷＳｉ膜１０（膜厚１５０ｎｍ）とを順次形成
する。
【００１３】次に、図１（ｆ）に示すように、周知のフ
ォトエッチング法によって、ポリシリコン膜９とＷＳｉ
膜１０とからなるパターンを形成する。該ポリシリコン
膜９とＷＳｉ膜１０とから形成されたパターンは、併せ
てゲート電極１１を構成する。該ゲート電極１１の幅寸
法は、０．３５μｍである。
ォトエッチング法によって、ポリシリコン膜９とＷＳｉ
膜１０とからなるパターンを形成する。該ポリシリコン
膜９とＷＳｉ膜１０とから形成されたパターンは、併せ
てゲート電極１１を構成する。該ゲート電極１１の幅寸
法は、０．３５μｍである。
【００１４】次に、図２（ａ）に示すように、ゲート電
極１１が形成されたシリコン基板１の上へ、有機化合物
からなる薄膜２０Ａ（膜厚３０ｎｍ）と所望のレジスト
パターン１２（膜厚１μｍ）とを順次形成する。本工程
においては、ゲート電極１１が薄膜２０Ａによって完全
に被覆されていることが重要である。薄膜２０Ａは、回
転塗布法により半導体基板１の上へ有機化合物を塗布
し、その後所定の条件でベークすることによって形成さ
れる。本実施形態においては、有機化合物として、反射
防止膜であるブリューワサイエンス社のＤＵＶ−１８を
使用し、かつ、塗布後２００℃において６０秒間ベーク
することによって薄膜２０Ａを形成した。また、ポジ型
フォトレジストを使用して、レジストパターン１２を形
成した。
極１１が形成されたシリコン基板１の上へ、有機化合物
からなる薄膜２０Ａ（膜厚３０ｎｍ）と所望のレジスト
パターン１２（膜厚１μｍ）とを順次形成する。本工程
においては、ゲート電極１１が薄膜２０Ａによって完全
に被覆されていることが重要である。薄膜２０Ａは、回
転塗布法により半導体基板１の上へ有機化合物を塗布
し、その後所定の条件でベークすることによって形成さ
れる。本実施形態においては、有機化合物として、反射
防止膜であるブリューワサイエンス社のＤＵＶ−１８を
使用し、かつ、塗布後２００℃において６０秒間ベーク
することによって薄膜２０Ａを形成した。また、ポジ型
フォトレジストを使用して、レジストパターン１２を形
成した。
【００１５】次に、図２（ｂ）に示すように、ｐウェル
７内において構成されるべきｎチャネルトランジスタの
ソースドレイン領域１３を形成する目的で、マスクとし
てレジストパターン１２を使用してＡｓ+ イオン１４を
イオン注入する。該イオン注入は、加速電圧２０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-3の条件においてＡｓ+ イ
オン１４を注入するものである。
７内において構成されるべきｎチャネルトランジスタの
ソースドレイン領域１３を形成する目的で、マスクとし
てレジストパターン１２を使用してＡｓ+ イオン１４を
イオン注入する。該イオン注入は、加速電圧２０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-3の条件においてＡｓ+ イ
オン１４を注入するものである。
【００１６】次に、図２（ｃ）に示すように、例えば酸
素プラズマを使用したアッシングによって、レジストパ
ターン１２と該レジストパターン１２の下へ形成された
薄膜２０Ａとを除去する。更に同様にして、ｎウェル６
内において構成されるべきｐチャネルトランジスタのソ
ースドレイン領域を形成する目的で、順次形成した有機
化合物からなる薄膜とレジストパターンとを使用してイ
オン注入した後に、該レジストパターンと薄膜とを除去
する。したがって、以降の工程においては、有機化合物
からなる薄膜とフォトレジストとは半導体基板１の上に
残留しない。その後に、それぞれ注入されたイオンを活
性化するために適切な熱処理を行う。
素プラズマを使用したアッシングによって、レジストパ
ターン１２と該レジストパターン１２の下へ形成された
薄膜２０Ａとを除去する。更に同様にして、ｎウェル６
内において構成されるべきｐチャネルトランジスタのソ
ースドレイン領域を形成する目的で、順次形成した有機
化合物からなる薄膜とレジストパターンとを使用してイ
オン注入した後に、該レジストパターンと薄膜とを除去
する。したがって、以降の工程においては、有機化合物
からなる薄膜とフォトレジストとは半導体基板１の上に
残留しない。その後に、それぞれ注入されたイオンを活
性化するために適切な熱処理を行う。
【００１７】次に、図２（ｄ）に示すように、層間絶縁
膜として例えばＢＰＳＧ膜１５（膜厚５００ｎｍ）を形
成する。該形成されたＢＰＳＧ膜１５に、周知のフォト
エッチングによって層間接続のためのコンタクトホール
を形成する。その後に、該コンタクトホールへ層間接続
用金属１６を、ＢＰＳＧ膜１５上へ金属配線１７を同時
に形成し、更にパッシベーション膜１８を形成する。
膜として例えばＢＰＳＧ膜１５（膜厚５００ｎｍ）を形
成する。該形成されたＢＰＳＧ膜１５に、周知のフォト
エッチングによって層間接続のためのコンタクトホール
を形成する。その後に、該コンタクトホールへ層間接続
用金属１６を、ＢＰＳＧ膜１５上へ金属配線１７を同時
に形成し、更にパッシベーション膜１８を形成する。
【００１８】本実施形態に係る製造方法に従って製造さ
れたＭＯＳトランジスタの特性を測定したところ、良好
な特性が得られた。一方、有機化合物からなる薄膜２０
Ａを形成せずにレジストパターン１２のみを形成し、イ
オン注入を行って作成したＭＯＳトランジスタの特性に
おいては、タングステンによるコンタミネーションに起
因する劣化が見られた。これら２つの評価結果から、イ
オン注入時において、ＷＳｉ膜１０からスパッタされる
タングステンに起因するコンタミネーションは、有機化
合物からなる薄膜２０Ａによって防止されることがわか
った。
れたＭＯＳトランジスタの特性を測定したところ、良好
な特性が得られた。一方、有機化合物からなる薄膜２０
Ａを形成せずにレジストパターン１２のみを形成し、イ
オン注入を行って作成したＭＯＳトランジスタの特性に
おいては、タングステンによるコンタミネーションに起
因する劣化が見られた。これら２つの評価結果から、イ
オン注入時において、ＷＳｉ膜１０からスパッタされる
タングステンに起因するコンタミネーションは、有機化
合物からなる薄膜２０Ａによって防止されることがわか
った。
【００１９】また、本実施形態に係る製造プロセスに従
って、図２（ａ）の工程終了まで製造されてきたシリコ
ン基板、すなわちゲート電極１１が薄膜２０Ａによって
完全に被覆されているシリコン基板を、対象シリコン基
板として準備した。評価用シリコン基板とともに対象シ
リコン基板をイオン注入装置にセットして、該対象シリ
コン基板に対してイオン注入した。イオン注入後に評価
用シリコン基板の表面を分析したところ、タングステン
は検出されなかった。一方、有機化合物からなる薄膜２
０Ａを形成せずにレジストパターン１２のみを形成した
対比用シリコン基板を、評価用シリコン基板とともにイ
オン注入装置にセットして、該対比用シリコン基板に対
してイオン注入した。イオン注入後に評価用シリコン基
板の表面を分析したところ、タングステンが検出され
た。これら２つの評価結果から、イオン注入時におい
て、ＷＳｉ膜１０からスパッタされるタングステンに起
因するクロスコンタミネーションは、有機化合物からな
る薄膜２０Ａによって防止されることがわかった。
って、図２（ａ）の工程終了まで製造されてきたシリコ
ン基板、すなわちゲート電極１１が薄膜２０Ａによって
完全に被覆されているシリコン基板を、対象シリコン基
板として準備した。評価用シリコン基板とともに対象シ
リコン基板をイオン注入装置にセットして、該対象シリ
コン基板に対してイオン注入した。イオン注入後に評価
用シリコン基板の表面を分析したところ、タングステン
は検出されなかった。一方、有機化合物からなる薄膜２
０Ａを形成せずにレジストパターン１２のみを形成した
対比用シリコン基板を、評価用シリコン基板とともにイ
オン注入装置にセットして、該対比用シリコン基板に対
してイオン注入した。イオン注入後に評価用シリコン基
板の表面を分析したところ、タングステンが検出され
た。これら２つの評価結果から、イオン注入時におい
て、ＷＳｉ膜１０からスパッタされるタングステンに起
因するクロスコンタミネーションは、有機化合物からな
る薄膜２０Ａによって防止されることがわかった。
【００２０】また、本実施形態に係る製造方法に従って
ＷＳｉ電極を有するＭＯＳトランジスタに対してイオン
注入する際に、ポリシリコン電極を有するＭＯＳトラン
ジスタに対してもイオン注入した。該ポリシリコン電極
を有するＭＯＳトランジスタの特性を測定したところ、
特性の劣化は見られなかった。この結果から、それぞれ
ＷＳｉ電極とポリシリコン電極とを有するＭＯＳトラン
ジスタを製造する場合において、同じイオン注入装置を
使用できることがわかった。
ＷＳｉ電極を有するＭＯＳトランジスタに対してイオン
注入する際に、ポリシリコン電極を有するＭＯＳトラン
ジスタに対してもイオン注入した。該ポリシリコン電極
を有するＭＯＳトランジスタの特性を測定したところ、
特性の劣化は見られなかった。この結果から、それぞれ
ＷＳｉ電極とポリシリコン電極とを有するＭＯＳトラン
ジスタを製造する場合において、同じイオン注入装置を
使用できることがわかった。
【００２１】以上説明したように、本実施形態によれ
ば、有機化合物からなる薄膜２０Ａによって、ＭＯＳト
ランジスタが有するゲート電極１１を構成するＷＳｉ膜
１０を完全に被覆する。該薄膜２０Ａが、注入されたイ
オンによって該ＷＳｉ膜１０からタングステンがスパッ
タされることを防止する。このことによって、スパッタ
されたタングステンにそれぞれ起因する、ＷＳｉ電極を
有するＭＯＳトランジスタにおけるコンタミネーション
と、ポリシリコン電極を有するＭＯＳトランジスタに対
するクロスコンタミネーションとを防止できる。したが
って、ＭＯＳトランジスタの特性の劣化を防止でき、か
つ、電極の材料にかかわらず同じイオン注入装置を使用
できるので設備投資を大幅に削減できる。
ば、有機化合物からなる薄膜２０Ａによって、ＭＯＳト
ランジスタが有するゲート電極１１を構成するＷＳｉ膜
１０を完全に被覆する。該薄膜２０Ａが、注入されたイ
オンによって該ＷＳｉ膜１０からタングステンがスパッ
タされることを防止する。このことによって、スパッタ
されたタングステンにそれぞれ起因する、ＷＳｉ電極を
有するＭＯＳトランジスタにおけるコンタミネーション
と、ポリシリコン電極を有するＭＯＳトランジスタに対
するクロスコンタミネーションとを防止できる。したが
って、ＭＯＳトランジスタの特性の劣化を防止でき、か
つ、電極の材料にかかわらず同じイオン注入装置を使用
できるので設備投資を大幅に削減できる。
【００２２】（第２の実施形態）本発明の第２の実施形
態に係る半導体装置の製造方法を、図面を参照して説明
する。図３（ａ）〜（ｄ）は、本実施形態に係るＭＯＳ
トランジスタの製造方法を示すプロセスフロー図であ
る。図３（ａ）に至るまでの製造プロセスは、図１
（ａ）〜（ｆ）の製造プロセスとそれぞれ同一なのでそ
の図面と説明とを省略する。また、第１の実施形態にお
ける構成要素と同一の構成要素には、同一の符号を付し
てその説明を省略する。まず、図３（ａ）に示すよう
に、ゲート電極１１が形成されたシリコン基板１の上
へ、所望のレジストパターン１２（膜厚１μｍ）と有機
化合物からなる薄膜２０Ｂ（膜厚５０ｎｍ）とを順次形
成する。本工程においては、ゲート電極１１が薄膜２０
Ｂによって完全に被覆されていることが重要である。本
実施形態においては、レジストパターン１２は、ポジ型
フォトレジストを使用することによって形成した。ま
た、薄膜２０Ｂは、該レジストパターン１２が形成され
た半導体基板１の上へ回転塗布法により有機化合物を塗
布し、その後所定の条件でベークすることによって形成
される。有機化合物として多重干渉効果防止膜であるヘ
キスト社のＡＱＵＡＴＡＲを使用し、かつ、塗布後１２
０℃において６０秒間ベークすることによって薄膜２０
Ｂを形成した。
態に係る半導体装置の製造方法を、図面を参照して説明
する。図３（ａ）〜（ｄ）は、本実施形態に係るＭＯＳ
トランジスタの製造方法を示すプロセスフロー図であ
る。図３（ａ）に至るまでの製造プロセスは、図１
（ａ）〜（ｆ）の製造プロセスとそれぞれ同一なのでそ
の図面と説明とを省略する。また、第１の実施形態にお
ける構成要素と同一の構成要素には、同一の符号を付し
てその説明を省略する。まず、図３（ａ）に示すよう
に、ゲート電極１１が形成されたシリコン基板１の上
へ、所望のレジストパターン１２（膜厚１μｍ）と有機
化合物からなる薄膜２０Ｂ（膜厚５０ｎｍ）とを順次形
成する。本工程においては、ゲート電極１１が薄膜２０
Ｂによって完全に被覆されていることが重要である。本
実施形態においては、レジストパターン１２は、ポジ型
フォトレジストを使用することによって形成した。ま
た、薄膜２０Ｂは、該レジストパターン１２が形成され
た半導体基板１の上へ回転塗布法により有機化合物を塗
布し、その後所定の条件でベークすることによって形成
される。有機化合物として多重干渉効果防止膜であるヘ
キスト社のＡＱＵＡＴＡＲを使用し、かつ、塗布後１２
０℃において６０秒間ベークすることによって薄膜２０
Ｂを形成した。
【００２３】次に、図３（ｂ）に示すように、ｐウェル
７内において構成されるべきｎチャネルトランジスタの
ソースドレイン領域１３を形成する目的で、マスクとし
てレジストパターン１２を使用してＡｓ+ イオン１４を
イオン注入する。該イオン注入は、加速電圧２０ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-3の条件においてＡｓ+ イ
オン１４を注入するものである。
７内において構成されるべきｎチャネルトランジスタの
ソースドレイン領域１３を形成する目的で、マスクとし
てレジストパターン１２を使用してＡｓ+ イオン１４を
イオン注入する。該イオン注入は、加速電圧２０ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-3の条件においてＡｓ+ イ
オン１４を注入するものである。
【００２４】次に、図３（ｃ）に示すように、例えば酸
素プラズマを使用したアッシングによって、薄膜２０Ｂ
と該薄膜２０Ｂの下へ形成されたレジストパターン１２
とを除去する。更に同様にして、ｎウェル６内において
構成されるべきｐチャネルトランジスタのソースドレイ
ン領域を形成する目的で、順次形成したレジストパター
ンと有機化合物からなる薄膜とを使用してイオン注入し
た後に、該薄膜とレジストパターンとを除去する。した
がって、以降の工程においては、フォトレジストと有機
化合物からなる薄膜とは半導体基板１の上に残留しな
い。その後に、それぞれ注入されたイオンを活性化する
ために適切な熱処理を行う。
素プラズマを使用したアッシングによって、薄膜２０Ｂ
と該薄膜２０Ｂの下へ形成されたレジストパターン１２
とを除去する。更に同様にして、ｎウェル６内において
構成されるべきｐチャネルトランジスタのソースドレイ
ン領域を形成する目的で、順次形成したレジストパター
ンと有機化合物からなる薄膜とを使用してイオン注入し
た後に、該薄膜とレジストパターンとを除去する。した
がって、以降の工程においては、フォトレジストと有機
化合物からなる薄膜とは半導体基板１の上に残留しな
い。その後に、それぞれ注入されたイオンを活性化する
ために適切な熱処理を行う。
【００２５】次に、図３（ｄ）に示すように、層間絶縁
膜として例えばＢＰＳＧ膜１５（膜厚５００ｎｍ）を形
成する。該形成されたＢＰＳＧ膜１５に、周知のフォト
エッチングによって層間接続のためのコンタクトホール
を形成する。その後に、該コンタクトホールへ層間接続
用金属１６を、ＢＰＳＧ膜１５上へ金属配線１７を同時
に形成し、更にパッシベーション膜１８を形成する。
膜として例えばＢＰＳＧ膜１５（膜厚５００ｎｍ）を形
成する。該形成されたＢＰＳＧ膜１５に、周知のフォト
エッチングによって層間接続のためのコンタクトホール
を形成する。その後に、該コンタクトホールへ層間接続
用金属１６を、ＢＰＳＧ膜１５上へ金属配線１７を同時
に形成し、更にパッシベーション膜１８を形成する。
【００２６】本実施形態に係る製造方法に従って製造さ
れたＭＯＳトランジスタの特性を測定したところ、良好
な特性が得られた。一方、形成したレジストパターン１
２の上には有機化合物からなる薄膜２０Ｂを形成せず
に、イオン注入を行って作成したＭＯＳトランジスタの
特性においては、タングステンによるコンタミネーショ
ンに起因する劣化が見られた。これら２つの評価結果か
ら、イオン注入時において、ＷＳｉ膜１０からスパッタ
されるタングステンに起因するコンタミネーションは、
有機化合物からなる薄膜２０Ｂによって防止されること
がわかった。
れたＭＯＳトランジスタの特性を測定したところ、良好
な特性が得られた。一方、形成したレジストパターン１
２の上には有機化合物からなる薄膜２０Ｂを形成せず
に、イオン注入を行って作成したＭＯＳトランジスタの
特性においては、タングステンによるコンタミネーショ
ンに起因する劣化が見られた。これら２つの評価結果か
ら、イオン注入時において、ＷＳｉ膜１０からスパッタ
されるタングステンに起因するコンタミネーションは、
有機化合物からなる薄膜２０Ｂによって防止されること
がわかった。
【００２７】また、本実施形態に係る製造プロセスに従
って、図３（ａ）の工程終了まで製造されてきたシリコ
ン基板、すなわちゲート電極１１が薄膜２０Ｂによって
完全に被覆されているシリコン基板を、対象シリコン基
板として準備した。評価用シリコン基板とともに対象シ
リコン基板をイオン注入装置にセットして、該対象シリ
コン基板に対してイオン注入した。イオン注入後に評価
用シリコン基板の表面を分析したところ、タングステン
は検出されなかった。一方、レジストパターン１２の上
に有機化合物からなる薄膜２０Ｂを形成しなかった対比
用シリコン基板を、評価用シリコン基板とともにイオン
注入装置にセットして、該対比用シリコン基板に対して
イオン注入した。イオン注入後に評価用シリコン基板の
表面を分析したところ、タングステンが検出された。こ
れら２つの評価結果から、イオン注入時において、ＷＳ
ｉ膜１０からスパッタされるタングステンに起因するク
ロスコンタミネーションは、有機化合物からなる薄膜２
０Ｂによって防止されることがわかった。
って、図３（ａ）の工程終了まで製造されてきたシリコ
ン基板、すなわちゲート電極１１が薄膜２０Ｂによって
完全に被覆されているシリコン基板を、対象シリコン基
板として準備した。評価用シリコン基板とともに対象シ
リコン基板をイオン注入装置にセットして、該対象シリ
コン基板に対してイオン注入した。イオン注入後に評価
用シリコン基板の表面を分析したところ、タングステン
は検出されなかった。一方、レジストパターン１２の上
に有機化合物からなる薄膜２０Ｂを形成しなかった対比
用シリコン基板を、評価用シリコン基板とともにイオン
注入装置にセットして、該対比用シリコン基板に対して
イオン注入した。イオン注入後に評価用シリコン基板の
表面を分析したところ、タングステンが検出された。こ
れら２つの評価結果から、イオン注入時において、ＷＳ
ｉ膜１０からスパッタされるタングステンに起因するク
ロスコンタミネーションは、有機化合物からなる薄膜２
０Ｂによって防止されることがわかった。
【００２８】また、本実施形態に係る製造方法に従って
ＷＳｉ電極を有するＭＯＳトランジスタに対してイオン
注入する際に、ポリシリコン電極を有するＭＯＳトラン
ジスタに対してもイオン注入した。該ポリシリコン電極
を有するＭＯＳトランジスタの特性を測定したところ、
特性の劣化は見られなかった。この結果から、それぞれ
ＷＳｉ電極とポリシリコン電極とを有するＭＯＳトラン
ジスタを製造する場合において、同じイオン注入装置を
使用できることがわかった。
ＷＳｉ電極を有するＭＯＳトランジスタに対してイオン
注入する際に、ポリシリコン電極を有するＭＯＳトラン
ジスタに対してもイオン注入した。該ポリシリコン電極
を有するＭＯＳトランジスタの特性を測定したところ、
特性の劣化は見られなかった。この結果から、それぞれ
ＷＳｉ電極とポリシリコン電極とを有するＭＯＳトラン
ジスタを製造する場合において、同じイオン注入装置を
使用できることがわかった。
【００２９】以上説明したように、本実施形態によれ
ば、有機化合物からなる薄膜２０Ｂによって、ＭＯＳト
ランジスタが有するゲート電極１１を構成するＷＳｉ膜
１０を完全に被覆する。該薄膜２０Ｂが、注入されたイ
オンによって該ＷＳｉ膜１０からタングステンがスパッ
タされることを防止する。このことによって、スパッタ
されたタングステンにそれぞれ起因する、ＷＳｉ電極を
有するＭＯＳトランジスタにおけるコンタミネーション
と、ポリシリコン電極を有するＭＯＳトランジスタに対
するクロスコンタミネーションとを防止できる。したが
って、ＭＯＳトランジスタの特性の劣化を防止でき、か
つ、電極の材料にかかわらず同じイオン注入装置を使用
できるので設備投資を大幅に削減できる。
ば、有機化合物からなる薄膜２０Ｂによって、ＭＯＳト
ランジスタが有するゲート電極１１を構成するＷＳｉ膜
１０を完全に被覆する。該薄膜２０Ｂが、注入されたイ
オンによって該ＷＳｉ膜１０からタングステンがスパッ
タされることを防止する。このことによって、スパッタ
されたタングステンにそれぞれ起因する、ＷＳｉ電極を
有するＭＯＳトランジスタにおけるコンタミネーション
と、ポリシリコン電極を有するＭＯＳトランジスタに対
するクロスコンタミネーションとを防止できる。したが
って、ＭＯＳトランジスタの特性の劣化を防止でき、か
つ、電極の材料にかかわらず同じイオン注入装置を使用
できるので設備投資を大幅に削減できる。
【００３０】なお、上述の第１及び第２の実施形態にお
いては、ｎチャネル及びｐチャネルトランジスタを持つ
ＣＭＯＳデバイスについて説明した。これに限らず、ｎ
チャネルトランジスタのみ、又はｐチャネルトランジス
タのみを有するＭＯＳデバイスにおいても同様の効果が
ある。また、ゲート電極としてＷＳｉを使用したが、そ
の他の金属シリサイドを使用しても同様の効果がある。
また、絶縁膜によるサイドウォールがない構造を有する
ＭＯＳトランジスタを例にとって説明したが、サイドウ
ォールを持ついわゆるＬＤＤ構造を有するＭＯＳトラン
ジスタにおいても同様の効果があることはいうまでもな
い。また、ＭＯＳトランジスタのソースドレイン領域に
対するイオン注入工程について説明したが、他のデバイ
スにおけるイオン注入工程をも含めた他のイオン注入工
程においても、同様の効果が得られることは明らかであ
る。また、有機化合物からなる薄膜については、後に除
去可能なものであればその構造、成分等を問わない。例
えば、ポリビニルアルコール、ポリイミド、フォトレジ
スト等の高分子化合物、アモルファスカーボン等を使用
できる。
いては、ｎチャネル及びｐチャネルトランジスタを持つ
ＣＭＯＳデバイスについて説明した。これに限らず、ｎ
チャネルトランジスタのみ、又はｐチャネルトランジス
タのみを有するＭＯＳデバイスにおいても同様の効果が
ある。また、ゲート電極としてＷＳｉを使用したが、そ
の他の金属シリサイドを使用しても同様の効果がある。
また、絶縁膜によるサイドウォールがない構造を有する
ＭＯＳトランジスタを例にとって説明したが、サイドウ
ォールを持ついわゆるＬＤＤ構造を有するＭＯＳトラン
ジスタにおいても同様の効果があることはいうまでもな
い。また、ＭＯＳトランジスタのソースドレイン領域に
対するイオン注入工程について説明したが、他のデバイ
スにおけるイオン注入工程をも含めた他のイオン注入工
程においても、同様の効果が得られることは明らかであ
る。また、有機化合物からなる薄膜については、後に除
去可能なものであればその構造、成分等を問わない。例
えば、ポリビニルアルコール、ポリイミド、フォトレジ
スト等の高分子化合物、アモルファスカーボン等を使用
できる。
【００３１】
【発明の効果】本発明によれば、半導体装置が有する金
属シリサイドを完全に被覆するようにして形成された有
機化合物からなる薄膜が、イオン注入時に注入されたイ
オンによって該金属シリサイドから金属がスパッタされ
ることを防止する。このことによって、金属シリサイド
電極からスパッタされた金属に起因してそれぞれ発生す
る、該金属シリサイド電極を有する半導体装置における
コンタミネーションと、他の材料からなる電極を有する
半導体装置に対するクロスコンタミネーションとを防止
できる。したがって、半導体装置の特性の劣化を防止で
き、かつ、金属シリサイドとその他の電極材料とをそれ
ぞれ使用する半導体装置同士に対して、同一のイオン注
入装置を使用して設備投資額を大幅に削減できる。
属シリサイドを完全に被覆するようにして形成された有
機化合物からなる薄膜が、イオン注入時に注入されたイ
オンによって該金属シリサイドから金属がスパッタされ
ることを防止する。このことによって、金属シリサイド
電極からスパッタされた金属に起因してそれぞれ発生す
る、該金属シリサイド電極を有する半導体装置における
コンタミネーションと、他の材料からなる電極を有する
半導体装置に対するクロスコンタミネーションとを防止
できる。したがって、半導体装置の特性の劣化を防止で
き、かつ、金属シリサイドとその他の電極材料とをそれ
ぞれ使用する半導体装置同士に対して、同一のイオン注
入装置を使用して設備投資額を大幅に削減できる。
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に
係るＭＯＳトランジスタの製造方法を示すプロセスフロ
ー図である。
係るＭＯＳトランジスタの製造方法を示すプロセスフロ
ー図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に
係るＭＯＳトランジスタの製造方法を示すプロセスフロ
ー図である。
係るＭＯＳトランジスタの製造方法を示すプロセスフロ
ー図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係るＭＯＳトランジスタの製造方法を示すプロセスフロ
ー図である。
係るＭＯＳトランジスタの製造方法を示すプロセスフロ
ー図である。
１ シリコン基板（半導体基板）
２ シリコン酸化膜
３ ＳｉＮ膜
４ 開口部
５ ＬＯＣＯＳ酸化膜
６ ｎウェル
７ ｐウェル
８ ゲート酸化膜（絶縁膜）
９ ポリシリコン膜（第１の導電性膜）
１０ ＷＳｉ膜（第２の導電性膜）
１１ ゲート電極（回路パターン）
１２ レジストパターン
１３ ソースドレイン領域
１４ Ａｓ+ イオン
１５ ＢＰＳＧ膜
１６ 層間接続用金属
１７ 金属配線
１８ パッシベーション膜
２０Ａ，２０Ｂ 薄膜
Claims (5)
- 【請求項１】 半導体基板へイオン注入することによっ
て半導体装置を製造する製造方法であって、 前記半導体基板上へ金属シリサイドを使用して回路パタ
ーンを形成する工程と、 前記金属シリサイドを有機化合物からなる薄膜によって
被覆する工程と、 前記薄膜上へフォトレジストからなるレジストパターン
を形成する工程と、 前記レジストパターンの開口部における前記薄膜に対し
てイオンを通過させることによって前記半導体基板へイ
オン注入する工程と、 前記イオン注入後に前記薄膜を除去する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板へイオン注入することによっ
て半導体装置を製造する製造方法であって、 前記半導体基板の上へ絶縁膜を形成する工程と、 前記絶縁膜の上へ第１の導電性膜を形成する工程と、 前記第１の導電性膜の上へ金属シリサイドからなる第２
の導電性膜を形成する工程と、 前記第１及び第２の導電性膜からなる回路パターンを形
成する工程と、 前記回路パターンが形成された半導体基板の上へ有機化
合物からなる薄膜を形成する工程と、 前記薄膜上へフォトレジストからなるレジストパターン
を形成する工程と、 前記レジストパターンの開口部における前記薄膜に対し
てイオンを通過させて半導体基板へイオン注入すること
によりトランジスタを形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板へイオン注入することによっ
て半導体装置を製造する製造方法であって、 前記半導体基板の上へ絶縁膜を形成する工程と、 前記絶縁膜の上へ第１の導電性膜を形成する工程と、 前記第１の導電性膜の上へ金属シリサイドからなる第２
の導電性膜を形成する工程と、 前記第１及び第２の導電性膜からなる回路パターンを形
成する工程と、 前記回路パターンが形成された半導体基板の上へフォト
レジストからなるレジストパターンを形成する工程と、 前記レジストパターンが形成された半導体基板の上へ有
機化合物からなる薄膜を形成する工程と、 前記レジストパターンの開口部における前記薄膜に対し
てイオンを通過させて半導体基板へイオン注入すること
によりトランジスタを形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜３のうちのいずれか１項に記
載された半導体装置の製造方法であって、前記金属シリ
サイドがタングステンシリサイドであることを特徴とす
る半導体装置の製造方法。 - 【請求項５】 請求項１〜４のうちのいずれか１項に記
載された半導体装置の製造方法であって、前記有機化合
物からなる薄膜にかえてアモルファスカーボン膜を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27238797A JP3445924B2 (ja) | 1997-10-06 | 1997-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27238797A JP3445924B2 (ja) | 1997-10-06 | 1997-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111636A JPH11111636A (ja) | 1999-04-23 |
| JP3445924B2 true JP3445924B2 (ja) | 2003-09-16 |
Family
ID=17513183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27238797A Expired - Fee Related JP3445924B2 (ja) | 1997-10-06 | 1997-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3445924B2 (ja) |
-
1997
- 1997-10-06 JP JP27238797A patent/JP3445924B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11111636A (ja) | 1999-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030617 |
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