JPH03270138A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置におけるＭＯ３型トランジスタ
、特にＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ）　　トランジスタのゲート電極におけるシリ
サイド膜厚により、サイドウオール幅をコントロールで
きるようにした半導体装置の製造方法に関するものであ
る。

（従来の技術） 半導体装置の微細化が進むに従い、ｒＶＬｓＩ製造技研
ＪＰ２１〜２３（日経ＢＰ社、°８９、ｌ、１４発行編
集者徳山説、橋本哲−）で開示されているように、トラ
ンジスタの信頼性維持、および性能向上のための様々な
工夫がなされてきた。その中でも特に、トランジスタの
耐圧劣化に伴うホットキャリア現象の問題、さらには配
線、ゲート電極の微細化に伴う高抵抗化の問題について
の対策が従来より進められてきた。

これらのうち、ホットキャリア現象は、ＭＯＳトランジ
スタのドレイン端における強電界に加速されたいわゆる
「ホット」な状態のエレクトロンの一部が、Ｓｉ／Ｓｉ
Ｏ□のポテンシャル障壁を超えてゲート膜中に注入され
ることで、トランジスタのしきい値電圧（Ｖｔｈ）の変
動、相互コンダクタンス（ｇｍ）の劣化を引き起こすこ
とである。

この現象はゲート長の微細化、ゲート膜の薄膜化、およ
び接合が浅くなるに従い顕著となる。

この対策としては、ドレイン端の電界を緩和する方法と
して低濃度トレイン構造（いわゆるＬＤＤ構造）が従来
より主流であった。

また、素子の微細化に伴う配線、あるいはゲート電極の
抵抗増加に対しては、ポリシリコンによるものから金属
化へと移行しつつあり、特に、これまでの半導体プロセ
スと比較的相性の良い高融点金属シリサイド膜とポリシ
リコン膜の積層によるポリサイド構造が採用されてきた
。

第２図（ａｌ〜第２図（ｄ）は従来の半導体装置の製造
方法としてポリサイドゲートを有するＬＤＤトランジス
タの製造方法の工程断面図であり、以下順を追って説明
する。

この第２図（ａ）〜第２図（ｄｌはＮチャネル型ＭＯＳ
トランジスタのアクティブ領域の断面図であり、ソース
、ゲート、ドレイン領域が含まれている。

まず、第２図ｆａ）において、Ｐ型半導体基板ｌ上にゲ
ート絶縁膜としてシリコン酸化膜２、ゲート電極として
ポリシリコン１１３、および高融点金属シリサイド膜（
ＷＳｉｚ、Ｍｏ５ｉｚなと）５を順次形成する。

シリコン酸化膜２は熱酸化法、ポリシリコン膜３はＣＶ
Ｄ法で同時に高濃度のＮまたはＰ型不純物を含ませる。

また、高融点金属シリサイド膜はスパッタ法による。

次に、ゲート電極パターンの形成のために、ホトレジス
ト膜４をマスクとして、高融点金属シリサイドｌｌ！Ｊ
５およびポリシリコン膜３のエツチングを行う。エツチ
ングは、シリコン酸化膜（ＳｉＯ□）とホトレジスト膜
に対して選択性のあるドライエツチング法による。

さらに、前記ホトレジスト膜４をＯ！プラズマにより灰
化除去した後、ＬＤＤ構造を威すＮ−形不純物層形成の
ための不純物リンをイオン注入法にて注入する。

イオン注入時のマスクはゲート電極、フィールド酸化膜
等であり、リンはトランジスタのソースドレイン部全体
に注入されるようにする。

次に、第２図（ｂ）に示すように、Ｎ−ｊｉ１７は前記
リンを注入したソース、ドレイン領域を示す。Ｎ−層７
はイオン注入後、所望の条件で熱拡散される。

次に、ＣＶ　ＤＳｉＯｗｌ焚８をトランジスタ全体に堆
積（Ｄｅｐｏｓｉｔｉｏｎ）　Ｌ、ＲＩＥ（リアクティ
ブイオンエツチング）にてエツチングを行い、第２図（
ｃ）に示すようなＣＶＤ５ｉＯ□による０、２〜０．３
μ幅をもつゲート側壁８ａ（サイドウオールまたはスペ
ーサとも言うが、以下サイドウオールと称す）を形成す
る。

このサイドウオール８ａの形成後、ソースおよびドレイ
ン領域に高濃度の砒素イオン（＾５９）９の注入を行う
。

次に、第２図（ｄ）に示すように、Ａｓ’注入Ｊｉｉｌ
Ｏはゲート電極とサイドウオール８ａの下以外の領域に
形成され、その結果、トランジスタのチャネル方向に対
し、Ｎ−／Ｎ”不純物層の二重拡散構造となる。

この後の製造工程は通常のＭＯＳトランジスタと同様に
、中間絶縁膜、コンタクトホール、アルミ電極配線、パ
ッシヘーション膜などが順次形成されるが、この第２図
（ａ）〜第２図（ｄ）では省略している。

以上の製造方法により構成されるＭＯＳトランジスタは
、サイドウオール８ａの幅にほぼ相当する０、２〜０．
３μのＮ−Ｊｉにより、ドレイン端での電界集中が抑制
されることで、耐ホツトエレクトロン性が強化される。

さらには、ゲート電極がポリサイド構造のため、ポリシ
リコンのみでの抵抗率〜５００μ０・ＣＩに対し、２０
〜６０μ０・Ｃ鵬となり、約１桁の抵抗の改善が遠戚さ
れたものとなるわけである。

（発明が解決しようとする課題） 以上述べた従来の半導体装置の製造方法によるポリサイ
ドゲート構造のＬＤＤトランジスタにおいて、次に挙げ
る問題があった。

まず、ゲートポリシリコン上に形成した高融点金属シリ
サイド膜５は下地であるシリコン（この場合はポリシリ
コン）との密着性が悪い。

さらに、ゲート形成後の熱処理におけるストレスが大き
いか、あるいは耐薬品性に乏しいことから容易に膜剥離
が生じることがある。

また、ＬＤＤ構造を威すためのサイドウオール８ａが、
いわゆるＣ　Ｖ　ＤＳｉＯ，膜の「エツチング残りｊに
より形成されることから、その幅のコントロールが難し
く、ばらつきも大きく、製造装置の状態に左右され易い
欠点がある。

特に、サイドウオール幅が０．２５μ以下程度から大き
く耐ホツトキャリア性が失われることから、安定し、か
つ余裕のあるサイドウオール幅の形成力法が望まれてい
た。

この発明は前記従来技術が持っている問題点のうち、高
融点金属シリサイド膜の膜剥離の問題とＬＤＤ構造を成
す安定したサイドウオール幅の確保が困難である点につ
いて解決した半導体装置の製造方法を提供するものであ
る。

（課題を解決するための手段） この発明は前記問題点を解決するために、半導体装置の
製造方法において、ゲートパターン形成後のポリシリコ
ン膜上を高融点金属シリサイド膜で全体を被覆した後に
ＬＤＤのＮ−層を形成する工程と、ポリシリコン膜の側
壁に高融点金属シリサイド膜を介してサイドウオールを
形成した後にＬＤＤのＮ゛層を形成する工程とを導入し
たものである。

（作　用） この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、ゲートのポリシリコン
膜を下地の違いによる堆積速度の差を利用して高融点金
属シリサイド膜にて囲み、その後にソース、ドレイン両
サイドからＣＶＤ膜のサイドウオールで固定するから、
高融点金属シリサイド膜の剥離を防止することになると
ともに、サイドウオールのスペーサとして高融点金属シ
リサイド膜の膜厚を加味することで、安定したサイドウ
オール幅を有するようになり、したがって、前記問題点
を除去できる。

（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｆ）はその一実施例の工程断面図であり、ＬＤＤ構造の
ＭＯＳトランジスタの製造工程を順に示したものであり
、第２図の従来例と同様にトランジスタのアクティブ領
域の断面図で示しである。また、第２図と同一部分には
同一符号を付して述べる。

まず、第１図（ａ）に示すように、１０１４〜１０”ｃ
ｍの不純物濃度を有するＰ型半導体基板１上に、ゲート
絶縁膜２ａ（例えば１００〜５００人のシリコン酸化膜
、または窒化膜など）を熱酸化、あるいはＣＶＤ法で全
面に形成する。

その後、ゲート絶縁膜２ａ上に、ＣＶＤ法によりポリシ
リコン膜３を２０００〜５０００人の厚さで堆積する。

これと同時に、ポリシリコン中にＮ型、あるいはＰ型の
不純物が〜１０”ｃｍ−’程度台まれるものとする。

次に、ゲートポリシリコン電極パターンを形成す拳ため
に、ホトレジスト膜４にてゲートパターンを作り、プラ
ズマ、またはＲＩＥにてポリシリコン膜３のドライエツ
チングを行う。

このドライエツチング後は、０□プラズマでオートレジ
スト膜４の沃化除去を行うことにより、第１図（ｂ）に
示すように、ポリシリコンＩｌｌ　３によるゲート電極
パターンと、ソースドレイン領域上にはゲート絶縁膜２
ａが基板上に形成された状態となる。

次に、第１図（ｃ）に示すように、高融点金属シリサイ
ド膜５をＣＶＤ法にてポリシリコン股３上のみに選択的
に成長させる。

この高融点金属シリサイド膜５としては、ＷＳｉｚ。

Ｍｏ５ｉｚ、Ｔｉ５ｉｚ、Ｔａ５ｉｚ　などがあり、い
ずれの膜も適用可能であるが、ここではＷＳｉｚで説明
する。

タングステンシリサイドＷ４（ＷＳｉｚ）の選択成長は
、例えば六フン化タングステン（ｈｐｉ）ガスによるシ
リコン還元、またばＨ！還元、あるいは５ｉ）１．によ
るシラン還元により達成される。

つまり、下地の違いによる堆積速度差を利用し、この発
明においてはポリシリコンＩＩ！Ｉ３上のみにｗｓｔｚ
ｊｊ！を成長させるわけである。

ＣＶＤ法によるＷＳｉ２膜の抵抗率は３５〜６０μΩ・
ＣＩであり、３０００人厚に１た場合〜２０／口のシー
ト抵抗に相当する。これはポリシリコンのみの場合は２
０〜３０Ω１０であることから、はぼｌ／１０に低抵抗
化されたことになる。

ＷＳｉｚ膜を露出されたゲートポリシリコン全体に亘っ
て２０００〜３０００人選択成長させた後、ゲート電極
のポリシリコン膜３と高融点金属シリサイド膜５をマス
クとして、ソースおよびドレイン領域にリン（Ｐ）、ま
たは砒素（Ａｓ）のイオン注入６を〜１ＱＩ４Ｃ鵬−２
のドーズで行う。

このイオン注入６により、第１図のＬＤＤのＮ層の後の
拡散処理で形成する。ＬＤＤのＮ−層７を形成した後、
全体にｃＶＤ膜８Ａ（例えばＳ　ｉ　Ｏｚ　Ｍ　）を所
望の厚さで形成する。このときの膜厚は、ゲート電極を
構成するポリシリコンＭ３　、ＷＳｉ、の高融点金属シ
リサイド膜５の厚さ、サイドウオール幅により決められ
るが、サイドウオール幅としては０．２〜０．３μ程度
となる。

ＣＶＤ膜８Ａを形成した後、第１図（ｅ）に示すように
、サイドウオール形成のためのＲＩＥエンチングを行い
、第１図（ｅ）のスペーサとしてのサイドウオール８ａ
をゲート側面に設ける。次にこのサイドウオール８ａお
よびゲート電極をマスクとして、ＬＤＤのＮ゛層形成の
ための高濃度の砒素イオン９の注入を〜１０”ｃｍ−”
のドーズで行う。

以下、従来例と同様の処理工程を経て、第１図（ｆ）に
示すようにＡｓ″注入層１０をゲート電極とサイドウオ
ール８ａの平坦外の領域に形成することにより、二重拡
散構造となし、ＬＤＤ型ＭＯＳ　）ランジスタを形成す
る。

以上はＮチャネル型ＭＯ３トランジスタを例に説明した
が、不純物タイプの異るＰチャネル型ＭＯＳトランジス
タにおいても、同様の処理工程が適用できることはもち
ろんのことである。

（発明の効果） 以上、詳細に説明したらうに、この発明によれば、ポリ
サイドゲート構造における高融点金属シリサイド膜を、
ゲートのポリシリコン股上全体に選択ＣＶＤ法で形成す
るようにしたので、ゲート側面まで高融点シリサイド膜
が形成され、ゲート電極および配線の低抵抗化が従来法
に較べ、より一層実現できる。

また、ゲート側面に高融点金属シリサイド膜ができ、あ
たかもサイドウオールのようになることから、シリサイ
ドの膜厚の分だけ従来よりもＮ−層幅をチャネル方向に
そって大きく取れるため、耐ホソトキ中リア性が強まり
、特に高融点金属シリサイド膜厚によりサイドウオール
幅をコントロールできることから、安定したサイドウオ
ール幅を確保できる。

さらに、ゲート側面全体に亘って高融点金属シリサイド
膜をサイドウオール用ＣＶＤ膜で保持していることから
、従来に較べ、高融点金属シリサイド膜とＣＶＤ膜の接
触面積が大きくなり、高融点金属シリサイド膜の剥離が
生しにくい。

【図面の簡単な説明】

第１図（ａ）ないし第１図（「）はこの発明の半導体装
置の製造方法の一実施例の工程断面図、第２図（ａ）な
いし第２図（ｄ）は従来の半導体装置の製造方法の工程
断面図である。 ｌ・・・Ｐ型半導体基板、２ａ・・・ゲート絶縁膜、３
・・ポリシリコン膜、５・・・高融点金属シリサイド膜
、７・Ｎ−層、８　Ａ　・ＣＶ　Ｄ　ＩＩ！、８　ａ−
サイドウオール、ｌＯ・・・Ａｓ注入イオン層。 −８ｒ″）寸 ０ψ ｋ（［ の −〜ｒｖ’＋寸０ ト、の ３の

Claims (1)

1. 【特許請求の範囲】 （ａ）第１導電型の半導体基板上にゲート絶縁膜を介し
   てポリシリコン膜を形成した後、このポリシリコン膜の
   ゲートパターンを形成する工程と、 （ｂ）上記ゲートパターンのポリシリコン膜上全体にの
   み高融点金属シリサイド膜を形成する工程と、 （ｃ）上記ポリシリコン膜上の上記高融点金属シリサイ
   ド膜をマスクとして上記半導体基板のソースおよびドレ
   イン領域にライトリ・ドープド・ドレインの第２導電型
   の拡散層を形成する工程と、 （ｄ）全体にＣＶＤ膜を形成した後エッチングにより上
   記ポリシリコンの側壁に上記高融点金属シリサイド膜を
   介してサイドウォールを形成する工程と、 （ｅ）上記サイドウォールと上記ポリシリコン膜上の高
   融点金属シリサイド膜をマスクとしてイオン注入を行う
   ことにより、上記ソースおよびドレイン領域に上記拡散
   層より高濃度の第２導電型の拡散層を形成する工程と、 よりなる半導体装置の製造方法。