KR100774789B1

KR100774789B1 - Ｃｍｏｓ의 실리사이드 공정 모니터링용 패턴 구조 및 그설계방법

Info

Publication number: KR100774789B1
Application number: KR1020060114987A
Authority: KR
Inventors: 박형진
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-11-21
Filing date: 2006-11-21
Publication date: 2007-11-07

Abstract

본 발명은 CMOS의 실리사이드 공정 모니터링용 패턴 구조 및 그 설계방법에 관한 것으로, 실리콘 기판과, 이 기판 상면에 형성된 게이트바디와, 그 상면에 형성된 폴리바디 및 단자를 포함하는 실리사이드가 형성된 CMOS용 게이트 폴리 저항 테스트 패턴 구조에 있어서; 상기 게이트바디는 n⁺, p⁺가 주입되어 서로 반대 타입으로 PN 접합된 CMOS의 실리사이드 공정 모니터링용 패턴 구조를 제공함에 그 특징이 있다.

이에 따라, 본 발명은 게이트바디에 PN접합 구조를 갖춤으로써 R_poly값의 영향을 제거하여 실리사이드 공정만의 저항값 변동을 측정할 수 있게 되어 보다 정확한 실리사이드 공정능력을 파악할 수 있고, 또 추가적인 공정이나 장비의 투입없이도 구현할 수 있어 시간과 비용도 절감하는 효과도 제공한다.

Description

ＣＭＯＳ의 실리사이드 공정 모니터링용 패턴 구조 및 그 설계방법{PATTERN STRUCTURE FOR MONITORING SILICIDE PROCESS OF CMOS AND THEREOF LAYOUT METHOD}

도 1은 종래 기술에 따른 실리사이드 공정능력 측정을 위한 저항기의 테스트 패턴을 보인 평면도,

도 2는 도 1의 측단면도,

도 3은 본 발명에 따른 실리사이드 공정능력 측정을 위한 저항기의 테스트 패턴을 보인 평면도,

도 4는 도 3의 측단면도,

도 5는 본 발명에 따른 테스트 패턴 설계방법을 보인 플로우챠트.

♧ 도면의 주요 부분에 대한 부호의 설명 ♧

100....기판 200....게이트바디

300....폴리바디 A,B....단자

본 발명은 CMOS의 실리사이드 공정 모니터링용 패턴 구조 및 그 설계방법에 관한 것으로, 보다 상세하게는 CMOS(Complementary Metal Oxide Semiconductor) 소 자의 게이트 폴리 실리콘의 저항값 감소를 위해 실시되는 실리사이드 공정만의 공정능력을 정확하게 측정할 수 있도록 개선된 CMOS의 실리사이드 공정 모니터링용 패턴 구조 및 그 설계방법에 관한 것이다.

일반적으로, CMOS 공정은 100개 넘는 단위 공정으로 구성되기 때문에 각 공정들만의 능력을 평가하기가 매우 어렵다.

특히, 실리사이드 공정(Silicide Process)의 경우는 저항으로 사용되는 바디(Body)인 게이트 폴리(Gate Poly)가 관련 공정(열처리, 도핑 등)에 따라 저항값에 변화를 가져오기 때문에 실리사이드 공정만의 공정능력을 평가하는 것은 무척 곤란하다.

여기에서, 실리사이드(Silicide)란 소자의 게이트 전극으로 주로 사용되었던 폴리실리콘 또는 텅스텐실리사이드/폴리실리콘 등의 폴리사이드가 집적도의 증가에 따라 게이트 전극의 선폭이 급격히 줄어듦으로 인해 고집적 소자에 요구되는 낮은 저항값을 만족시킬 수 없게 되었고, 이를 대체하기 위해 개발된 티타늄-실리사이드를 비롯한 코발트-실리사이드, 바나듐-실리사이드, 크롬-실리사이드, 지르코늄-시리사이드, 네오븀-실리사이드, 몰리브데늄-실리사이드와 같은 실리사이드 계열의 물질을 일컫는 것으로, 이러한 실리사이드 물질이 게이트 전극과 불순물 확산영역에 동시에 형성되는 공정을 실리사이데이션(Silicidation)이라고 하고, 그 형성 물질을 실리사이드라 한다.

이때, 실리사이드 공정의 능력을 평가하기 위한 PCM(Process Control Monitoring)은 저항 패턴(Resistance Pattern)을 이용하여 웨이퍼 내에서 시트 정 항값(Sheet Resistance)을 측정하고, 그 변동을 계산하여 해당 공정능력을 추측하게 된다.

그런데, 종래 테스트 패턴용 저항기는 도 1 및 도 2의 도시와 같이, 기판(10) 상부에 바디(20)가 형성되고, 저항기는 상기 바디(20)의 상면에 형성된 폴리바디(22)의 길이(L)와 폭(W)에 의해 결정되며, 바디(20)의 끝은 PAD로 연결하기 위해 각기 단자(A,B)를 갖는다.

아울러, 상기 바디(20)는 게이트 폴리로 구성되는데, 이때 게이트 폴리는 소스/드레인 형성시 같이 주입(Implant)되기 때문에 도 1의 주입영역(26)으로 둘러 쌓이게 된다.

이후, 실리사이드 공정을 통해 저항기 바디(20)의 표면은 주로 Ti, Co 등의 실리사이드가 구성되게 되므로 저항기의 저항값은,

(식 1)

R_AB= R_silicide// R_poly가 되게 된다.

즉, 종래에는 같은 타입의 바디(소스/드레인 주입시 주입되는 도펀트, 도스량에 따라 n⁺, p⁺값이 결정)(20)를 사용하여 실리사이드 저항을 형성하기 때문에 단자 A,B 사이의 저항값이 폴리바디(22) 표면에 형성된 R_silicide와, 바디(20)를 통해 형성된 R_poly 와 병렬 연결되게 되어 결과적으로 상기 (식 1)의 구성을 갖게 되므로 결국 R_poly에 영향을 주는 다른 요소들(dose양, 열처리공정에 의한 Grain Boundary 변화에 따른 저항값 변화 등)이 포함되어 R_AB의 변화량으로 R_silicide만의 정확한 공정능력을 측정할 수 없다는 문제를 발생시켰다.

본 발명은 상술한 바와 같은 종래 기술상의 문제점들을 감안하여 이를 해결하고자 창출한 것으로, 게이트 폴리의 바디를 n⁺, p⁺로 각각 구역을 나누어 주입함으로써 R_silicide값의 경우에는 아무런 측정치 변화가 없으면서 R_poly의 경우에는 n⁺, p⁺정합을 통해 소모영역(Depletion Region)이 형성되므로 측정시 A,B 단자에 역바이어스를 걸어 주게 되면 소모영역에 매우 높은 저항값이 형성되므로 결국 R_poly값의 영향을 배제할 수 있게 되고, 이로 인해 보다 정확한 실리사이드 공정의 공정능력을 파악할 수 있도록 한 CMOS의 실리사이드 공정 모니터링용 패턴 구조 및 그 설계방법을 제공함에 그 주된 목적이 있다.

본 발명은 상기한 기술적 과제를 달성하기 위하여, 실리콘 기판과, 이 기판 상면에 형성된 게이트바디와, 그 상면에 형성된 폴리바디 및 단자를 포함하는 실리사이드가 형성된 CMOS용 게이트 폴리 저항 테스트 패턴 구조에 있어서; 상기 게이트바디는 n⁺, p⁺가 주입되어 서로 반대 타입으로 PN 접합된 CMOS의 실리사이드 공정 모니터링용 패턴 구조를 제공함에 그 특징이 있다.

이때, 상기 게이트바디는 게이트산화층 위에 형성되는 것에도 그 특징이 있 다.

또한 본 발명은 상기한 기술적 과제를 달성하기 위하여, 실리콘 기판 상면에 게이트폴리를 증착하는 제1단계와; 상기 제1단계를 통해 증착된 게이트폴리를 포토 에칭 방식으로 패터닝하는 제2단계와; 상기 제2단계후 패터닝된 일정 부위를 블로킹레이어로 차단한 상태에서 n⁺, p⁺를 교대로 주입하여 PN 접합을 이루도록 하여 게이트바디를 구성하는 제3단계와; 상기 제3단계후 활성화 열처리를 거쳐 폴리바디 및 단자를 구성하는 제4단계를 포함하여 이루어지는 CMOS의 실리사이드 공정 모니터링용 패턴 구조 설계방법을 제공함에도 그 특징이 있다.

이때, 상기 제1단계후 기판 표면에 게이트산화층이 형성되는 단계가 더 부가될 수도 있다.

이하에서는, 첨부도면을 참고하여 본 발명에 따른 바람직한 실시예를 보다 상세하게 설명하기로 한다.

도 3은 본 발명에 따른 실리사이드 공정능력 측정을 위한 저항기의 테스트 패턴을 보인 평면도이고, 도 4는 도 3의 측단면도이며, 도 5는 본 발명에 따른 테스트 패턴 설계방법을 보인 플로우챠트이다.

도 3 내지 도 4에 도시된 바와 같이, 본 발명 저항기(Sheet Resistor)는 실리콘 기판(100) 상면에 게이트바디(20))가 형성되고, 상기 게이트바디(200)의 상면에는 폴리바디(300)가 형성된 구조로서 기존과 유사한 패턴을 가진다.

그러나, 기존 패턴과는 달리 상기 게이트바디(200)가 PN접합을 이루도록 구 성된다.

즉, 게이트 폴리 저항 테스트 패턴에서 상기 게이트바디(200)의 타입을 서로 달리하도록 한 것으로서, 예컨대 상기 게이트바디(200)에 n⁺, p⁺의 주입레이어(Implantation Layer)(210,220)를 동시에 구성하도록 한 것이다.

이는 상기 주입레이어(210,220) 사이에 소모영역을 주어 폴리바디(300)를 통해 누설되는 전류를 차단하도록 함으로써 실리사이드 공정에 따른 공정능력을 보다 정확하게 측정할 수 있도록 하기 위함이다.

그리고, 상기 폴리바디(300)의 상면 적소, 바람직하게는 양단부에 한쌍의 단자(A,B)가 기존과 같이 형성된다.

뿐만 아니라, 이러한 구성은 기존 공정과 동일하게 하면서 구성할 수 있는 것이어서 별도의 추가 공정없이 즉시 현장 적용이 가능하고, 그에 따라 시간과 비용도 절약할 수 있는 장점도 가진다.

그리하여, 형성된 패턴의 저항값 변동을 측정하여 실리사이드 공정의 공정능력을 계측하고자 할 경우 단자 A,B에 역바이어스 전압을 걸어 주게 되면 게이트바디(200)의 PN접합 부위, 즉 n⁺, p⁺주입레이어(210,220) 사이에 소모영역이 형성되게 되고, 이는 높은 저항값을 형성하게 되므로 결국 R_poly의 값은 R_silicide값에 전혀 영향을 주지 못하게 된다.

따라서, 앞서 설명하였던 (식 1)은 하기한 (식 2)와 같이 되게 되므로,

(식 2)

R_AB≒ R_silicide

단자 A,B 사이의 저항값을 정확하게 측정할 수 있게 되어, 실리사이드 공정만의 공정능력을 보다 정확하게 파악할 수 있게 된다.

이하에서는, 도 5를 참조하여 본 발명 패턴 구조의 설계방법에 대하여 설명하기로 한다.

도 4,5에 도시된 바와 같이, 먼저 실리콘 기판(100) 상면에 게이트폴리(G)를 증착하는 단계를 거치게 된다.

이때, 상기 기판(100)의 표면은 게이트 산화물 세정공정을 통해 세정될 수 있고, 게이트산화층(O)이 형성될 수도 있다.

이어, 게이트바디(200)를 구성하기 위해 게이트폴리(G)를 포토 에칭 방식으로 패터닝하는 단계를 거치게 된다.

상기 패터닝 단계를 통해 패턴이 형성되면, PN접합을 이루기 위해 일정 부위를 블로킹레이어(B)로 차단한 상태에서 n⁺, p⁺를 주입하는 단계를 거치게 된다.

즉, 블로킹레이어(B)를 번갈아 가며 교대로 차단함으로써 n⁺, p⁺주입레이어(210,220)를 가진 게이트바디(200)를 구성할 수 있게 된다.

이후, 활성화 열처리를 거쳐 폴리바디(300) 및 단자(A,B)를 구성함으로써 본 발명 패턴 구조를 형성할 수 있게 된다.

이상에서 상세히 설명한 바와 같이, 본 발명은 게이트바디에 PN접합 구조를 갖춤으로써 R_poly값의 영향을 제거하여 실리사이드 공정만의 저항값 변동을 측정할 수 있게 되어 보다 정확한 실리사이드 공정능력을 파악할 수 있고, 또 추가적인 공정이나 장비의 투입없이도 구현할 수 있어 시간과 비용도 절감하는 효과도 제공한다.

Claims

실리콘 기판과, 이 기판 상면에 형성된 게이트바디와, 그 상면에 형성된 폴리바디 및 단자를 포함하는 실리사이드가 형성된 CMOS용 게이트 폴리 저항 테스트 패턴 구조에 있어서;

상기 게이트바디는 n⁺, p⁺가 주입되어 서로 반대 타입으로 PN 접합된 것을 특징으로 하는 CMOS의 실리사이드 공정 모니터링용 패턴 구조.
청구항 1에 있어서;

상기 게이트바디는 게이트산화층 위에 형성되는 것을 특징으로 하는 CMOS의 실리사이드 공정 모니터링용 패턴 구조.
실리콘 기판 상면에 게이트폴리를 증착하는 제1단계와;

상기 제1단계를 통해 증착된 게이트폴리를 포토 에칭 방식으로 패터닝하는 제2단계와;

상기 제2단계후 패터닝된 일정 부위를 블로킹레이어로 차단한 상태에서 n⁺, p⁺를 교대로 주입하여 PN 접합을 이루도록 하여 게이트바디를 구성하는 제3단계와;

상기 제3단계후 활성화 열처리를 거쳐 폴리바디 및 단자를 구성하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 CMOS의 실리사이드 공정 모니터링용 패턴 구조 설계방법.
청구항 3에 있어서;

상기 제1단계후 기판 표면에 게이트산화층이 형성되는 단계가 더 부가되는 것을 특징으로 하는 CMOS의 실리사이드 공정 모니터링용 패턴 구조 설계방법.