KR20090013881A - 테스트 웨이퍼, 그 제조 방법 및 이를 이용한 플라즈마데미지 측정 방법 - Google Patents
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Abstract
실시예는 플라즈마 데미지를 분석할 수 있는 테스트 웨이퍼, 그 제조 방법, 그리고 이를 이용한 플라즈마 데미지 측정 방법에 관한 것이다. 실시예에 의한 테스트 웨이퍼는 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 트랜지스터 소자들이 서로 격리되어 일정 간격으로 배치되고, 상기 트랜지스터 소자는 전하 트랩층을 포함하는 것을 특징으로 한다. 실시예는 반도체 소자 제조 공정에서, 테스트 웨이퍼를 통하여 플라즈마 공정을 최적화하여 진행함으로써 플라즈마 식각 등에 의하여 반도체 소자의 불량 발생 및 오동작을 방지하고 게이트 절연막의 수명을 연장시킬 수 있다.
플라즈마 데미지
Description
실시예는 플라즈마 데미지를 분석할 수 있는 테스트 웨이퍼, 그 제조 방법, 그리고 이를 이용한 플라즈마 데미지 측정 방법에 관한 것이다.
현재, 반도체 소자의 고집적화는 포토 리소그래피(photo-lithography) 기술의 발전에 의해 진보되어 왔다. 상기 포토 리소그래피 공정는 마스크(mask)상의 기하학적 모양의 패턴을 반도체 웨이퍼 표면을 덮고 있는 감광물질, 즉 레지스터의 얇은 층에 옮기는 과정이다.
또한, 상기 고집적화는 에칭(etching) 공정, 예를 들면 플라즈마(plasma) 공정, RIE(reactive ion etching) 공정 등의 발전에 의해 진보되어 왔다.
고집적 반도체 소자 및 고속 반도체 소자를 제조하기 위해서는 다중 금속층(multi-metal layer) 형성 공정이 필요하게 되고, 이러한 경우 플라즈마 공정이 적용되게 되어 플라즈마 공정의 사용이 점차적으로 증가하고 있다. 상기 다중 금속층 형성 공정은 5층 또는 6 층의 금속층을 형성하는 공정이다.
이와 같이, 반도체 소자의 집적도가 증가할수록 소자 회로의 선폭이 좁아지게 되고, 이에 의해 상기 좁은 선폭을 식각하기 위해서는 고밀도의 플라즈마 에칭, 즉 HDP(high density plasma) 에칭을 사용하게 된다.
상기한 바와 같이, 고밀도의 플라즈마가 사용되게 되어 반도체 소자의 게이트와 기판(substrate)간에 강한 전기장이 형성됨으로써 게이트 절연막에 심각한 전하 데미지(charging damage)가 발생하고 있다.
이와 같은, 고밀도 플라즈마 공정상에서 유발되는 데미지로서, 소자내의 회로에서는 게이트 절연막에 데미지가 발생하게 되어 임계전압(Vth)의 시프트, 서브 임계 기울기(sub threshold slope), 금속 콘덕턴스(Gm), 드레인전류(Idsat)의 감쇄(degradation), 게이트 절연막 콘덕턴스(Gox)의 수명 단축 등이 발생함으로써 반도체 소자의 오동작이 발생하는 문제가 있다.
실시예는 플라즈마 공정에서 발생하는 플라즈마 데미지를 모니터링하고 반도체 소자에 영향을 주지 않도록 플라즈마 공정을 최적화하기 위한 모니터링용 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 테스트 웨이퍼는, 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 트랜지스터 소자들이 서로 격리되어 일정 간격으로 배치되고, 상기 트랜지스터 소자는 전하 트랩층을 포함하는 것을 특징으로 한다.
실시예에 따른 테스트 웨이퍼는, 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 모니터링 소자들이 서로 격리되어 일정 간격으로 배치된 웨이퍼에 있어서, 상기 모니터링 소자는, 반도체 기판 상에 형성된 게이트 패턴, 상기 반도체 기판과 상기 게이트 패턴 사이에 형성되며 상기 웨이퍼 주변의 플라즈마 이온을 트랩핑하는 전하 트랩층 및 상기 게이트 패턴 양측에서 상기 반도체 기판에 형성된 소스 영역 및 드레인 영역을 포함하는 것을 특징으로 한다.
실시예에 따른 테스트 웨이퍼의 제조 방법은, 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 모니터링 소자들이 서로 격리되어 형성되며, 상기 모니터링 소자들이 일정 간격으로 배치된 웨이퍼를 제조하는 방법에 있어서, 반도체 기판 상에 하부 산화막, 질화막 및 상부 산화막으로 이루어진 절연막을 형성하는 단계, 상기 절연막 상에 형성된 게이트층을 형성하는 단계, 상기 게이트층 및 상기 절연막을 패터닝하여 게이트 패턴 및 절연막 패턴을 형성하는 단계 및 상기 게이트 패턴 양측에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 테스트 웨이퍼를 이용한 플라즈마 데미지 측정 방법은, 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 트랜지스터 소자들이 서로 격리되어 일정 간격으로 배치되고, 상기 트랜지스터 소자는 전하 트랩층을 포함하는 테스트 웨이퍼를 준비하는 단계, 상기 테스트 웨이퍼를 플라즈마 챔버 내로 반입하는 단계, 상기 테스트 웨이퍼를 플라즈마 처리하는 단계 및 상기 테스트 웨이퍼의 소자들의 프로브 접촉부에 프로빙하여 상기 전하 트랩층에 트랩된 전하의 양을 측정하는 단계를 포함하는 것을 특징으로 한다.
실시예는 반도체 소자 제조 공정에서, 플라즈마 공정을 최적화하여 진행함으로써 플라즈마 식각 등에 의하여 반도체 소자의 불량 발생 및 오동작을 방지하고 게이트 절연막의 수명을 연장시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 마스크에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 패키지 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 테스트 웨이퍼를 보여주는 평면도이다.
도 1에 도시한 바와 같이, 테스트 웨이퍼(100)는 적어도 하나의 플라즈마 데미지 모니터링용 소자(110)들을 포함한다.
상기 테스트 웨이퍼(100)는 플라즈마 공정이 소자(110)들에 미치는 영향을 모니터링하기 위한 것이다.
상기 플라즈마 공정은 플라즈마를 이용하는 공정으로서, 예를 들어 플라즈마 이온 식각법 등이 있다.
상기 소자(110)들은 상기 테스트 웨이퍼(100) 상에 일정 간격으로 배치되며, 상기 소자들은 서로 개별적으로 형성된 독립 소자들이다. 소자(110)들 사이에는 소자 격리 패턴(101)이 형성되어 있다.
상기 테스트 웨이퍼(100)의 소자(110)들은 플라즈마 공정으로부터 각각 영향을 받으며, 상기 플라즈마 공정 종료 후 상기 소자(110)들의 전기적 상태를 측정함으로써 상기 플라즈마 공정이 상기 소자(110)들에 미치는 영향을 파악할 수 있다. 특히, 상기 테스트 웨이퍼(100)의 어느 영역이 플라즈마 데미지(plasma damage)에 취약한지 알 수 있으므로, 반도체 소자의 본 제조 공정에서 상기 웨이퍼 상의 소자 신뢰도를 측정할 수 있다.
도 2는 실시예에 따른 테스트 웨이퍼의 소자를 보여주는 평면도이고, 도 3은 실시예에 따른 테스트 웨이퍼의 소자를 보여주는 단면도이다.
도 2 및 도 3에 도시한 바와 같이, 모니터링용 소자(110)는 게이트 패턴(125), 소스 영역(121) 및 드레인 영역(122)을 포함한다.
반도체 기판(120) 상에 게이트 패턴(125)이 형성된다.
상기 반도체 기판(120)에는 상기 게이트 패턴(125)의 양측으로 소스 영역(121) 및 드레인 영역(122)이 형성되어 있다.
상기 소스 영역(121) 및 상기 드레인 영역(122)은 서로 이격되어 형성되어 있으며, 상기 소스 영역(121) 및 상기 드레인 영역(122)은 고농도의 불순물이 임플란트되어 형성된다.
상기 반도체 기판(120)과 상기 게이트 패턴(125) 사이에는 절연막 패턴(130)이 형성되어 있다.
상기 절연막 패턴(130)은 상기 반도체 기판(120) 상에 형성된 하부 산화막(131), 상기 하부 산화막(131) 상에 형성되며 전하를 트랩핑하기 위한 질화막(132), 상기 질화막(132) 상에 형성된 상부 산화막(133)을 포함한다.
상기 게이트 패턴(125), 상기 소스 영역(121) 및 상기 드레인 영역(122)은 직접 프로브(probe)로 전압 또는 전류를 측정할 수 있도록 각 접촉 패드의 사이즈는 가로 사이즈가 60㎛ 내지 100㎛, 세로 사이즈가 60㎛ 내지 100㎛ 일 수 있다.
상기 접촉 패드의 사이즈는 상기 가로, 세로 사이즈보다 더 클 수도 있다.
상기 모니터링용 소자(110)들이 형성된 상기 테스트 웨이퍼(100)는 플라즈마 챔버로 반입되어 플라즈마 공정을 수행한다.
상기 플라즈마 공정의 목적은 상기 소자들이 이 플라즈마 공정 조건에서 얼마나 데미지를 받는지 측정하는 데 있다.
상기 플라즈마 공정이 상기 테스트 웨이퍼(100)에 미치는 영향은 플라즈마 이온에 의한 차징(charging) 및 포톤 데미지(photon damage) 등이 있다.
상기와 같은 소자(110)들이 형성된 상기 테스트 웨이퍼(100)를 플라즈마 챔버 내에 반입시키고 플라즈마 공정을 진행하면, 플라즈마 이온에 의해서 상기 절연막 패턴(130)이 영향을 받을 뿐만 아니라 UV 고에너지의 포톤에 의해서 상기 절연막 패턴(130)이 영향을 받게 된다.
상기 플라즈마 공정 데미지에 의하여 상기 절연막 패턴(130)의 질화막(132)은 전하를 트랩핑하여 상기 질화막(132) 내에 전하가 쌓이게 되고 소자(110)의 Vt 가 변화하게 된다.
상기 소자(110)의 문턱 전압 Vt 변화를 측정하여 상기 플라즈마 공정 조건을 적합하게 변화시킬 수 있다.
도 4는 실시예에 따른 테스트 웨이퍼의 제조 공정을 보여주는 순서도이다.
먼저, 상기 반도체 기판(120)에 소자 격리 패턴(101)을 형성한다.
상기 소자 격리 패턴(101)은 트렌치(trench) 및 상기 트렌치에 매립된 산화막을 포함할 수 있다.
상기 소자 격리 패턴(101)이 형성된 상기 반도체 기판(120) 상에 절연막을 형성한다.
상기 절연막은 하부 산화막(131), 질화막(132) 및 상부 산화막(133)을 포함한다.
상기 하부 산화막(131), 상기 질화막(132) 및 상기 상부 산화막(133)은 열 산화법, LPCVD(Low Pressure Chemical Vapor Deposition)법 중 하나로 형성할 수 있다. 상기 하부 산화막(131), 상기 질화막(132) 및 상기 상부 산화막(133)은 플라 즈마를 이용한 증착법이 아니라면 모두 가능하다.
상기 하부 산화막(131)은 60Å 내지 140Å 두께로 형성할 수 있다.
상기 질화막(132)은 60Å 내지 140Å 두께로 형성할 수 있다.
상기 상부 산화막(133)은 상기 질화막(132)에서 열 산화법(thermal oxidation), 습식 산화법(wet oxidation)으로 성장될 수 있다.
상기 상부 산화막(133)은 10Å 내지 40Å 두께로 형성할 수 있다. 예를 들어, 상기 상부 산화막(133)은 약 20Å~3060Å 내지 140Å 두께로 형성할 수 있다. 일 수 있다.
상기 절연막 상에 게이트층을 형성한다. 상기 게이트층은 폴리 실리콘을 포함할 수 있다.
상기 게이트층은 플라즈마를 이용한 증착법이 아닌 LPCVD법을 이용하여 형성할 수 있다.
상기 게이트층 및 상기 절연막을 패터닝하여 게이트 패턴(125) 및 절연막 패턴(130)을 형성한다.
상기 패터닝 공정은 포토리소그래피(photolithography) 공정을 이용할 수 있다.
상기 포토리소그래피 공정 중 식각 공정은 건식 식각 방법이 아니라 습식 식각 방법을 사용할 수 있다.
이후, 상기 게이트 패턴(125) 양측의 상기 반도체 기판(120)에 불순물을 주입하여 소스 및 드레인 영역(121, 122)을 형성할 수 있다.
한편, 상기 게이트 패턴(125) 및 상기 절연막 패턴(130)의 측벽에는 게이트 스페이서가 더 형성될 수도 있다.
상기와 같이 제조되는 테스트 웨이퍼(100)의 소자(110)들은 플라즈마를 이용하는 증착 공정 및 식각 공정을 사용하지 않고 형성할 수 있다. 왜냐하면, 상기 테스트 웨이퍼(100)는 플라즈마 데미지 측정용이므로 상기 테스트 웨이퍼(100)를 제조하는 공정에서 플라즈마 공정을 사용할 경우 상기 테스트 웨이퍼(100)의 평가 신뢰도가 저하될 수 있기 때문이다.
도 5는 실시예에 따른 테스트 웨이퍼를 이용하여 플라즈마 데미지를 평가하는 방법을 보여주는 순서도이다.
상기 플라즈마 데미지 모니터링용 테스트 웨이퍼(100)를 준비한다.
상기 테스트 웨이퍼(100)는 도 4에서 설명한 바와 같은 순서로 제조될 수 있다.
상기 테스트 웨이퍼(100)는 플라즈마 챔버로 반입된다.
상기 테스트 웨이퍼(100)는 플라즈마 처리될 수 있다.
상기 플라즈마 처리된 상기 테스트 웨이퍼(100)를 모니터링하여 분석한다.
예를 들어, 상기 플라즈마 처리에 의하여 데미지를 많이 받는 영역을 검출해낼 수 있다.
상기 테스트 웨이퍼(100)의 모니터링용 소자(110)를 프로브 측정하여 Vt 변화를 검출해낼 수 있다.
실시예에 따른 테스트 웨이퍼(100)의 소자(110)는 플라즈마 공정 중 질화 막(132)에서 전하 트랩핑이 발생되며, 상기 질화막(132)에 전하 트랩핑이 발생되면 플라즈마에 의한 UV 광에 의하여 전하의 재방출이 발생되지 않는다. 따라서, 실시예에 따른 테스트 웨이퍼(100)는 플라즈마 데미지를 측정하는 데 유용한 장점이 있다.
상기 웨이퍼의 모니터링용 소자들을 분석하여 본 반도체 소자 제조 공정에서 사용하는 플라즈마 공정 조건을 적합하게 조정할 수 있다.
실시예에 따르면, 플라즈마 챔버 내의 플라즈마 분포가 아니라, 플라즈마 챔버 내에 형성된 플라즈마가 웨이퍼에 미치는 영향을 알 수 있으므로 플라즈마 공정의 조건을 결정하는 데 유용하다.
실시예에 따른 플라즈마 데미지 모니터링용 테스트 웨이퍼(100)를 사용할 경우 각 메탈 레이어 별로 플라즈마 데미지 정도를 바로 파악할 수 있으므로 반도체 소자의 개별 레이어에 대한 공정 능력 분석이 가능하다.
또한, 상기 테스트 웨이퍼(100)는 별도의 공정 개발이 필요 없으며 반도체 소자 제조 공정을 이용하여 간단히 형성할 수 있다.
도 6은 실시예에 따른 테스트 웨이퍼의 모니터링용 소자의 동작을 보여주는 단면도이다.
상기 모니터링용 소자의 구조는 도 3에 도시한 도면 및 설명을 참조할 수 있다.
도 7은 실시예에 따른 모니터링용 소자의 각 층의 에너지 장벽을 보여주는 도면이다.
도 6 및 도 7에 도시한 바와 같이, 플라즈마 챔버 내에서 플라즈마 처리된 모니터링용 소자(110)는 플라즈마화된 이온이 상기 절연막 패턴(130)의 질화막(132)에 트랩된다.
상기 질화막(132)은 SONOS 소자나 NROM과 같은 비휘발성 메모리 소자에서 사용하는 전하 트랩층의 역할을 할 수 있다.
예를 들어, 상기 반도체 기판(120)의 에너지 장벽은 1.1eV, 상기 반도체 기판(120)과 상기 하부 산화막(131) 사이의 에너지 장벽은 3.1eV, 3.8eV 이다. 상기 하부 산화막(131)과 상기 질화막(132) 사이의 에너지 장벽은 1.05eV, 1.85eV이고 상기 질화막(132)의 에너지 장벽은 5.1eV이다.
상기 질화막(132)에 일단 전하가 트랩되면 상기 질화막(132) 양측에 에너지 장벽이 높은 산화막이 배치되어 있으므로 상기 전하는 상기 질화막(132)으로부터 제거되지 않는다.
따라서, 상기 질화막(132)에 트랩된 전하에 의한 Vt를 측정하여 플라즈마 데미지를 용이하게 평가할 수 있다.
도 8은 실시예에 따른 모니터링용 소자를 프로빙하여 문턱 전압을 측정하는 그래프이다.
도 8의 그래프는 상기 모니터링용 소자의 V-I 특성 그래프이며, Vd(드레인 전압)는 예를 들어, 0.1V를 인가하고 Vg(게이트 전압)은 0에서 2.5V로 변화시키면서 전도도(Gm, conductance)를 측정할 수 있다.
상기 최대 전도도(Gm_Max)는 상기 VI 커브에서 접선의 기울기가 최대인 Vg(여기서, 약 0.6V 지점)에서 얻을 수 있다.
따라서, 문턱 전압 Vt는 상기 V-I 특성 그래프에서 전도도가 최대인 Vg 지점에서 측정될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 테스트 웨이퍼를 보여주는 평면도.
도 2는 실시예에 따른 테스트 웨이퍼의 소자를 보여주는 평면도.
도 3은 실시예에 따른 테스트 웨이퍼의 소자를 보여주는 단면도.
도 4는 실시예에 따른 테스트 웨이퍼의 제조 공정을 보여주는 순서도.
도 5는 실시예에 따른 테스트 웨이퍼를 이용하여 플라즈마 데미지를 평가하는 방법을 보여주는 순서도.
도 6은 실시예에 따른 테스트 웨이퍼의 모니터링용 소자의 동작을 보여주는 단면도.
도 7은 실시예에 따른 모니터링용 소자의 각 층의 에너지 장벽을 보여주는 도면.
도 8은 실시예에 따른 모니터링용 소자를 프로빙하여 문턱 전압을 측정하는 그래프.
<도면의 주요부분에 대한 부호 설명>
100 : 테스트 웨이퍼 101 : 소자 격리 패턴
110 : 소자 120 : 반도체 기판
121 : 소스 영역 122 : 드레인 영역
125 : 게이트 패턴 130 : 절연막 패턴
131 : 하부 산화막 132 : 질화막
133 : 상부 산화막
Claims (13)
- 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 트랜지스터 소자들이 서로 격리되어 일정 간격으로 배치되고, 상기 트랜지스터 소자는 전하 트랩층을 포함하는 것을 특징으로 하는 테스트 웨이퍼.
- 제 1항에 있어서,상기 프로브 접촉부의 크기는 가로 사이즈가 60㎛ 내지 100㎛이고, 세로 사이즈가 60㎛ 내지 100㎛인 것을 특징으로 하는 테스트 웨이퍼.
- 제 1항에 있어서,상기 트랜지스터 소자는, 반도체 기판 상에 형성된 게이트 패턴;상기 전하 트랩층을 포함하며, 상기 반도체 기판과 상기 게이트 패턴 사이에 형성된 절연막 패턴; 및상기 게이트 패턴 양측에서 상기 반도체 기판에 형성된 소스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 테스트 웨이퍼.
- 제 1항에 있어서,상기 전하 트랩층은 질화막을 포함하며, 상기 절연막 패턴은 상기 전하 트랩층과 상기 반도체 기판 사이에 배치된 하부 산화막, 상기 전하 트랩층과 상기 게이 트 패턴 사이에 배치된 상부 산화막을 더 포함하는 것을 특징으로 하는 테스트 웨이퍼.
- 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 모니터링 소자들이 서로 격리되어 일정 간격으로 배치된 웨이퍼에 있어서,상기 모니터링 소자는, 반도체 기판 상에 형성된 게이트 패턴;상기 반도체 기판과 상기 게이트 패턴 사이에 형성되며 상기 웨이퍼 주변의 플라즈마 이온을 트랩핑하는 전하 트랩층; 및상기 게이트 패턴 양측에서 상기 반도체 기판에 형성된 소스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 테스트 웨이퍼.
- 제 5항에 있어서,상기 프로브 접촉부의 크기는 가로 사이즈가 60㎛ 내지 100㎛이고, 세로 사이즈가 60㎛ 내지 100㎛인 것을 특징으로 하는 테스트 웨이퍼.
- 제 5항에 있어서,상기 전하 트랩층은 질화막을 포함하는 것을 특징으로 하는 테스트 웨이퍼.
- 제 5항에 있어서,상기 절연막 패턴은 상기 전하 트랩층과 상기 반도체 기판 사이에 배치된 하 부 산화막, 상기 전하 트랩층과 상기 게이트 패턴 사이에 배치된 상부 산화막을 더 포함하는 것을 특징으로 하는 테스트 웨이퍼.
- 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 모니터링 소자들이 서로 격리되어 형성되며, 상기 모니터링 소자들이 일정 간격으로 배치된 웨이퍼를 제조하는 방법에 있어서,반도체 기판 상에 하부 산화막, 질화막 및 상부 산화막으로 이루어진 절연막을 형성하는 단계;상기 절연막 상에 형성된 게이트층을 형성하는 단계;상기 게이트층 및 상기 절연막을 패터닝하여 게이트 패턴 및 절연막 패턴을 형성하는 단계: 및상기 게이트 패턴 양측에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 테스트 웨이퍼의 제조 방법.
- 제 9항에 있어서,상기 절연막을 형성하는 단계에 있어서,상기 절연막을 형성하는 방법은 LPCVD(Low Pressure Chemical Vapor Deposition)법 및 열(thermal) 산화법 중 하나를 이용하는 것을 특징으로 하는 테스트 웨이퍼의 제조 방법.
- 제 9항에 있어서,상기 게이트층 및 상기 절연막을 패터닝하는 방법은 습식 식각 방법을 이용하는 것을 특징으로 하는 테스트 웨이퍼의 제조 방법.
- 제 9항에 있어서,상기 게이트층을 형성하는 단계에 있어서,상기 게이트층은 LPCVD법을 이용하여 형성하는 것을 특징으로 하는 테스트 웨이퍼의 제조 방법.
- 반도체 기판 상에 적어도 하나의 프로브(probe) 접촉부를 갖는 트랜지스터 소자들이 서로 격리되어 일정 간격으로 배치되고, 상기 트랜지스터 소자는 전하 트랩층을 포함하는 테스트 웨이퍼를 준비하는 단계;상기 테스트 웨이퍼를 플라즈마 챔버 내로 반입하는 단계;상기 테스트 웨이퍼를 플라즈마 처리하는 단계; 및상기 테스트 웨이퍼의 소자들의 프로브 접촉부에 프로빙하여 상기 전하 트랩층에 트랩된 전하의 양을 측정하는 단계를 포함하는 것을 특징으로 하는 테스트 웨이퍼를 이용한 플라즈마 데미지 측정 방법.
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