CN105144360B - 用于监视半导体制作的方法及设备 - Google Patents

Abstract

本发明涉及一种用于对半导体制作进行过程监视的半导体芯片，其具有多个阵列，所述多个阵列具有多个二极管，每一二极管形成于所述芯片中，每一二极管与具有至少一个水平互连件(410)的堆叠相关联，所述堆叠与所述二极管串联连接以形成二极管堆叠组合，其中所述水平互连件具有经自对准硅化多晶硅互连件，所述经自对准硅化多晶硅互连件包括互补经掺杂多晶硅区段(412、414)以形成经反向偏置二极管。

Description

用于监视半导体制作的方法及设备

技术领域

本发明一般来说涉及监视其产品囊括各种技术领域中的无数应用的集成电路的半导体制作的过程的领域。

背景技术

集成电路的半导体制作不断向无数技术领域供应至关重要的设备。集成电路不断变得日益复杂且密集地填充有组件。因此，制造这些集成电路变得更困难。集成电路制造者花费相当大的精力来增加制作过程的合格率以及增加其输出的可靠性。在大规模及超大规模集成电路的制造期间所采用的金属互连系统与这些产品的合格率及可靠性尤其有关系。

在形成基于半导体的集成电路的过程期间，将各种半导体、金属、绝缘体及其它材料层彼此上下成层地沉积及图案化。掩模用于控制过程且经图案化以形成电路元件之间的连接。这些连接本质上可为水平或垂直的。通过称为通孔的垂直连接将水平互连层接合在一起。可在金属层之间或从金属层到半导体层形成这些连接，在此情形中通常将所述连接称为触点。在下文，所有垂直互连件将被称为通孔。

现代集成电路的复杂性由于电路的进一步小型化且还由于这些系统及电路中所包含的元件的数目的增加而一直在增加。随着电路变得更复杂，连接日益增加数目个电路元件需要更多层。所述增加数目个层也可增加水平互连导线的数目，此可添加寄生电阻。为改进导线电阻，水平互连导线可由其顶部上形成硅化物层的多晶硅制成。多晶硅上的硅化物形成经自对准硅化多晶硅且用于最小化寄生电阻且已知将用于MOSFET装置中的栅极结构(所谓的多晶硅栅极)，在源极-漏极连接上或作为局部互连。其提供与硅的低电阻、良好过程兼容性及与其它材料的良好接触性质。其可容易地进行干式蚀刻且提供很少或不提供电迁移。

然而，除其它之外，集成电路的制造中的误差还可由硅化物层的有故障或不恰当形成造成，此可使水平导线上的电流降级或致使组件失效。此外，不恰当硅化物层可能并不致使芯片立即出故障，而是可在现场随时间而降级，从而形成可靠性问题。

半导体制造商可通过使用含有水平及垂直互连件的大链的测试结构而增加过程生产可靠且一致互连件的能力。此结构通常在过程开发阶段期间使用且辅助过程工程师评估互连系统的稳健性。在初始过程开发工作之后，使用集成电路而非测试结构来通过例如测试合格率及可靠性实验的度量而监视过程技术的健全情况。使用大集成电路来监视过程的健全情况可能成问题。当产品未通过测试程序时，由于装置的剪切复杂性而很难以确定故障的确切位置及根本原因。使用由水平金属及垂直通孔组成的链的测试结构的过程可为不实际的，这是因为其未查明互连系统中的哪一特定元件造成了所述故障。

使得通孔及水平互连件制造过程较稳健的一种解决方案为设计通孔二维阵列，其中可通过解码方案测试个别通孔，所述解码方案利用晶体管作为开关来接通及关断待测试的连接路径。然而，晶体管占据显著量的硅面积以便限制可在测试结构内放置多少通孔及水平互连件。此外，准确地测量实际通孔及水平互连件电阻可必需显著量的电流。晶体管在其可载运的电流上为相对有限的。因此，需要一种用于在半导体制造过程中监视互连系统、特定来说监视用于互连目的的自对准硅化物工艺的经改进过程。

发明内容

根据一实施例，一种用于对半导体制作进行过程监视的半导体芯片，其具有多个阵列，所述多个阵列进一步包括：多个二极管，每一所述二极管形成于所述芯片中，每一所述二极管与包括至少一个水平互连件的堆叠相关联，所述堆叠与所述二极管串联连接以形成二极管堆叠组合，其中所述水平互连件包括经自对准硅化多晶硅互连件，所述经自对准硅化多晶硅互连件包括互补经掺杂多晶硅区段以形成经反向偏置二极管。

根据又一实施例，硅化物层可形成于所述互补经掺杂多晶硅的顶部上。根据又一实施例，所述硅化物层可为TiS₂、CoSi₂、NiSi或WSi₂。根据又一实施例，所述经自对准硅化多晶硅可由布置于所述硅化物层的顶部上的第一通孔及第二通孔接触，其中所述第一通孔位于p+掺杂多晶硅区段上方且所述第二通孔位于n+掺杂多晶硅区段上方。根据又一实施例，所述堆叠进一步包括至少一个垂直互连件，所述至少一个垂直互连件包括多个通孔及金属导线。

根据另一实施例，一种测试系统可包括如上文所描述的半导体，且进一步包括：多个控制机构，其用于寻址所述二极管，其中所述控制机构包括：用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个列的装置，其连接在所述二极管堆叠组合的第一端处；及用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个行的装置，其连接在所述二极管堆叠组合的第二端处。

根据上述系统的又一实施例，所述控制机构可为反相器。根据又一实施例，所述二极管可为通过到布置于p型衬底内的n型阱中的第一p型半导体沉积而形成，所述芯片进一步包括用于每一所述二极管的多个电连接，所述多个电连接包括第二p型半导体到所述p型衬底中的沉积；且所述阵列可进一步包括由所述电连接、所述p型衬底、所述n型阱及所述第一p型半导体沉积构成的多个p-n-p寄生晶体管。根据所述系统的又一实施例，所述寄生晶体管可与所述二极管共享物理位置，且所述寄生晶体管与所述二极管并联连接。根据所述系统的又一实施例，多个p型半导体区可邻近于每一所述二极管而沉积，所述p型半导体区连接到晶体管的邻近于所述芯片的所述衬底中的所述二极管的端子。根据所述系统的又一实施例，邻近于所述阵列中的每一二极管的所述p型半导体区可连接在一起。根据所述系统的又一实施例，所述p型半导体区可连接到第一电压，所述电压具有比可施加到二极管堆叠组合的列的所述高电压低的电位。

根据另一实施例，一种用于对半导体制作进行过程监视的系统可包括半导体芯片，所述半导体芯片进一步包括：多个阵列，其进一步包括：多个二极管，每一二极管形成于所述芯片中，每一所述二极管与包括至少一个金属触点及至少一个水平互连件的堆叠相关联，其中所述水平互连件包括经自对准硅化多晶硅互连件，所述经自对准硅化多晶硅互连件包括互补经掺杂多晶硅区段以形成经反向偏置二极管，所述堆叠与所述二极管串联连接以形成二极管堆叠组合；多个控制机构，其用于寻址所述二极管，其中所述控制机构包括：用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个列的装置，其连接在所述二极管堆叠组合的第一端处；用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个行的装置，其连接在所述二极管堆叠组合的第二端处，且其中所述装置进一步可操作以测量穿过所述二极管堆叠组合的电流。

根据上述系统的又一实施例，所述堆叠可进一步包括至少一个垂直互连件，所述至少一个垂直互连件包括多个通孔及金属导线。根据上述系统的又一实施例，所述控制机构可为反相器。根据上述系统的又一实施例，所述二极管可由所述半导体芯片内的p-n过渡面形成，所述p-n过渡面由n型阱中的第一p型半导体区域形成，其中所述n型阱布置于p型衬底中；所述芯片可进一步包括用于每一所述二极管的多个电连接，所述多个电连接包括第二p型半导体到所述p型衬底中的沉积；且所述阵列可进一步包括由所述电连接、所述p型衬底、所述n型阱及所述第一p型半导体沉积构成的多个p-n-p寄生晶体管。根据上述系统的又一实施例，所述寄生晶体管可与所述二极管共享物理位置，且所述寄生晶体管与所述二极管并联连接。根据上述系统的又一实施例，所述半导体芯片可进一步包括邻近于每一所述二极管而布置的多个p型半导体区，所述p型半导体区连接到晶体管的邻近于所述芯片的所述衬底中的所述二极管的端子。根据上述系统的又一实施例，邻近于所述阵列中的每一二极管的所述p型半导体区可连接在一起。根据上述系统的又一实施例，所述p型半导体区可连接到第一电压，所述电压具有比可施加到二极管与堆叠组合的列的所述高电压低的电位。

附图说明

为更全面地理解本发明及其优点，现在参考连同附图一起进行的以下说明，附图中：

图1：监视过程的概述

图2：现有技术-通孔链测试

图3：测试芯片

图4A到4B：二极管及相关联堆叠的横截面

图5：二极管及相关联堆叠的横截面的侧视图

图6：二极管布置的等效电路

图7：测试器与芯片接口装置

图8：寄生双极晶体管

图9：展示堆叠、经共掺杂及经自对准硅化多晶硅、二极管及晶体管的等效电路

具体实施方式

图1展示一般过程，借此根据各种实施例，可通过测试垂直互连件与金属触点的堆叠来监视半导体制造过程。待监视或评估的半导体制造过程101形成含有多个芯片103的晶片102。在本发明的一个实施例中，每一芯片含有布置成可寻址阵列的多个二极管。每一二极管可具有垂直互连件与金属触点的相关联堆叠。通过探测测试器104来测试每一芯片以找出不满足规范的堆叠的位置及测量。在一个实施例中，使用可并行测试十个不同芯片的测试器104。在一个实施例中，同时测试十个芯片。在一个实施例中，同时测试每一芯片上的相同堆叠。测试器104产生例如针对所测量异常105的数据集的信息，其含有测量以及测量的位置。异常为晶片上断开的互连件的电流测量或相关联电阻计算值，此意味着未测量到电流或测量到不满足特定准则的电流测量。测试器104也可产生详述所进行的测试的参数信息106。通过分析由测试器传回的测量，可检测制造过程中的可能问题。

图2展示用于通过形成芯片监视半导体制造过程的现有技术，所述芯片包括一起连接成链201的一系列组件以便在芯片的特定区域上含有多个通孔。在两个不同层202、203之间形成连接。所述层可由金属或半导体制成。两个层的互连形成通孔204。因此，在所述链内含有大量通孔以覆盖芯片的区域。为测试通孔，在于链的顶部205与链的底部206之间施加电位之后测量流动穿过所述链的电流。出故障通孔将致使流动穿过所述链的电流下降。

图3展示在一个实施例中，借助以栅格对准的多个二极管及垂直互连件与金属触点的相关联堆叠构建每一芯片。通过下文所描述的沉积过程来布局二极管301。二极管301连接到垂直互连件与金属触点的堆叠302，从而形成组合303。堆叠302可包括垂直互连件与金属触点的数个层级。堆叠302内所含有的第一触点304用于将堆叠302及因此组合303连接到二极管与堆叠组合303的相同列306中的其它堆叠及二极管。堆叠内所含有的第二触点305可包括可不用于芯片内的连接功能而是出于测试目的存在的垂直互连件与金属触点的各种其它层级。二极管的阳极307通过触点层连接到相同行308中的其它二极管301的阳极307。衬底触点310也连接由布置于N-阱312(其本身布置于P+衬底313中)中的P+触点311的串联组合形成的寄生晶体管。触点层314用作衬底连接以及寄生PNP晶体管的射极两者。

在一个实施例中，二极管与堆叠组合303包括可寻址二极管只读存储器阵列。在一个实施例中，所述芯片由9,216个唯一可寻址二极管与堆叠组合303构成。每一组合303的物理位置为已知的或可通过知晓用于测试组合303的测试、测试器及地址来确定。可使用其它物理布局，只要可找出个别二极管及相关堆叠的物理位置即可。

图4展示二极管及相关联堆叠的横截面。为形成二极管，将p⁺区401沉积到N-阱402中。此布置形成二极管的p-n结的基本结构。N-阱402本身可布置于p⁺衬底405中。在此二极管上方沉积各种连接层，可能包含各种触点、通孔及金属互连件。举例来说，图4展示连接二极管与包括导线425的第一金属层的触点420。所述第一金属层也可包括通过通孔403及水平互连导线410与导线425耦合的另一导线425’。为改进水平互连件410的电阻，互连导线410包括经自对准硅化多晶硅导线412/414，其包括在顶部上形成硅化物层416的多晶硅区段412及414。所述硅化物层可为TiS₂、CoSi₂、NiSi、WSi₂或任何其它适合材料。

根据各种实施例，多晶硅导线部分由两个经不同掺杂多晶硅区段412及414形成。区段414为p+掺杂，而区段412为n+掺杂。这些区段将水平多晶硅导线划分成大致相等长度的两个区段，如图4中所展示。然而，根据其它实施例，这些区段不需要具有相等长度而是仅必须经定尺寸为在硅化物层416下方形成二极管。因此，区段412及414为互补经掺杂多晶硅以在多晶硅互连件410内形成经反向偏置二极管。如果经恰当形成，那么硅化物层416使此二极管短路。因此，如果硅化物层416经不恰当形成，那么二极管412/414仅变为作用的。通孔403连接垂直堆叠403/404与水平多晶硅导线410，其中堆叠连接通孔403位于n+掺杂区段412上方。第二通孔位于p+掺杂区段414上方以连接多晶硅导线410与金属层425。因此，假如硅化物层416经不恰当形成，那么与常规经均匀掺杂多晶硅层(如果上覆硅化物层经不恰当形成，那么其将仅具有减小的电阻)相比，两个区段412及414形成经反向偏置二极管且强制开路。在硅化物层416经不恰当形成时，由经反向偏置二极管造成的开路可由相应测试机器容易地检测。重要地，关于电流流动，由412及414形成的二极管与由401及402形成的解码二极管为沿相反方向。所属领域的技术人员将认识到，这些二极管两者可经反转且仍根据本发明的既定功能而工作。

在一个实施例中，由各种层形成的连接403与404的堆叠可用于监视互连层的制造过程。在一个实施例中，堆叠可仅包含通孔403及金属导线425’或可甚至仅包含单个连接通孔或金属触点。因此，在n+掺杂区上方与硅化物层416耦合的连接结构可具有各种形式且对于测试结构410本身并非为关键的。

如图4中所展示，根据其它实施例，堆叠403/404包括多个导线404及连接通孔403，且通过水平互连件410及充当用于二极管的阴极的端子的触点420连接到二极管401/402。在一个实施例中，通过将N-阱402沉积到P-阱405衬底中，还形成寄生PNP双极晶体管。为接达此晶体管的功能性，可将额外P+区406沉积到衬底405中以便提供来自衬底405的连接。也如用虚线所展示，在一些实施例中，场氧化物区430可进一步将各种作用区彼此分离。

图5展示从图3旋转九十度的二极管及相关联堆叠的横截面。将多个N+区501沉积到N-阱402中以便形成到二极管的阳极的连接。每一二极管与堆叠组合上的N+区501可连接到相同二极管行内的其它组合。另外，可跨越相同二极管行共享N-阱402。

图4B展示描绘具有经共掺杂多晶硅区段412及414的水平互连区段410的另一更详细俯视图。图6展示本发明的一个实施例中的二极管的布置的电路。为将二极管作为阵列来寻址，二极管601已经布局且连接为具有若干列及行的二维阵列。对应于每一二极管的为在图6的左侧上指示的垂直互连件与金属触点的堆叠602，包含覆盖有硅化物层416的多晶硅二极管412/414。在一个实施例中，多个反相器603在阴极处连接到每一二极管列且充当用于选择哪一列含有将进行测试的二极管及相关联堆叠的控制机构。多个反相器604在阳极处连接到每一二极管行且充当用于选择哪一行含有将进行测试的二极管及相关联堆叠的控制机构。电压源605连接到列反相器603，且电压汇606连接到行反相器604。在一个实施例中，电压源605为4伏特，且电压汇606为1伏特。每一列反相器603也具有用于选择反相器将路由电压源605还是改为选择低电压607的输入。在一个实施例中，低电压为接地。每一行反相器604也具有用于选择反相器将路由电压汇606还是改为选择高电压608的输入。在一个实施例中，高电压为5伏特。垂直互连件与触点的堆叠602与列选择器反相器603及二极管601串联。

图7展示测试器104将借以接达芯片103以进行测试的构件。在一个实施例中，所述测试器具有十个单独测试头701，每一测试头能够与其它测试头701并行地测试芯片103。每一测试头701可通过一系列引脚来接达芯片103。多个列地址位702到710可用于寻址待测试的堆叠的列。多个行地址位711到715可用于寻址待测试的堆叠的行。高电压引脚716可用于将电力提供到芯片以及将电压提供到对应于不受测试的堆叠的二极管的阳极。低电压引脚717可用于将接地提供到芯片103以及将电压提供到对应于不受测试的堆叠的二极管的阴极。电压源引脚718可用于在受测试二极管与堆叠组合的阴极侧上提供正电压。电压汇引脚719可用于在受测试二极管与堆叠组合的阳极侧上提供相对小于电压源的电压。芯片启用引脚720可用于启用或停用电流的测量。测试头701可通过检查到电压源引脚718中的电流流动来测量电流。

在图8中，如图4A中所详细展示的整个堆叠由参考符号802表示。图8展示包括将二极管布置到P+衬底中、形成双极结晶体管(此允许更多电流流动穿过堆叠)的增强实施例。堆叠电阻计算的分辨率随着可流动穿过堆叠的电流量而增加。二极管与堆叠为串联连接，且因此二极管充当可流动穿过堆叠的电流量的限制因素。

如果通过将P+区401沉积到N-阱402中而形成的二极管本身布置于P+衬底405中，那么形成PNP晶体管801。可通过利用此晶体管来增加能够流动穿过堆叠802的电流。如图4中所展示，添加第二P+区406以通过晶体管的集极端子805来接达所述晶体管。在一个实施例中，第二P+区连接到其它二极管与堆叠组合上的其它P+区。在一个实施例中，第二P+区连接到接地。形成二极管的第一P+区401将堆叠802连接到晶体管的射极端子803。N-阱402将二极管的阳极连接到晶体管基极端子804。

图9示范这些元件的等效电路。通孔堆叠901与经共掺杂及经自对准硅化多晶硅互连件410及二极管902与寄生晶体管903的组合串联连接，二极管902与寄生晶体管903为并联连接。从二极管902到晶体管903的基极中的少量电流的流动激活晶体管903的正向模式，从而致使电流流动穿过晶体管。结果为较多电流可流动穿过堆叠901。只要硅化物层416为完整无损的，结构410即充当低电阻导线互连件。只有当硅化物层416经不恰当形成(举例来说，包括间隙或经断裂)时，结构410才充当阻止任何电流流动的经反向偏置二极管。

可类似于在受让于申请人的美国专利US8,072,233及US7,919,973中所描述的方法来执行根据各种实施例测量穿过垂直互连件与金属触点的堆叠的电流的芯片操作，所述美国专利特此以引用的方式并入。

Claims (13)

1.一种用于对半导体制作进行过程监视的半导体芯片，其包括：

多个阵列，其进一步包括：

多个二极管，每一所述二极管形成于衬底中，每一所述二极管与包括至少一个水平互连件的堆叠相关联，所述堆叠与所述二极管串联连接以形成二极管堆叠组合，

其特征在于，所述水平互连件包括经自对准硅化多晶硅互连件，所述经自对准硅化多晶硅互连件包括互补经掺杂多晶硅区段以形成相对于所述二极管的经反向偏置二极管。

2.根据权利要求1所述的半导体芯片，其中硅化物层形成于所述互补经掺杂多晶硅的顶部上。

3.根据权利要求2所述的半导体芯片，其中所述硅化物层为TiSi₂、CoSi₂、NiSi或WSi₂。

4.根据权利要求2所述的半导体芯片，其中所述经自对准硅化多晶硅由布置于所述硅化物层的顶部上的第一通孔及第二通孔接触，其中所述第一通孔位于p+掺杂多晶硅区段上方且所述第二通孔位于n+掺杂多晶硅区段上方。

5.根据权利要求1所述的半导体芯片，其中所述堆叠进一步包括至少一个垂直互连件，所述至少一个垂直互连件包括多个通孔及金属导线。

6.一种测试系统，其包括前述任一权利要求所述的半导体芯片，且所述测试系统进一步包括：

多个控制机构，其用于寻址所述二极管，其中所述控制机构包括：

用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个列的装置，其连接在所述二极管堆叠组合的第一端处；及

用于将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个行的装置，其连接在所述二极管堆叠组合的第二端处。

7.根据权利要求6所述的系统，其中所述控制机构为反相器。

8.根据权利要求6或7所述的系统，其中所述二极管是通过到布置于p型衬底内的n型阱中的第一p型半导体沉积而形成，

所述芯片进一步包括用于每一所述二极管的多个电连接，所述多个电连接通过第二p型半导体到所述p型衬底中的沉积形成；且

所述阵列进一步包括由所述电连接、所述p型衬底、所述n型阱及所述第一p型半导体沉积构成的多个p-n-p寄生晶体管。

9.根据权利要求8所述的系统，其中所述寄生晶体管与所述二极管共享物理位置，且所述寄生晶体管与所述二极管并联连接。

10.根据权利要求6或7所述的系统，其中多个p型半导体区邻近于每一所述二极管而沉积，所述p型半导体区连接到晶体管的邻近于所述芯片的所述衬底中的所述二极管的端子。

11.根据权利要求10所述的系统，其中邻近于所述阵列中的每一二极管的所述p型半导体区连接在一起。

12.根据权利要求10所述的系统，其中所述p型半导体区连接到第一电压，所述第一电压具有比可施加到二极管堆叠组合的列的所述高电压低的电位。

13.一种用于使用前述权利要求6-12中的任一权利要求所述的测试系统对半导体制作进行过程监视的方法，其包括：

将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个列，所述多个列在所述二极管堆叠组合的第一端处连接；

将相对高或低电压施加到所述阵列中的所述二极管堆叠组合的多个行，所述多个行在所述二极管堆叠组合的第二端处连接，且

测量穿过所述二极管堆叠组合的电流。