KR20150132442A - 반도체 제조를 모니터링하기 위한 방법 및 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000012544 monitoring process Methods 0.000 title claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 230000008569 process Effects 0.000 claims abstract description 18
- 238000003491 array Methods 0.000 claims abstract description 11
- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 238000012360 testing method Methods 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 21
- 230000003071 parasitic effect Effects 0.000 claims description 20
- 230000007246 mechanism Effects 0.000 claims description 13
- 238000000429 assembly Methods 0.000 claims description 12
- 230000000712 assembly Effects 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 11
- 229910019001 CoSi Inorganic materials 0.000 claims description 3
- 229910005883 NiSi Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 206010010144 Completed suicide Diseases 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011165 process development Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 238000010420 art technique Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 230000003862 health status Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
반도체 제조의 프로세스 모니터링을 위한 반도체 칩은 복수의 다이오드들을 갖는 복수의 어레이들을 구비하고, 각각의 다이오드는 상기 칩 내에 형성되고, 각각의 다이오드는 적어도 하나의 수평 상호연결부(410)를 갖는 스택과 연관되고, 상기 스택과 상기 다이오드는 직렬로 연결되어 다이오드 스택 결합체를 형성하고, 여기서 상기 수평 상호연결부는 역 바이어스된 다이오드를 형성하기 위해 상보적인 도핑 폴리실리콘 섹션들(412, 414)을 포함하는 샐리사이디드 폴리실리콘 상호연결부를 구비한다.
Description
본 발명은 일반적으로 집적 회로의 반도체 제조의 프로세스를 모니터링하는 분야에 관한 것으로, 그의 제품들은 다양한 기술 분야에서 수많은 애플리케이션을 포함한다.
집적 회로들의 반도체 제조는 계속적으로 수많은 기술 분야들에 중요한 장비를 공급한다. 집적 회로들은 계속해서 복잡도가 증가하고 있고 구성요소들로 조밀하게 채워지고 있다. 따라서, 이 집적 회로들을 제조하는 것은 더 어렵게 된다. 집적 회로의 제조자는 제조 공정의 수율을 증가시킬 뿐만 아니라 그것의 생산의 신뢰도를 증가시키는데에도 상당한 노력을 들인다. 큰 그리고 매우 큰 규모의 집적 회로를 제조하는 동안 사용되는 금속 상호연결 시스템은 이 제품들의 수율과 신뢰도에 특히 관계된다.
반도체-기반 집적 회로를 생성하는 공정 동안, 다양한 층들의 반도체들, 금속들, 절연체들, 및 다른 재료들이 서로의 상부에 층으로 증착되고 패턴화된다. 공정을 제어하는데에는 마스크가 사용되고, 마스크는 회로 요소들 사이의 연결들을 생성하도록 패턴화된다. 이 연결들은 실제로 수평 연결이거나 수직 연결일 수 있다. 수평 상호연결 층들은 비어(via)들이라 불리는 수직 연결부들에 의해 서로 결합된다. 이 연결부들은 금속 층들 사이에 또는 금속 층으로부터 반도체 층으로 만들어질 수 있으며, 이 경우에 연결부는 일반적으로 접촉부라 칭해진다. 이하에서는 모든 수직 상호연결부들을 비어라고 칭할 것이다.
현대 집적 회로의 복잡도는 회로의 소형화뿐만 아니라 이 시스템 및 회로에 포함되는 요소들의 개수의 증가로 인해 증가하여 왔다. 회로가 더욱 복잡해짐에 따라, 계속 증가하는 다수의 회로 요소들을 연결하기 위해서 더 많은 층들이 필요하다. 증가하는 개수의 층들은 또한 수평 상호연결 배선들의 수를 증가시킬 수 있으며, 이는 기생 저항을 부가할 수 있다. 배선 저항을 개선하기 위해 수평 상호연결 배선이 폴리실리콘으로부터 만들어질 수 있으며, 이 폴리실리콘 최상부(top)에는 실리사이드 층이 형성된다. 폴리실리콘 상의(on) 실리사이드는 샐리사이디드(salicided) 폴리실리콘을 형성하고 기생 저항을 최소화하는데 사용되고, 그리고 MOSFET 디바이스의 게이트 구조(이른바 폴리사이드 게이트)에 사용되거나 소스-드레인 연결에 사용되거나 또는 로컬 상호연결로서 사용되는 것으로 알려져 있다. 그것은 낮은 저항, 실리콘과의 양호한 프로세스 호환성, 및 다른 재료들과의 양호한 접촉 특성들을 제공한다. 그것은 용이하게 드라이 에칭될 수 있고 일렉트로마이그레이션(electromigration)을 거의 또는 전혀 제공하지 않는다.
하지만, 집적 회로를 제조함에 있어서의 에러는 그 중에서도 특히 실리사이드 층의 결함 또는 부적절한 형성에 의해 발생될 수 있고, 실리사이드 층의 결함 또는 부적절한 형성은 수평 배선에 전기의 흐름을 저하시킬 수 있거나 구성요소가 제대로 기능하지 않게 할 수 있다. 또한, 부적절한 실리사이드 층은 칩을 바로 고장(fail)나게 하지 않고 시간이 지남에 따라 필드에서 저하될 수 있는데, 이는 신뢰성 문제를 일으킨다.
반도체 제조자는 프로세스의 기능을 증가시켜, 큰 일련의 수평 및 수직 상호연결들을 포함하는 테스트 구조를 이용함으로써 신뢰성 있고 일관성 있는 상호연결을 생성할 수 있다. 이 구조는 전형적으로 프로세스 개발 단계 동안에 이용되고, 그리고 프로세스 엔지니어들이 상호연결 시스템의 강인함을 평가하는데 도움을 준다. 초기의 프로세스 개발 작업 이후에, 테스트 수율과 신뢰도 실험과 같은 측정 기준(metrics)으로 프로세스 기술의 건강 상태를 모니터링하는 데에는 테스트 구조보다는 오히려 집적 회로가 사용된다. 프로세스의 건강 상태를 모니터링하는데 큰 집적 회로를 이용하는 것은 문제가 될 수 있다. 제품이 테스트 프로그램을 고장나게 할 때에는, 디바이스의 전단(shear) 복잡도로 인해 고장의 정확한 위치 및 근원을 결정하기가 매우 어렵다. 일련의 수평 금속 및 수직 비어들로 이루어진 테스트 구조를 이용하는 프로세스는 상호연결 시스템의 어느 특정 요소가 고장을 초래했는지를 정확히 나타내지 않으므로 비실제적일 수 있다.
비어 및 수평 상호연결 제조 공정을 더욱 강인하게 하기 위한 하나의 해결책은 비어들의 2차원 어레이를 설계하는 것인데, 비어들의 2차원 어레이에서는, 테스트될 연결 경로들을 턴 온 및 턴 오프하기 위해 트랜지스터들을 스위치들로 사용하는 디코딩 방식을 통해 개개의 비어들을 테스트하는 것이 가능하다. 하지만, 트랜지스터들은 상당한 양의 실리콘 면적을 차지하여서 많은 비어들 및 수평 상호연결들이 테스트 구조에 배치될 수 있는 방법을 제한한다. 또한, 실제의 비어 및 수평 상호연결 저항을 정확하게 측정하는 데에는 상당한 양의 전류가 필요할 수 있다. 트랜지스터들은 자신이 운반할 수 있는 전류가 상대적으로 제한된다.
따라서, 반도체 제조 공정에서 상호연결 시스템을 모니터링하기 위해, 특히 상호연결을 위한 샐리사이드(salicide) 프로세스를 모니터링하기 위해서는 향상된 프로세스가 필요하다.
실시예에 따르면, 반도체 제조의 프로세스 모니터링을 위한 반도체 칩은 복수의 다이오드들을 포함하는 복수의 어레이들을 구비하고, 각각의 상기 다이오드는 상기 칩 내에 형성되고, 적어도 하나의 수평 상호연결부를 포함하는 스택과 연관되고, 상기 스택과 상기 다이오드는 직렬로 연결되어 다이오드 스택 결합체를 형성하고, 상기 수평 상호연결부는 역 바이어스된 다이오드를 형성하기 위해 상보적인 도핑 폴리실리콘 섹션들을 포함하는 샐리사이디드(salicided) 폴리실리콘 상호연결부를 포함한다.
추가 실시예에 따르면, 상기 상보적인 도핑 폴리실리콘 상부(top)에 실리사이드 층이 형성될 수 있다. 추가 실시예에 따르면, 상기 실리사이드 층은 TiS2, CoSi2, NiSi 또는 WSi2일 수 있다. 추가 실시예에 따르면, 상기 샐리사이디드 폴리실리콘은 상기 실리사이드 층 상부에 배치되는 제 1 비어(via) 및 제 2 비어에 의해 접촉될 수 있으며, 상기 제 1 비어는 p+ 도핑된 폴리실리콘 섹션 위에(above) 위치하고, 상기 제 2 비어는 n+ 도핑된 폴리실리콘 섹션 위에(above) 위치한다. 추가 실시예에 따르면, 상기 스택은 복수의 비어들 및 금속 배선들을 포함하는 적어도 하나의 수직 상호연결부를 더 포함한다.
또 하나의 실시예에 따르면, 위에 설명된 반도체를 포함할 수 있는 테스트 시스템은 상기 다이오드들을 어드레스하기 위한 복수의 제어 메커니즘들을 더 포함하고, 상기 제어 메커니즘들은, 상기 다이오드 스택 결합체의 제 1 엔드(end)에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 컬럼들에 인가하기 위한 디바이스; 및 상기 다이오드 스택 결합체의 제 2 엔드에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 로우(row)들에 인가하기 위한 디바이스를 포함한다.
상기 시스템의 추가 실시예에 따르면, 상기 제어 메커니즘들은 인버터들일 수 있다. 추가 실시예에 따르면, 상기 다이오드들은 p형 기판 내에 배치되는 n형 웰(well) 내에 제 1 p형 반도체를 증착(deposition)함으로써 형성될 수 있고, 상기 칩은 상기 p형 기판 내에 제 2 p형 반도체를 증착하는 것을 포함하는 각각의 상기 다이오드에 대한 복수의 전기 연결부들을 더 포함하고, 그리고 상기 어레이들은 상기 전기 연결부들, 상기 p형 기판, 상기 n형 웰, 및 상기 제 1 p형 반도체 증착들로 이루어진 복수의 p-n-p 기생 트랜지스터들을 더 포함할 수 있다. 상기 시스템의 추가 실시예에 따르면, 상기 기생 트랜지스터들은 상기 다이오드들과 물리적 위치를 공유할 수 있고, 상기 기생 트랜지스터들과 상기 다이오드들은 병렬로 연결된다. 상기 시스템의 추가 실시예에 따르면, 복수의 p형 반도체 영역들이 각각의 상기 다이오드에 인접하여 증착될 수 있고, 상기 p형 반도체 영역들은 상기 칩의 상기 기판 내의 상기 다이오드에 인접한 트랜지스터의 단자에 연결된다. 상기 시스템의 추가 실시예에 따르면, 상기 어레이 내의 각각의 다이오드에 인접하는 상기 p형 반도체 영역들은 서로 연결될 수 있다. 상기 시스템의 추가 실시예에 따르면, 상기 p형 반도체 영역들은 제 1 전압에 연결될 수 있고, 상기 제 1 전압은 다이오드 스택 결합체들의 컬럼에 인가될 수 있는 상기 높은 전압보다 낮은 전위를 갖는다.
또 하나의 실시예에 따르면, 반도체 제조의 프로세스 모니터링을 위한 시스템은 반도체 칩을 포함할 수 있고, 상기 반도체 칩은 복수의 어레이들을 포함하고, 상기 복수의 어레이들은, 복수의 다이오드들, 및 상기 다이오드들을 어드레스하기 위한 복수의 제어 메커니즘들을 포함하고, 각각의 상기 다이오드는 상기 칩 내에 형성되고, 각각의 상기 다이오드는 적어도 하나의 금속 접촉부 및 적어도 하나의 수평 상호연결부를 포함하는 스택과 연관되고, 상기 수평 상호연결부는 역 바이어스된 다이오드를 형성하기 위해 상보적인 도핑 폴리실리콘 섹션들을 포함하는 샐리사이디드 폴리실리콘 상호연결부를 포함하고, 상기 스택과 상기 다이오드는 직렬로 연결되어 다이오드 스택 결합체를 형성하고, 상기 제어 메커니즘들은, 상기 다이오드 스택 결합체의 제 1 엔드에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 컬럼들에 인가하기 위한 디바이스; 및 상기 다이오드 스택 결합체의 제 2 엔드에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 로우들에 인가하기 위한 디바이스를 포함하고, 상기 디바이스는 또한 상기 다이오드 스택 결합체를 통해 흐르는 전류를 측정하도록 동작 가능하다.
상기 시스템의 추가 실시예에 따르면, 상기 스택은 복수의 비어들 및 금속 배선들을 포함하는 적어도 하나의 수직 상호연결부를 더 포함할 수 있다. 상기 시스템의 추가 실시예에 따르면, 상기 제어 메커니즘들은 인버터들일 수 있다. 상기 시스템의 추가 실시예에 따르면, 상기 다이오드들은 n형 웰 내의 제 1 p형 반도체 영역에 의해 형성된 상기 반도체 칩 내의 p-n 천이에 의해 형성될 수 있고, 상기 n형 웰은 p형 기판 내에 배치되고, 상기 칩은 상기 p형 기판 내에 제 2 p형 반도체를 증착하는 것을 포함하는 각각의 상기 다이오드에 대한 복수의 전기 연결부들을 더 포함할 수 있고, 그리고 상기 어레이들은 상기 전기 연결부들, 상기 p형 기판, 상기 n형 웰, 및 상기 제 1 p형 반도체 증착들로 이루어진 복수의 p-n-p 기생 트랜지스터들을 더 포함할 수 있다. 상기 시스템의 추가 실시예에 따르면, 상기 기생 트랜지스터들은 상기 다이오드들과 물리적 위치를 공유할 수 있고, 상기 기생 트랜지스터들과 상기 다이오드들은 병렬로 연결된다. 상기 시스템의 추가 실시예에 따르면, 상기 반도체 칩은 각각의 상기 다이오드에 인접하여 배치되는 복수의 p형 반도체 영역들을 더 포함할 수 있고, 상기 p형 반도체 영역들은 상기 칩의 상기 기판 내에 있는 상기 다이오드에 인접한 트랜지스터의 단자에 연결된다. 상기 시스템의 추가 실시예에 따르면, 상기 어레이 내의 각각의 다이오드에 인접하는 상기 p형 반도체 영역들은 서로 연결될 수 있다. 상기 시스템의 추가 실시예에 따르면, 상기 p형 반도체 영역들은 제 1 전압에 연결될 수 있고, 상기 제 1 전압은 다이오드 및 스택 결합체들의 컬럼에 인가될 수 있는 상기 높은 전압보다 낮은 전위를 갖는다.
본 발명 및 본 발명의 이점은 이제 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있다.
도 1은 모니터링 공정의 개요를 도시한 도면이다.
도 2는 종래 기술의 비어 체인(Via Chain) 테스팅을 도시한 도면이다.
도 3은 테스트 칩을 도시한 도면이다.
도 4a 및 도 4b는 다이오드 및 관련 스택의 단면을 도시한 도면이다.
도 5는 다이오드 및 관련 스택의 단면의 측면을 도시한 도면이다.
도 6은 다이오드 배열의 등가 회로를 도시한 도면이다.
도 7은 테스터(tester) 및 칩 인터페이스 장치를 도시한 도면이다.
도 8은 기생 바이폴라 트랜지스터를 도시한 도면이다.
도 9는 스택, 공동 도핑된(co-doped) 그리고 샐리사이드된 폴리, 다이오드, 및 트랜지스터를 표시한 등가 회로를 도시한 도면이다.
도 1은 모니터링 공정의 개요를 도시한 도면이다.
도 2는 종래 기술의 비어 체인(Via Chain) 테스팅을 도시한 도면이다.
도 3은 테스트 칩을 도시한 도면이다.
도 4a 및 도 4b는 다이오드 및 관련 스택의 단면을 도시한 도면이다.
도 5는 다이오드 및 관련 스택의 단면의 측면을 도시한 도면이다.
도 6은 다이오드 배열의 등가 회로를 도시한 도면이다.
도 7은 테스터(tester) 및 칩 인터페이스 장치를 도시한 도면이다.
도 8은 기생 바이폴라 트랜지스터를 도시한 도면이다.
도 9는 스택, 공동 도핑된(co-doped) 그리고 샐리사이드된 폴리, 다이오드, 및 트랜지스터를 표시한 등가 회로를 도시한 도면이다.
도 1은 수직 상호연결들 및 금속 접촉들의 스택들을 테스트함으로써 다양한 실시예들에 따라서 반도체 제조 공정이 모니터링될 수 있는 일반적인 공정을 도시한다. 모니터링되거나 평가될 반도체 제조 공정(101)은 복수의 칩들(103)을 포함하는 웨이퍼(102)를 생성한다. 본 발명의 일 실시예에서, 각각의 칩은 어드레스 가능한 어레이로 배열되는 복수의 다이오드들을 포함한다. 각각의 다이오드는 수직 상호연결들 및 금속 접촉들의 관련 스택을 구비할 수 있다. 각 칩은 규격을 만족하지 않는 스택들의 위치 및 측정값을 알아내기 위해 프로빙 테스터(probing tester)(104)에 의해 테스트된다. 일 실시예에서, 병렬식으로 10개의 서로 다른 칩들을 테스트할 수 있는 테스터(104)가 사용된다. 일 실시예에서, 10개의 칩들은 동시에 테스트된다. 일 실시예에서는, 각 칩의 동일한 스택이 동시에 테스트된다. 테스터(104)는 측정값뿐만 아니라 측정의 위치를 포함하는 측정 변칙들(measured anomalies)(105)에 대한 데이터 세트들과 같은 정보를 산출한다. 상기 변칙들은 개방된 웨이퍼 상의(on) 상호 연결들의 전류 측정값들이거나 관련 저항 계산 값들이며, 이는 어떠한 전류도 측정되지 않았음을 의미하거나 소정 기준들을 충족하지 않는 전류 측정값들을 의미한다. 또한 테스터(104)는 실시되었던 테스트들을 열거(detailing)하는 파라미터 정보(106)를 제공할 수 있다. 테스터에 의해 반환된 측정값들을 분석함으로써, 제조 공정에서 가능한 문제점들이 검출될 수 있다.
도 2는 칩의 특정 영역에 걸친 다수의 비어들을 포함하기 위해, 체인(201)에서 서로 연결된 일련의 구성요소들을 포함하는 칩을 생성함에 의해 반도체 제조 공정을 모니터링하기 위한 종래 기술을 도시한다. 2개의 서로 다른 층들(202, 203) 사이에 연결들이 이루어진다. 상기 층들은 금속 또는 반도체로 이루어질 수 있다. 2개의 층들의 상호연결은 비어(204)를 형성한다. 결과적으로, 다수의 비어들이 칩의 영역을 담당(cover)하기 위해 체인에 포함된다. 비어들을 테스트하기 위해, 체인의 최상부(205)와 체인의 최하부(206) 사이에 전위(potential)를 인가한 후, 체인을 통해 흐르는 전류가 측정된다. 고장난 비어로 인해 체인을 통해 흐르는 전류는 드롭(drop)할 것이다.
도 3은 일 실시예에서, 그리드에 정렬된 복수의 다이오드들과 수직 상호연결들 및 금속 접촉들의 관련 스택들로 각각의 칩이 만들어짐을 보여준다. 다이오드(301)는 후술되는 증착 공정을 통해 레이아웃된다. 다이오드(301)는 수직 상호연결들 및 금속 접촉들의 스택(302)에 연결되어 결합체(303)를 형성한다. 스택(302)은 몇몇 레벨들의 수직 상호연결들 및 금속 접촉들을 포함할 수 있다. 스택(302)에 포함된 제 1 접촉부(304)는 스택(302) - 따라서 결합체(303) - 을 다이오드 및 스택 결합체들(303)의 동일한 컬럼(306)에 있는 다른 스택들과 다이오드들에 연결시키는 역할을 한다. 스택에 포함된 제 2 접촉부(305)는 다양한 다른 레벨들의 수직 상호연결들 및 금속 접촉들을 포함할 수 있으며, 이들은 칩 내에서 연결 기능을 제공할 수 없지만 테스트를 위해 존재한다. 다이오드의 양극(anode)(307)은 접촉 층을 통해, 동일한 행(row)(308)에 있는 다른 다이오드들(301)의 양극들(307)에 연결된다. 또한 기판 접촉부들(310)은 N-웰(Well)(312) 내에 배열된 P+ 접촉부(311)의 직렬 결합에 의해 형성된 기생 트랜지스터들을 연결하고, N-웰(Well)(312) 자체는 P+ 기판(313) 내에 배열된다. 접촉 층(314)은 기판 연결부의 역할뿐만 아니라 기생 PNP 트랜지스터의 이미터(emitter) 역할도 수행한다.
일 실시예에서, 다이오드 및 스택 결합체들(303)은 어드레스 가능한 다이오드 판독 전용 메모리 어레이를 포함한다. 일 실시예에서, 상기 칩은 9,216개의 고유한 어드레스 가능 다이오드 및 스택 결합체들(303)로 이루어진다. 각 결합체(303)의 물리적인 위치는 결합체(303)를 테스트하는데 사용되는 테스트, 테스터, 및 어드레스를 알고 있음으로써 알려지거나 결정될 수 있다. 개개의 다이오드 및 관련 스택의 물리적 위치가 발견될 수 있는 한, 다른 물리적 배치들이 사용될 수 있다.
도 4는 다이오드 및 관련 스택의 단면을 도시한다. 다이오드를 형성하기 위해 p+ 영역(401)이 N-웰(402) 내로 증착된다. 이 배열은 다이오드의 p-n 접합의 기본 구조를 형성한다. N-웰(402) 자체는 p+ 기판(405) 내에 배열될 수 있다. 이 다이오드 위(above)에는 가능하게는 다양한 접촉들, 비어들 및 금속 상호연결들을 포함하여, 다양한 층들의 연결부들이 증착된다. 예를 들면, 도 4는 배선(425)을 포함하는 제 1 금속 층과 다이오드를 연결하는 접촉부(420)를 도시한다. 제 1 금속 층은 또한, 비어들(403) 및 수평 상호연결 배선(410)을 통해 배선(425)과 결합하는 또 하나의 배선(425')을 포함할 수 있다. 수평 상호연결(410)의 저항을 개선하기 위해, 상호연결 배선(410)은 폴리실리콘 섹션들(412 및 414)을 포함하는 샐리사이디드 폴리실리콘 배선(412/414)을 포함하고, 폴리실리콘 섹션들(412 및 414) 상부에는 실리사이드 층(416)이 형성된다. 실리사이드 층은 TiS2, CoSi2, NiSi, WSi2 등의 임의의 다른 적합한 재료일 수 있다.
다양한 실시예들에 따르면, 폴리실리콘 배선 부분은 두 개의 서로 다르게 도핑된 폴리실리콘 섹션들(412 및 414)에 의해 형성된다. 섹션(414)은 p+ 도핑되고, 반면에 섹션(412)은 n+ 도핑된다. 도 4에 도시된 바와 같이, 이 섹션들은 수평 폴리실리콘 배선을 길이가 거의 같은 두 개의 섹션들로 분할한다. 하지만, 다른 실시예들에 따르면, 이 섹션들은 동일한 길이를 가질 필요가 없지만, 단지 실리사이드 층(416) 아래에(under) 다이오드를 형성하는 크기가 되어야 한다. 따라서, 섹션들(412 및 414)은 폴리 상호연결부(410) 내에 역 바이어스 다이오드를 형성하기 위한 상보적인 도핑 폴리실리콘이다. 실리사이드 층(416)이 적절히 형성되면 이 다이오드를 단락시킨다. 따라서, 실리사이드 층(416)이 부적절하게 형성되면, 다이오드(412/414)는 단지 활성화된다. 비어들(403)은 수직 스택(403/404)을 수평 폴리실리콘 배선(410)과 연결하고, 여기서 스택 연결 비어(403)는 n+ 도핑된 섹션(412) 위에(above) 위치한다. 제 2 비어는 p+ 도핑된 섹션(414) 위에 위치하여 폴리실리콘 배선(410)을 금속 층(425)과 연결한다. 따라서, 실리사이드 층(416)이 부적절하게 형성되는 경우, 두 개의 섹션들(412 및 414)은 역 바이어스 다이오드를 형성하여 회로를 강제로 개방하는데, 이것은 종래의 균일하게 도핑된 폴리실리콘 층과는 비교되는 것이며, 종래의 균일하게 도핑된 폴리실리콘 층은 위에 놓이는 실리사이드 층이 부적절하게 형성되면 단지 감소 저항을 가질 것이다. 실리사이드 층(416)이 부적절하게 형성될 때 역 바이어스 다이오드에 의해 발생된 개방 회로는 각각의 테스트 기계에 의해 쉽게 검출될 수 있다. 전류 흐름에 있어서는 두 개의 섹션들(412 및 414)에 의해 형성된 다이오드가 401 및 402에 의해 형성된 디코드 다이오드와는 반대 방향인 것이 중요하다. 이 기술 분야의 당업자라면 본 발명의 의도된 기능에 따라 이 다이오드들이 둘 다 반전되고 계속 동작할 수 있음을 인식할 것이다.
일 실시예에서, 다양한 층들에 의해 형성된 연결부들(403 및 404)의 스택은 상호연결 층들의 제조 공정을 모니터링하는데 사용될 수 있다. 일 실시예에서, 상기 스택은 비어(403) 및 금속 배선(425')만을 포함할 수 있거나, 또는 심지어 하나의 연결 비어 또는 금속 접촉부만을 포함할 수 있다. 따라서, n+ 도핑 영역 위의(above) 실리사이드 층(416)과 결합된 연결 구조는 다양한 형태들을 가질 수 있으며 테스트 구조(410) 자체에는 중요하지 않다.
도 4에 도시된 바와 같이, 다른 실시예에 따르면, 스택(403/404)은 다수의 배선들(404) 및 연결 비어들(403)을 포함하고, 수평 상호연결부(410) 및 접촉부(420)를 통해 다이오드(401/402)에 연결되며, 접촉부(420)는 다이오드의 음극용 단자의 역할을 한다. 일 실시예에서, N-웰(402)을 P-웰(405) 기판 내에 증착함으로써 기생 PNP 바이폴라 트랜지스터가 또한 생성된다. 이 트랜지스터의 기능에 액세스하기 위해 추가 P+ 영역(406)이 기판(405) 내에 증착되어 기판(405)으로부터의 연결을 제공할 수 있다. 또한, 점선으로 도시된 바와 같이 일부 실시예들에서는 추가로 필드 산화물 영역들(430)이 다양한 활성 영역들을 서로 분리시킬 수 있다.
도 5는 도 3으로부터 90도 회전된 다이오드 및 관련 스택의 단면을 도시한다. 복수의 N+ 영역들(501)은 다이오드의 양극으로 연결이 이루어지도록 N-웰(402) 내에 증착된다. 각각의 다이오드 및 스택 결합체의 N+ 영역들(501)은 다이오드의 동일한 행에 있는 다른 결합체들에 연결될 수 있다. 추가적으로, N-웰(402)은 다이오드들의 동일한 행에 걸쳐서 공유될 수 있다.
도 4b는 공동 도핑된(co-doped) 폴리실리콘 섹션들(412 및 414)을 갖는 수평 상호연결부(410)를 도시하는 또 하나의 보다 상세한 평면도를 보여준다. 도 6은 본 발명의 일 실시예의 다이오드들의 배열의 전기 회로를 도시한다. 다이오드들을 어레이로 어드레싱하도록 다이오드들(601)이 배치되었고, 다이오드들(601)은 열과 행을 갖는 2차원 어레이로서 연결된다. 실리사이드 층(416)으로 덮힌 폴리실리콘 다이오드(412/414)를 포함하는, 도 6의 좌측에 표시된 수직 상호연결들 및 금속 접촉들의 스택(602)이 각각의 다이오드에 대응한다. 일 실시예에서, 복수의 인버터들(603)은 다이오드 음극들의 각 컬럼에 연결되어, 테스트될 다이오드 및 관련 스택을 어느 컬럼이 포함하는지를 선택하기 위한 제어 메커니즘으로서 역할을 한다. 복수의 인버터들(604)은 다이오드 양극들의 각 행에 연결되어, 테스트될 다이오드 및 관련 스택을 어느 행이 포함하는지를 선택하기 위한 제어 메커니즘으로서 역할을 한다. 전압원(605)은 컬럼 인버터들(603)에 연결되고, 전압 싱크(606)는 로우(row) 인버터들(604)에 연결된다. 일 실시예에서, 전압원(605)은 4볼트이고, 전압 싱크(606)는 1볼트이다. 또한 각각의 컬럼 인버터(603)는 인버터가 전압원(605)의 경로를 정할지 아니면 대신에 낮은 전압(607)의 경로를 정할지 선택하기 위한 입력부들을 구비한다. 일 실시예에서, 상기 낮은 전압은 접지 전압이다. 또한 각각의 로우 인버터(604)는 인버터가 전압 싱크(606)의 경로를 정할지 아니면 대신에 높은 전압(608)의 경로를 정할지 선택하기 위한 입력부들을 구비한다. 일 실시예에서, 상기 높은 전압은 5볼트이다. 수직 상호연결들 및 접촉들의 스택(602)은 컬럼 선택기 인버터(603) 및 다이오드(601)와 직렬이다.
도 7은 테스터(104)가 테스트를 위해 칩(103)에 액세스하기 위한 수단을 도시한다. 일 실시예에서, 상기 테스터는 10개의 별도 테스트 헤드들(701)을 구비하고, 각각의 테스트 헤드는 다른 테스트 헤드들(701)과 병렬로 칩(103)을 테스트할 수 있다. 각각의 테스트 헤드(701)는 일련의 핀들을 통해 칩(103)에 액세스할 수 있다. 복수의 컬럼 어드레스 비트들(702-710)은 테스트될 스택의 컬럼을 어드레스하는데 사용될 수 있다. 복수의 로우(row) 어드레스 비트들(711-715)은 테스트될 스택의 행을 어드레스하는데 사용될 수 있다. 높은 전압 핀(716)은 칩에 전력을 공급하는데 사용될 수 있을 뿐만 아니라, 테스트 중이 아닌 스택들에 대응하는 다이오드들의 양극에 전압을 공급하는데에도 사용될 수 있다. 낮은 전압 핀(717)은 접지를 칩(103)에 제공하는데 사용될 수 있을 뿐만 아니라, 테스트 중이 아닌 스택들에 대응하는 다이오드들의 음극에 전압을 제공하는데에도 사용될 수 있다. 전압원 핀(718)은 테스트 중인 다이오드와 스택 결합체의 음극 측에 포지티브 전압을 제공하는데 사용될 수 있다. 전압 싱크 핀(719)은 전압원보다 상대적으로 작은 전압을 테스트 중인 다이오드와 스택 결합체의 양극 측에 제공하는데 사용될 수 있다. 칩 인에이블 핀(720)은 전류의 측정을 인에이블하거나 디스에이블하는데 사용될 수 있다. 전류는 전압원 핀(718)으로의 전류 흐름을 검사함으로써 테스트 헤드(701)에 의해 측정될 수 있다.
도 8에는, 도 4a에서 상세하게 도시된 전체 스택이 참조 기호 802로 표시되어 있다. 도 8은 P+ 기판 내에 다이오드를 배치하고 바이폴라 접합 트랜지스터를 형성하는 것을 포함하는 향상된 실시예를 도시하며, 바이폴라 접합 트랜지스터는 스택을 통해 더 많은 전류가 흐르게 할 수 있다. 스택 저항 계산의 분해능(resolution)은 스택을 통해 흐를 수 있는 전류의 양에 따라 증가한다. 상기 다이오드와 스택은 직렬로 연결되고, 결과적으로 다이오드는 스택을 통해 흐를 수 있는 전류의 양을 제한하는 요소로서의 역할을 한다.
P+ 영역(401)을 N-웰(402) 내에 증착함으로써 생성되는 다이오드 자체가 P+ 기판(405) 내에 배열되면, PNP 트랜지스터(801)가 형성된다. 이 트랜지스터를 사용함으로써, 스택(802)을 통해 흐를 수 있는 전류가 증가한다. 도 4에 도시된 바와 같이, 트랜지스터의 컬렉터 단자(805)를 통해 트랜지스터에 액세스하기 위해 제 2 P+ 영역들(406)이 추가된다. 일 실시예에서, 상기 제 2 P+ 영역들은 다른 다이오드 및 스택 결합체들의 다른 P+ 영역들에 연결된다. 일 실시예에서, 상기 제 2 P+ 영역들은 접지에 연결된다. 다이오드를 형성하는 제 1 P+ 영역(401)은 스택(802)을 트랜지스터의 이미터 단자(803)에 연결한다. N-웰(402)은 다이오드의 양극을 트랜지스터의 베이스 단자(804)에 연결한다.
도 9는 이 요소들의 등가 회로를 도시한다. 비어 스택(901)은 공동 도핑된 그리고 샐리사이드된 폴리실리콘 상호연결부(410), 및 다이오드(902) 및 기생 트랜지스터(903)의 결합체와 직렬로 연결되고, 다이오드(902)와 기생 트랜지스터(903)는 병렬로 연결된다. 다이오드(902)로부터 트랜지스터(903)의 베이스 내로 작은 양의 전류가 흐름으로 인하여 트랜지스터(903)의 순방향 모드가 활성화되어서 전류가 트랜지스터를 통해 흐르게 한다. 결과적으로, 더 많은 전류가 스택(901)을 통해 흐를 수 있다. 실리사이드 층(416)이 그대로 유지되는 한, 구조체(410)는 낮은 저항의 배선 상호연결부로서 기능한다. 실리사이드 층(410)이 부적절하게 형성될 때에만, 예를 들면 갭을 포함하거나 파손될 경우, 구조체(410)는 어떠한 전류 흐름도 방지하는 역 바이어스 다이오드로서 기능한다.
다양한 실시예에 따른, 수직 상호연결들 및 금속 접촉들의 스택을 통해 흐르는 전류를 측정하기 위한 칩의 동작은 출원인에게 양도된 미국 특허 제 US8,072,233 호 및 제 US7,919,973 호에 서술된 방법들과 유사하게 수행될 수 있으며, 이 미국 특허들은 본 출원에 참조로 통합된다.
Claims (20)
- 반도체 제조의 프로세스 모니터링을 위한 반도체 칩으로서,
복수의 다이오드들을 포함하는 복수의 어레이들을 포함하고,
각각의 상기 다이오드는 상기 칩 내에 형성되고, 적어도 하나의 수평 상호연결부를 포함하는 스택과 연관되고,
상기 스택과 상기 다이오드는 직렬로 연결되어 다이오드 스택 결합체를 형성하고,
상기 수평 상호연결부는 역 바이어스된 다이오드를 형성하기 위해 상보적인 도핑 폴리실리콘 섹션들을 포함하는 샐리사이디드(salicided) 폴리실리콘 상호연결부를 포함하는, 반도체 칩. - 제 1 항에 있어서,
상기 상보적인 도핑 폴리실리콘 상부(top)에 실리사이드 층이 형성되는, 반도체 칩. - 제 2 항에 있어서,
상기 실리사이드 층은 TiS2, CoSi2, NiSi 또는 WSi2인, 반도체 칩. - 제 2 항에 있어서,
상기 샐리사이디드 폴리실리콘은 상기 실리사이드 층 상부에 배치되는 제 1 비어(via) 및 제 2 비어에 의해 접촉되고,
상기 제 1 비어는 p+ 도핑된 폴리실리콘 섹션 위에(above) 위치하고, 상기 제 2 비어는 n+ 도핑된 폴리실리콘 섹션 위에(above) 위치하는, 반도체 칩. - 제 1 항에 있어서,
상기 스택은 복수의 비어들 및 금속 배선들을 포함하는 적어도 하나의 수직 상호연결부를 더 포함하는, 반도체 칩. - 제 1 항에 따른 반도체를 포함하는 테스트 시스템으로서,
상기 다이오드들을 어드레스하기 위한 복수의 제어 메커니즘들을 더 포함하고,
상기 제어 메커니즘들은,
상기 다이오드 스택 결합체의 제 1 엔드(end)에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 컬럼들에 인가하기 위한 디바이스; 및
상기 다이오드 스택 결합체의 제 2 엔드에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 로우(row)들에 인가하기 위한 디바이스를 포함하는, 테스트 시스템. - 제 6 항에 있어서,
상기 제어 메커니즘들은 인버터들인, 시스템. - 제 6 항에 있어서,
상기 다이오드들은 p형 기판 내에 배치되는 n형 웰(well) 내에 제 1 p형 반도체를 증착(deposition)함으로써 형성되고,
상기 칩은 상기 p형 기판 내에 제 2 p형 반도체를 증착하는 것을 포함하는 각각의 상기 다이오드에 대한 복수의 전기 연결부들을 더 포함하고, 그리고
상기 어레이들은 상기 전기 연결부들, 상기 p형 기판, 상기 n형 웰, 및 상기 제 1 p형 반도체 증착들로 이루어진 복수의 p-n-p 기생 트랜지스터들을 더 포함하는, 시스템. - 제 8 항에 있어서,
상기 기생 트랜지스터들은 상기 다이오드들과 물리적 위치를 공유하고, 상기 기생 트랜지스터들과 상기 다이오드들은 병렬로 연결되는, 시스템. - 제 6 항에 있어서,
복수의 p형 반도체 영역들이 각각의 상기 다이오드에 인접하여 증착되고, 상기 p형 반도체 영역들은 상기 칩의 상기 기판 내의 상기 다이오드에 인접한 트랜지스터의 단자에 연결되는, 시스템. - 제 10 항에 있어서,
상기 어레이 내의 각각의 다이오드에 인접하는 상기 p형 반도체 영역들은 서로 연결되는, 시스템. - 제 10 항에 있어서,
상기 p형 반도체 영역들은 제 1 전압에 연결되고, 상기 제 1 전압은 다이오드 스택 결합체들의 컬럼에 인가될 수 있는 상기 높은 전압보다 낮은 전위를 갖는, 시스템. - 반도체 제조의 프로세스 모니터링을 위한 시스템으로서,
반도체 칩을 포함하고,
상기 반도체 칩은 복수의 어레이들을 포함하고,
상기 복수의 어레이들은, 복수의 다이오드들, 및 상기 다이오드들을 어드레스하기 위한 복수의 제어 메커니즘들을 포함하고,
각각의 상기 다이오드는 상기 칩 내에 형성되고, 각각의 상기 다이오드는 적어도 하나의 금속 접촉부 및 적어도 하나의 수평 상호연결부를 포함하는 스택과 연관되고, 상기 수평 상호연결부는 역 바이어스된 다이오드를 형성하기 위해 상보적인 도핑 폴리실리콘 섹션들을 포함하는 샐리사이디드 폴리실리콘 상호연결부를 포함하고, 상기 스택과 상기 다이오드는 직렬로 연결되어 다이오드 스택 결합체를 형성하고,
상기 제어 메커니즘들은,
상기 다이오드 스택 결합체의 제 1 엔드에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 컬럼들에 인가하기 위한 디바이스; 및
상기 다이오드 스택 결합체의 제 2 엔드에 연결되어 있는, 상대적으로 높거나 또는 낮은 전압을 상기 어레이 내의 상기 다이오드 스택 결합체들의 복수의 로우들에 인가하기 위한 디바이스를 포함하고,
상기 디바이스는 또한 상기 다이오드 스택 결합체를 통해 흐르는 전류를 측정하도록 동작 가능한, 반도체 제조의 프로세스 모니터링을 위한 시스템. - 제 13 항에 있어서,
상기 스택은 복수의 비어들 및 금속 배선들을 포함하는 적어도 하나의 수직 상호연결부를 더 포함하는, 시스템. - 제 13 항에 있어서,
상기 제어 메커니즘들은 인버터들인, 시스템. - 제 13 항에 있어서,
상기 다이오드들은 n형 웰 내의 제 1 p형 반도체 영역에 의해 형성된 상기 반도체 칩 내의 p-n 천이에 의해 형성되고,
상기 n형 웰은 p형 기판 내에 배치되고,
상기 칩은 상기 p형 기판 내에 제 2 p형 반도체를 증착하는 것을 포함하는 각각의 상기 다이오드에 대한 복수의 전기 연결부들을 더 포함하고, 그리고
상기 어레이들은 상기 전기 연결부들, 상기 p형 기판, 상기 n형 웰, 및 상기 제 1 p형 반도체 증착들로 이루어진 복수의 p-n-p 기생 트랜지스터들을 더 포함하는, 시스템. - 제 16 항에 있어서,
상기 기생 트랜지스터들은 상기 다이오드들과 물리적 위치를 공유하고, 상기 기생 트랜지스터들과 상기 다이오드들은 병렬로 연결되는, 시스템. - 제 13 항에 있어서,
상기 반도체 칩은 각각의 상기 다이오드에 인접하여 배치되는 복수의 p형 반도체 영역들을 더 포함하고, 상기 p형 반도체 영역들은 상기 칩의 상기 기판 내에 있는 상기 다이오드에 인접한 트랜지스터의 단자에 연결되는, 시스템. - 제 18 항에 있어서,
상기 어레이 내의 각각의 다이오드에 인접하는 상기 p형 반도체 영역들은 서로 연결되는, 시스템. - 제 18 항에 있어서,
상기 p형 반도체 영역들은 제 1 전압에 연결되고, 상기 제 1 전압은 다이오드 및 스택 결합체들의 컬럼에 인가될 수 있는 상기 높은 전압보다 낮은 전위를 갖는, 시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/831,101 | 2013-03-14 | ||
| US13/831,101 US8878183B2 (en) | 2013-03-14 | 2013-03-14 | Method and apparatus for monitoring semiconductor fabrication |
| PCT/US2014/020347 WO2014143586A1 (en) | 2013-03-14 | 2014-03-04 | Method and apparatus for monitoring semiconductor fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150132442A true KR20150132442A (ko) | 2015-11-25 |
Family
ID=50336571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157029398A KR20150132442A (ko) | 2013-03-14 | 2014-03-04 | 반도체 제조를 모니터링하기 위한 방법 및 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8878183B2 (ko) |
| EP (1) | EP2973673A1 (ko) |
| KR (1) | KR20150132442A (ko) |
| CN (1) | CN105144360B (ko) |
| TW (1) | TWI619186B (ko) |
| WO (1) | WO2014143586A1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10177053B2 (en) * | 2016-03-03 | 2019-01-08 | Microchip Technology Incorporated | Interconnect monitor utilizing both open and short detection |
| CN112103203B (zh) * | 2020-11-10 | 2021-02-23 | 晶芯成(北京)科技有限公司 | 半导体测试结构及其形成方法、半导体器件的测试方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933591B1 (en) | 2003-10-16 | 2005-08-23 | Altera Corporation | Electrically-programmable integrated circuit fuses and sensing circuits |
| KR100774789B1 (ko) | 2006-11-21 | 2007-11-07 | 동부일렉트로닉스 주식회사 | Ｃｍｏｓ의 실리사이드 공정 모니터링용 패턴 구조 및 그설계방법 |
| KR100856311B1 (ko) | 2007-06-14 | 2008-09-03 | 주식회사 동부하이텍 | 실리사이드 모니터링 패턴 |
| US7919973B2 (en) * | 2007-06-22 | 2011-04-05 | Microchip Technology Incorporated | Method and apparatus for monitoring via's in a semiconductor fab |
| US8680653B2 (en) * | 2007-11-12 | 2014-03-25 | Infineon Technologies Ag | Wafer and a method of dicing a wafer |
| CN101370377A (zh) * | 2008-07-11 | 2009-02-18 | 赵永先 | 利用可调节视频线进行芯片定位的方法 |
| US8534302B2 (en) * | 2008-12-09 | 2013-09-17 | Microchip Technology Incorporated | Prober cleaning block assembly |
-
2013
- 2013-03-14 US US13/831,101 patent/US8878183B2/en active Active
-
2014
- 2014-03-04 EP EP14711413.6A patent/EP2973673A1/en not_active Ceased
- 2014-03-04 WO PCT/US2014/020347 patent/WO2014143586A1/en active Application Filing
- 2014-03-04 KR KR1020157029398A patent/KR20150132442A/ko not_active Application Discontinuation
- 2014-03-04 CN CN201480013984.5A patent/CN105144360B/zh active Active
- 2014-03-13 TW TW103108874A patent/TWI619186B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201448080A (zh) | 2014-12-16 |
| WO2014143586A1 (en) | 2014-09-18 |
| US8878183B2 (en) | 2014-11-04 |
| US20140264333A1 (en) | 2014-09-18 |
| TWI619186B (zh) | 2018-03-21 |
| CN105144360A (zh) | 2015-12-09 |
| CN105144360B (zh) | 2018-07-27 |
| EP2973673A1 (en) | 2016-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |