KR20070037696A - 반도체 웨이퍼 테스트에 이용되는 ｄｕｔ 어레이용레이아웃 - Google Patents

반도체 웨이퍼 테스트에 이용되는 ｄｕｔ 어레이용레이아웃 Download PDF

Info

Publication number
KR20070037696A
KR20070037696A KR1020060097531A KR20060097531A KR20070037696A KR 20070037696 A KR20070037696 A KR 20070037696A KR 1020060097531 A KR1020060097531 A KR 1020060097531A KR 20060097531 A KR20060097531 A KR 20060097531A KR 20070037696 A KR20070037696 A KR 20070037696A
Authority
KR
South Korea
Prior art keywords
array
pad
test
drain
branch
Prior art date
Application number
KR1020060097531A
Other languages
English (en)
Inventor
크리스토퍼 헤스
안젤로 루소니
스테파노 토넬로
Original Assignee
피디에프 솔루션즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 피디에프 솔루션즈, 인코포레이티드 filed Critical 피디에프 솔루션즈, 인코포레이티드
Publication of KR20070037696A publication Critical patent/KR20070037696A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

웨이퍼를 테스트하기 위해 반도체 웨이퍼 상에 형성된 피시험기용 레이아웃은 피시험기의 제 1 레이아웃 및 상기 제 1 레이아웃에 인접하게 형성된 제 1 패드 세트를 포함한다. 제 1 패드 세트는 게이트 포스(force) 패드, 소스 패드 및 드레인 패드를 포함한다. 제 1 어레이의 피시험기 각각은 제 1 패드 세트의 게이트 패드에 접속된다. 제 1 어레이의 피시험기 각각은 제 1 패드 세트의 소스 패드에 접속된다. 제 1 어레이의 피시험기 각각은 제 1 패드 세트의 드레인 패드에 접속된다.

Description

반도체 웨이퍼 테스트에 이용되는 ＤＵＴ 어레이용 레이아웃 {LAYOUT FOR DUT ARRAYS USED IN SEMICONDUCTOR WAFER TESTING}
도 1은 일 실시예에 따른 피시험기(device under test : DUT)의 예시적인 레이아웃을 나타내는 도면;
도 2A는 또 다른 실시예에 따른 피시험기의 또 다른 예시적인 레이아웃을 나타내는 도면;
도 2B는 도 2A의 측단면도;
도 3은 피시험기의 어레이를 위한 예시적인 어드레싱 및 루팅 개략도;
도 4는 피시험기를 위한 예시적인 코어 구조물을 나타내는 도면;
도 5A 및 도 5B는 피시험기를 위한 예시적인 루팅 접속을 나타내는 도면;
도 6은 피시험기를 위한 예시적인 트리 루팅 구조물을 나타내는 도면;
도 7은 트리 루팅 구조물에 접속된 피시험기의 로우(row)들을 나타내는 도면,
도 8은 예시적인 실시예에 따른 예시적인 패드 프레임을 나타내는 도면;
도 9는 도 8에 도시된 패드 프레임의 일부를 나타내는 도면;
도 10은 도 9의 단면을 나타내는 도면;
도 11은 패드 프레임의 예시적인 패드 맵핑을 나타내는 도면.
* 도면의 주요 부호에 대한 간단한 설명 *
100 : DUT 레이아웃 102 : DUT 어레이
104 : 패드 세트 106 :게이트 센스 패드
108 : 게이트 포스 패드 110 : 소스 패드
112 : 드레인 패드
본 발명은 피시험기(device under test : DUT)에 관한 것으로, 특히 반도체 웨이퍼 레벨 테스트에 이용되는 DUT 어레이용 레이아웃에 관한 것이다.
반도체 제조 프로세스의 평가 및/또는 제어를 보조하기 위해, 테스트 소자로서 집적회로 소자가 웨이퍼 상에 제조된다. 이들 테스트 소자들은 피시험기(DUT)라 불린다. 통상적으로, 상부에 DUT가 형성된 웨이퍼는 웨이퍼 테스터내에 위치된다. 웨이퍼 테스터는 웨이퍼 상에서 DUT를 위한 콘택 패드와 전기적으로 콘택되는 프로브 어레이를 포함한다. 다음 웨이퍼 테스터는 DUT의 전기적 테스팅을 수행한다.
통상적으로, 웨이퍼 상의 각각의 DUT는 DUT에 할당된 하나 이상의 콘택 패드들을 포함한다. 따라서, 웨이퍼 상의 모든 DUT를 테스트하기 위해, 웨이퍼 테스터는 동시에 웨이퍼 상의 모든 DUT들 또는 DUT 테스트 그룹들의 콘택 패드들 모두와 콘택되는 충분한 프로브들을 포함한다. 따라서, 웨이퍼 상의 DUT들의 갯수는 웨이 퍼 테스터를 이용하는 적절한 시간 범위 내에서 테스트될 수 있는 DUT 갯수로 제한될 수 있다.
오늘날 다양한 DUT 어레이가 이용된다. 예를 들어 다양한 구동 전류를 검출하는 CMOS 소자 어레이는 오카와 에스., 엠., 마수다, 에이치.에 의해 "Analysis and Characterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array"란 명칭으로 Proc. ICMTS(International Conference on Microelectronic Test Structures), pp 70-75(2003)에 개시되어 있으며, 상기 문헌은 본 명세서에서 참조된다. 그러나 상기 어레이에서, DUT는 매우 느리게 순차적으로 측정된다. 또한, 쓰레숄드 전압과 같은 소자 파라미터들은 큰 어레이 크기로 인해 측정될 수 없다. 또한, 이러한 방안은 스크라이브 라인에 적용될 수 없다.
또 다른 다양한 DUT 어레이는 레퍼스, 알., 자쿠비스, 에이.에 의해 "An Intergrated Test Chip for the complete Characterization and Monitoring of a 0.25㎛ CMOS Technology that fits into five scribe line structures 150㎛ by 5000㎛"란 명칭으로 Proc. ICMTS(International Conference on Microelectronic Test Structures) 56-63(2003)에 개시되어 있으며, 상기 문헌은 본 명세서에서 참조된다. 그러나 상기 어레이는 특정 핀들과 접속된 연산 증폭기를 가지는 주문형 프로브 카드를 필요로 한다. 부가적으로 모든 측정은 순차적으로 수행되며 소스와 드레인 모두에 대해 요구되는 포스(force) 및 센스 패드들이 제공된다.
또 다른 CMOS 소자 어레이는 쿠아란틸리, 엠., 사세나, 에스., 드래곤, 엠., 밥콕, 제이.에이., 헤세, 씨., 미네하네, 에스., 윈터스, 에스., 첸, 제이., 카바 시, 에이치., 구아다니, 씨.에 의해 "Characterization and Modeling of MOSFET Mismatch of a Deep Submicron Technology"란 명칭으로 Proc. ICMTS(International Conference on Microelectronic Test Structures), 몬터레이(USA)(2003)에 개시되어 있으며, 상기 문헌은 본 명세서에서 참조된다. 상기 어레이에서는, 드레인 경로 상에 루팅 저항을 상당히 증가시키는 선택 소자가 제공되며, 다중 소자들이 시간 절약을 위해 병렬로 측정되는 경우 상당한 전압 강하를 야기시킬 수 있다. 본 명세서에서 참조되며, 사세나, 에스., 미네하네, 에스. 쳉, 제이., 센굽타, 엠., 헤세, 씨. 쿠아란틸리, 엠., 크라머, 지. 엠., 레드포드, 엠.에 의해 "Test Structures and Analysis Techniques for Estimation of the Impact of Layout on MOSFET Performance and Variability"란 명칭으로 Proc. ICMTS(International Conference on Microelectronic Test Structures), 히오고(Japan)(2004)에 개시된 CMOS 소자 어레이에도 유사한 제한이 존재한다. 부가적으로, 이들 어레이는 원하는대로 스크라이브 라인에 적용될 수 없다.
바이폴라 소자의 어레이는 본 명세서에서 참조되며, 아인필드, 제이., 슈하퍼, 유., 콜머, 유., 넬리, 피., 잉글리시, 제이., 스티쳐, 엠.,에 의해 "A New Test Circuit for the Matching Characterization of npn Bipolar Transistors"란 명칭으로 Proc. ICMTS(International Conference on Microelectronic Test Structures), 히오고(Japan)(2004)에 개시된다. 상기 어레이에서, 모든 DUT 핀들(이 경우 베이스, 이미터 및 콜렉터)에 선택 소자가 제공되며 측정은 느린 프로세스로 순차적으로 수행된다.
소자의 파라미터 편차를 검출하는데 이용되는 또 다른 CMOS 어레이는 샤퍼, 유., 아인필드, 제이., 샤우어브레이, 에이.,에 의해 "Parameter Variation on Chip Level"이란 명칭으로 Proc. ICMTS(International Conference on Microelectronic Test Structures), pp 155-158(2005)에 개시되며, 상기 문헌은 본 명세서에서 참조된다. 상기 어레이에서, 각각의 트랜지스터는 디코더에 의해 어드레싱되며 순차적으로 개별적으로 측정된다.
또한, 디보드, 제이.알.디., 그리스, 티., 가르시아, 알., 에릭, 지., 고헨, 이., 수탄디, 에이., 가르시아, 제이., 그린, 지.,에 의해 "Infrastructure for Successful BEOL Characterization and Yield Ramp at the 65nm Node and Below"란 명칭으로 Proc. IITC 2005에 SRAM 또는 ROM 기반 어레이들이 개시되며, 상기 문헌은 본 명세서에서 참조된다. 그러나 상기 어레이들은 구동 전류 또는 쓰레숄드 전압과 같이 소자 편차 관련 파라미터들을 추출하는데는 이용될 수 없다.
일 실시예에서, 웨이퍼를 테스트하기 위해 반도체 웨이퍼 상에 형성된 피시험기용 레이아웃은 피시험기들의 제 1 레이아웃 및 상기 제 1 레이아웃에 인접하게 형성된 제 1 패드 세트를 포함한다. 제 1 패드 세트는 게이트 포스(force) 패드, 소스 패드 및 드레인 패드를 포함한다. 제 1 어레이의 피시험기들 각각은 제 1 패드 세트의 게이트 패드에 접속된다. 제 1 어레이의 피시험기들 각각은 제 1 패드 세트의 소스 패드에 접속된다. 제 1 어레이의 피시험기들 각각은 제 1 패드 세트의 드레인 패드에 접속된다.
본 발명은 첨부되는 도면을 참조로 상세히 설명되며, 상기 도면에서 동일한 부품들은 동일한 부호로 표시한다.
소자들 및/또는 구조물들은 절대 및/또는 상대 방향 및 배향을 이용하여 설명될 수 있다. 이러한 방향 및 배향들은 단지 예시적인 것으로 본 발명의 간략한 설명을 보조하는 것이며, 소자들 및/또는 구조물들이 배치되거나 형성될 수 있는 방법으로 제한하고자 하는 것은 아니다.
도 1을 참조로, 일 실시예에서, 피시험기(DUT)의 예시적인 레이아웃(100)이 반도체 웨이퍼 상의 영역에 제조된다. 본 실시예에서, 레이아웃(100)은 로우(row) 및 컬럼(column)으로 배열된 DUT 어레이(102)를 포함한다. 도 1은 4개의 로우와 8개의 컬럼으로 배열된 32개의 DUT를 도시하고 있지만, DUT 어레이(102)는 단일 로우 또는 컬럼을 포함하여, 임의의 갯수의 로우 및 컬럼으로 배열된 임의의 갯수의 DUT를 포함할 수 있다.
또한 레이아웃(100)은 DUT 어레이(102)에 인접하게 형성된 패드 세트(104)를 포함한다. 특히, 본 실시예에서, 패드 세트(104)는 게이트 센스 패드(106), 게이트 포스 패드(108), 소스 패드(110) 및 드레인 패드(112)를 포함한다. DUT 어레이(102)에서 각각의 DUT는 패드 세트(104)의 게이트 센스 패드(106), 게이트 포스 패드(108), 소스 패드(110) 및 드레인 패드(112)에 접속된다. 하기에 보다 상세히 설명되는 것처럼, 레이아웃(100)은 게이트 센스 패드(106) 없이 형성될 수 있다. 따라서, 패드 세트(104)는 단지 게이트 포스 패드(108), 소스 패드(110), 및 드레 인 패드(112)만을 포함할 수 있다.
바람직한 실시예에서, 패드 세트(104)는 DUT 어레이(102)에 측방으로 인접하게 형성된다. 레이아웃(100)은 2 금속층 프론트 엔드-오브-라인(FEOL)의 짧은 흐름 프로세스를 이용하여 웨이퍼 상의 영역에 형성될 수 있다. 그러나, 레이아웃(100)은 다양한 프로세스를 이용하여 형성될 수도 있다.
레이아웃(100)이 형성된 이후, DUT 어레이(102)에서 각각의 DUT는 웨이퍼 테스터를 이용하여 웨이퍼 상에서 전기적으로 테스트된다. 특히, 본 실시예에서, 웨이퍼 테스터상의 프로브들은 게이트 센스 패드(106), 게이트 포스 패드(108), 소스 패드(110), 및 드레인 패드(112)와 콘택되고, DUT 어레이(102)에서 각각의 DUT는 개별적으로 직렬로 테스트된다. 앞서 언급된 바와 같이, 레이아웃(100)은 게이트 센스 패드(106) 없이 형성될 수 있으며, 이 경우, 웨이퍼 테스터 상의 프로브들은 게이트 포스 패드(108), 소스 패드(110), 및 드레인 패드(112)와 콘택되고 DUT 어레이(102)에서 각각의 DUT는 개별적으로 직렬로 테스트된다. 본 실시예에서, DUT 어레이(102)에서 각각의 DUT는 순차적으로 테스트된다. 그러나 DUT 어레이(102)에서 DUT들은 임의의 원하는 순서대로 개별적으로 직렬로 테스트될 수도 있다.
도 2A 및 도 2B를 참조로, 또 다른 실시예에서, DUT의 예시적인 레이아웃(200)이 DUT 어레이(102)에 인접하게 형성된 패드 세트(104)에 형성된다. 본 실시예에서, 레이아웃(200)은 DUT 어레이(102) 위로 수직으로 인접하게 형성된 패드 어레이(104)를 포함한다. 특히, 도 2B에 도시된 것처럼, DUT 어레이(102)는 웨이퍼 상의 하나의 층에 형성된다. 패드 어레이(104)는 DUT 어레이(102)가 형성되는 층 위로 적층되는 웨이퍼 상의 또 다른 층에 형성된다. 도 2B에 도시된 것처럼, 임의의 갯수의 금속층(202)이 DUT 어레이(102)와 패드 어레이(104)가 형성되는 층들 사이에 형성되어, DUT 어레이(102)의 DUT들과 패드 어레이(104)에 있는 게이트 센스 패드(106), 게이트 포스 패드(108), 소스 패드(110) 및 드레인 패드(112)를 상호접속할 수 있다.
도 2B에 도시된 것처럼, 본 실시예에서, 게이트 센스 패드(106), 게이트 포스 패드(108), 소스 패드(110) 및 드레인 패드(112)는 DUT 어레이(102)의 DUT들에 대해 정렬되는 홀들(204)을 포함한다. 홀들(204)은 DUT 어레이(102) 내의 DUT들 보다 크게 크기설정되어, 매칭 및 측정 에러들을 야기시킬 수 있는 DUT 어레이(102)에 있는 DUT들의 랜덤한 커버링을 방지한다. 금속층(202)은 DUT 어레이(102) 내의 DUT들의 랜덤한 커버링을 방지하도록 루팅될 수 있다.
도 3은 DUT 어레이(102)에 대한 예시적인 어드레싱 및 루팅 스켐을 나타낸다. 본 실시예에서, DUT 어레이(102)는 DUT 어레이(102)의 하부 좌측 모서리로부터 DUT 어레이(102)의 상부 우측 모서리로 순차적으로 어드레싱되는 32개의 DUT를 포함한다. 그러나 다양한 어드레싱 스켐이 이용될 수도 있다.
로우 디코더(302)와 컬럼 디코더(304)가 DUT 어레이(102)에 있는 각각의 DUT들을 개별적으로 어드레싱하기 위해 이용될 수 있다. 본 실시예에서, DUT 어레이(102)에 있는 각각의 DUT는 로우 디코더(302), 컬럼 디코더(304)를 이용하여 테스트되어 DUT 어레이(102)에 있는 각각의 DUT들을 개별적으로 어드레싱할 수 있다. 예를 들어, 로우 디코더(302)와 컬럼 디코더(304)는 먼저 DUT 어레이(102)에 있는 DUT(0)를 어드레스하는데 이용될 수 있다. 다음 패드 어레이(104)는 DUT(0)를 테스트하는데 이용될 수 있다. 다음 로우 디코더(302)와 컬럼 디코터(304)는 DUT 어레이(102)에 있는 DUT(1)를 어드레스하는데 이용될 수 있다. 다음 패드 어레이(104)는 DUT(1)를 테스트하는데 이용될 수 있다. 이런 방식으로, DUT들(2-31)이 로우 디코더(302)와 컬럼 디코더(304)를 이용하여 개별적으로 어드레스될 수 있고, 패드 어레이(104)를 이용하여 테스트될 수 있다. DUT 어레이(102)에 있는 DUT들은 본 실시예에서 순차적으로 어드레싱되고 테스트되지만, DUT들은 임의의 원하는 순서로 어드레스되고 테스트될 수 있다.
도 4는 개별 DUT(402)가 소스 패드(110), 드레인 패드(112), 게이트 포스 패드(108), 및 게이트 센스 패드(106)에 접속되는 것을 나타낸다. 예시를 위해, DUT(402)는 NMOS 트랜지스터로 도시된다. 그러나 DUT(402)는 다양한 형태의 소자일 수 있다.
도 4는 하기 보다 상세히 설명되는 트리-루트 구조물을 통해 DUT(402)의 소스 및 드레인이 각각 소스 패드(110)와 드레인 패드(112)에 접속되는 것을 나타낸다. 본 실시예에서, 특정 DUT 어레이에 이는 모든 DUT들의 소스들은 하기 보다 상세히 설명되는 소스 트리 루팅 구조물을 통해 소스 패드(110)와 병렬로 접속된다. 부가적으로, 특정 DUT 어레이에 있는 모든 DUT들의 드레인들은 하기 보다 상세히 설명되는 드레인 트리 루팅 구조물을 통해 드레인 패드(112)와 병렬로 접속된다. 따라서, 전기적 테스트 동안, 소스 패드(110)와 드레인 패드(112)과 콘택되는 프로브들은 병렬로 한꺼번에 DUT 어레이에 있는 모든 DUT들에 대한 신호들을 전송하고 수신할 수 있다.
또한 도 4는 DUT(402)의 게이트가 선택 회로(400)를 통해 게이트 포스 패드(108)와 게이트 센스 패드(106)에 접속되는 것을 나타낸다. 본 실시예에서, 특정 DUT 어레이에 있는 모든 DUT들의 게이트들은 선택 회로(400)를 통해 게이트 포스 패드(108)와 게이트 센스 패드(106)와 접속된다. 따라서, 전기적 테스트 동안, 게이트 포스 패드(108)와 게이트 센스 패드(106)와 콘택되는 프로브들은 선택 회로(400)를 통해 한꺼번에 DUT 어레이에 있는 하나의 DUT와 접속된다. 다음 DUT 어레이에 있는 DUT 각각은 테스트를 위해 선택된다. 상기 주목한 바와 같이, 게이트 센스 패드(106)는 게이트 누설이 무시될 수 있을 때와 같은 소정 분야에서 소거될 수 있다.
DUT 어레이에 있는 각각의 DUT를 테스트하기 위해, 로우와 컬럼 선택 신호들에 의해 어드레스되는 각각의 DUT를 선택하기 위해 선택 회로(400)가 사용된다. 도 4에 도시된 것처럼, 선택 회로(400)는 로우 선택 신호와 컬럼 선택 신호를 수신하는 선택 로직(406)을 포함한다. 따라서, 선택 회로(400)는 특정한 DUT를 테스트하기 위해 게이트 센스 패드(106)과 DUT 어레이에 있는 특정한 DUT의 게이트를 게이트 포스 패드(108)와 접속시킨다. 도 4에 도시된 것처럼, DUT(402)의 게이트는 선택되지 않을 경우 DUT(402)를 턴오프로 유지하는 풀-다운 트랜지스터(404)와 접속된다. DUT(402)의 극성에 따라, 풀-업 트랜지스터가 대신 사용될 수 있다는 것을 주목해야 한다.
본 실시예에서, 선택 회로(400)는 DUT 어레이에 있는 DUT들의 오프 조건을 측정하기 위해 DUT 어레이에 있는 모든 DUT들을 턴오프시키는 모드를 포함한다. 이러한 모드를 이용하기 위해, 글로벌 이네이블 신호(global enable signal)가 컬럼 디코더(304)(도 3)에 접속될 수 있다. 예를 들어, 글로벌 이네이블 핀이 접지에 고정될 때, 모든 DUT들은 컬럼 디코더(304)(도 3)의 출력을 제로로 포싱(forcing)함으로써 턴오프된다. 오프 상태 전류(Ioff) 측정이 DUT 어레이에 있는 DUT들에 대해 얻어질 수 있다.
도 5A는 DUT(402)에 대한 예시적인 루팅 접속을 나타낸다. 도 5A에 도시된 것처럼, DUT(402)는 셀(502) 내에 배치된다. 본 실시예에서, 제 1 L-형상 루팅 구조물(504)이 셀(502)의 제 1 모서리에 배치된다. 도 5A에 도시된 것처럼, 제 1 L-형상 루팅 구조물(504)은 DUT(402)의 드레인과 접속된다. 제 2 L-형상 루팅 구조물(506)은 셀(502)의 제 2 모서리에 배치된다. 도 5A에 도시된 것처럼, 제 2 L-형상 루팅 구조물(506)은 DUT(402)의 소스에 접속된다. 제 3 L-형상 루팅 구조물(508)은 셀(502)의 제 3 모서리에 배치된다. 도 5A에 도시된 것처럼, 제 3 L-형상 루팅 구조물은 DUT(402)의 게이트에 접속된다. 제 4 L-형상 루팅 구조물(510)은 셀(502)의 제 4 모서리에 배치된다. 도 5에 도시된 것처럼, 제 4 L-형상 구조물(510)은 DUT(402)의 웰에 접속된다. 도 5B에 도시된 것처럼, DUT(402)는 동일한 루팅 접속을 이용하면서 90도 회전할 수 있다.
도 6은 DUT 어레이에 있는 다수의 DUT들의 드레인들 및 소드를과 병렬로 서로 접속되는 예시적인 트리 루팅 구조물을 나타낸다. 본 실시예에서, 다수의 DUT 들의 드레인들은 드레인 트리 루팅 구조물(602)을 이용하여 병렬로 서로 접속되며, 다수의 DUT들의 소스들은 소스 트리 루팅 구조물(604)을 이용하여 병렬로 서로 접속된다.
도 6에 도시된 것처럼, 2개의 인접한 DUT들의 드레인은 드레인 트리 루팅 구조물(602)의 하나의 브렌치(branch)를 이용하여 서로 병렬로 접속된다. 예를 들어, DUT(402)의 드레인이 셀(502)(0)의 모서리에 배치된 L-형상 루팅 구조물(504)(0)과 접속되고, DUT(402)(1)의 드레인은 셀(502)(1)의 모서리에 배치된 L-형상 루팅 구조물(504)(1)에 접속된다고 가정한다. 도 6에 도시된 것처럼, 드레인 트리 루팅 구조물(602)의 제 1 계층에서 브렌치(604)(0)는 DUT(402)(0)와 DUT(402)(1)의 드레인들과 서로 병렬로 접속된다. 특히, 브렌치(604)(0)는 L-형상 루팅 구조물(504)(0)에 접속된 세그먼트(606)(0)와 L-형상 루팅 구조물(504)(1)에 접속된 세그먼트(606)(1)를 포함한다. 본 실시예에서, 브렌치(604)(0)의 세그먼트(606)(0)와 세그먼트(606)(1)는 전기적으로 균형을 이룬다. 예를 들어, 세그먼트(606)(0)와 세그먼트(606)(1)의 치수 및 전기적 특성은 동일하게 구성될 수 있다. 유사한 방식으로, 드레인 트리 루팅 구조물(602)의 제 1 계층에서 또 다른 브렌치(604)(1)가 DUT(402)(2)와 DUT(402)(3)의 드레인들과 서로 병렬로 접속된다.
도 6에 도시된 것처럼, 드레인 트리 루팅 구조물(602)의 제 2 계층에서 브렌치(608)(0)는 DUT(402)(0), DUT(402)(1), DUT(402)(2) 및 DUT(402)(3)의 드레인들과 서로 병렬로 접속되도록 브렌치(604)(0)와 브렌치(604)(1)를 서로 병렬로 접속한다. 특히, 브렌치(608)(0)는 브렌치(604)(0)에 접속된 세그먼트(610)(0)와 브렌 치(604)(1)에 접속된 세그먼트(610)(1)를 포함한다. 본 실시예에서, 세그먼트(610)(0)와 세그먼트(610)(1)는 전기적으로 균형을 이룬다. 예를 들어, 세그먼트(610)(0)와 세그먼트(610)(1)의 치수 및 전기적 특성이 동일하게 구성될 수 있다. 이러한 방식으로, 임의의 수의 DUT들의 드레인들이 드레인 트리 루팅 구조물(602)의 계층들 및 임의의 적절한 수의 브렌치들을 이용하여 서로 병렬로 접속될 수 있다.
도 6에 도시된 것처럼, 2개의 인접한 DUT들의 소스들은 소스 트리 루팅 구조물(604)의 하나의 브렌치를 사용하여 서로 병렬로 접속된다. 예를 들어, DUT(402)(0)의 소스가 셀(502)(0)의 모서리에 배치된 L-형상 루팅 소스(506)(0)에 접속되고, DUT(402)(1)의 소스가 셀(502)(1)의 모서리에 배치된 L-형상 루팅 구조물(506)(1)에 접속된다고 가정한다. 도 6에 도시된 것처럼, 소스 트리 루팅 구조물(604)의 제 1 계층에서 브렌치(612)(0)는 DUT(402)(0)와 DUT(402)(1)의 소스들과 서로 병렬로 접속된다. 특히, 브렌치(612)(0)는 L-형상 루팅 구조물(506)(0)에 접속된 세그먼트(614)(0) 및 L-형상 루팅 구조물(506)(1)에 접속된 세그먼트(614)(1)를 포함한다. 본 실시예에서, 브렌치(612)(0)의 세그먼트(614)(0)와 세그먼트(614)(1)는 전기적으로 균형을 이룬다. 예를 들어, 세그먼트(614)(0)와 세그먼트(614)(1)의 치수 및 전기적 특성은 동일하게 구성될 수 있다. 유사한 방식으로 소스 트리 루팅 구조물(604)의 제 1 계층에서 또 다른 브렌치(612)(1)는 DUT(402)(2)와 DUT(402)(3)의 소스들과 서로 병렬로 접속된다.
도 6에 도시된 것처럼, 소스 트리 루팅 구조물(604)의 제 2 계층에서 브렌치 (616)(0)는 DUT(402)(0), DUT(402)(1), DUT(402)(2) 및 DUT(402)(3)의 소스들과 서로 병렬로 접속되도록 브렌치(604)(0)와 브렌치(604)(1)를 서로 병렬로 접속한다. 특히, 브렌치(616)(0)는 브렌치(612)(0)에 접속된 세그먼트(618)(0)와 브렌치(612)(1)에 접속된 세그먼트(618)(1)를 포함한다. 본 실시예에서, 세그먼트(618)(0)와 세그먼트(618)(1)는 전기적으로 균형을 이룬다. 예를 들어, 세그먼트(618)(0)와 세그먼트(618)(1)의 치수 및 전기적 특성이 동일하게 구성될 수 있다. 이러한 방식으로, 임의의 수의 DUT들의 소스들이 소스 트리 루팅 구조물(604)의 계층들 및 임의의 적절한 수의 브렌치들을 이용하여 서로 병렬로 접속될 수 있다.
따라서, 본 실시예에서, DUT 어레이에 있는 DUT들의 로우에서 각각의 DUT의 드레인들은 드레인 트리 루팅 구조물(602)의 제 1 계층에서 서로 병렬로 접속된다. 유사하게, DUT 어레이에 있는 DUT들의 로우에서 각각의 DUT의 소스들은 소스 트리 루팅 구조물(604)의 제 1 계층에서 서로 병렬로 접속된다.
도 7은 DUT 어레이로 적층된 DUT 로우들을 나타낸다. 도 7에 도시된 것처럼, DUT들의 다수의 로우의 드레인 트리 루팅 구조물(602)은 한쪽 측면에서 수직 드레인 트리(702)에 서로 병렬로 접속된다. DUT들의 다수의 로우의 소스 트리 루팅 구조물(604)은 또다른 측면의 수직 소스 트리(704)와 서로 병렬로 접속된다. 도 7에서, 수직 드레인 트리(702)는 좌측에 있는 것으로 도시되며, 수직 소스 트리(704)는 우측에 있는 것으로 도시된다. 상기 주목한 바와 같이, 이들의 배향은 상대적이며, 수직 드레인 트리(702)와 수직 소스 트리(704)의 위치는 전환될 수도 있다.
또한 도 7은 DUT 어레이에 있는 DUT 컬럼들 사이에서 수직으로 연장되는 루팅 라인(706)을 도시한다. 본 실시예에서, 루팅 라인(706)은 전력원, 게이트 포스, 게이트 센스, 및 선택 신호를 보유할 수 있다.
도 8을 참조로, 예시적인 또 다른 실시예에서, 다수의 DUT 어레이들 사이에 배치된 제어 로직을 위해 패들들의 패드 세트(802)를 가지는 예시적인 패드 프레임(800)이 제조된다. 본 실시예에서, 패드 프레임(800)은 패드 세트(802)의 한 측면에 배치된 5개의 DUT 어레이들(102)에 대한 5개의 패드 세트들(104)의 슈퍼세트(804), 및 패드 세트(802)의 또다른 측면에 배치된 5개의 DUT 어레이들에 대한 5개의 패드 세트들(104)의 슈퍼세트(806)를 포함한다.
본 실시예에서, 슈퍼세트(804, 806)에 대응하는 DUT 어레이들의 DUT들은 수행될 2가지 형태의 실험들을 나타내는 상이한 형태의 DUT들이다. 예를 들어, 슈퍼세트(804)에 대응하는 DUT 어레이들의 DUT들은 NMOS-형 DUT인 반면, 슈퍼세트(806)에 대응하는 DUT 어레이들의 DUT들은 PMOS-형 DUT이다. 슈퍼세트(804, 806)는 임의의 갯수의 상이한 형태의 DUT들을 가지는 임의의 갯수의 DUT 어레이(102)에 대응될 수 있다.
도 8에 도시된 것처럼, 패드 세트(802) 및 슈퍼세트(804, 806)는 선형으로 배열될 수 있다. 본 실시예에서, 패드 프레임(800)은 약 60 미크론의 폭(810)과 약 4 밀리미터의 높이(808)를 갖는다. 그러나 패드 프레임(800)은 다양한 치수를 가질수도 있다.
본 실시예에서, 패드 프레임(800)은 웨이퍼 상의 IC 다이들 사이의 스크라이 브 라인에 형성된다. 패드 프레임(800) 및 IC 다이들은 IC 제조 라인을 이용하여 웨이퍼 상에 형성된다. 패드 프레임(800)과 IC 다이들이 웨이퍼 상에 형성된 이후, 스크라이브 라인에서 패드 프레임(800)의 DUT 어레이들의 DUT들이 테스트된다. DUT가 선택된 이후, IC 다이들은 IC 칩으로 스크라이브 라인을 따라 절단된다. 다음 IC 칩들이 패키징된다. 그러나 패드 프레임(800)은 웨이퍼 상의 임의의 영역에 형성될 수도 있다.
도 9는 패드 프레임(800)의 일부를 상세히 도시한다. 특히, 도 9는 하나의 측면상에 있는 하나의 패드 세트(104)와 다른 측면상에 있는 또 다른 패드 세트(104) 사이에 배치된 8개의 패드들을 가지는 패드 세트(802)를 나타낸다. 도 9에 도시된 것처럼, 패드 세트(104)는 4개의 패드를 포함하며, 각각의 패드는 패드 아래에 배치된 8개의 DUT를 포함한다. 따라서, 각각의 패드 세트(104)는 32개 DUT 위에 배치된다.
도 10은 패드 프레임(800) 일부의 단면도이다. 도 10에 도시된 것처럼, 패드 프레임(800)의 패드들(1002)은 DUT 어레이(102)와 제어 로직(1004) 위에 형성된다. 특히, 도 10에 도시된 것처럼, DUT 어레이(102)와 제어 로직(1004)은 웨이퍼 상의 하나의 층에 형성된다. 패드(1002)는 DUT 어레이(102)와 제어 로직(1004)이 형성된 층 위로 층 상의 또 다른 층에 형성된다. 또한 도 10에 도시된 것처럼, 임의의 갯수의 금속층(202)은 DUT 어레이(102)와 제어 로직(1004)이 형성되는 층과 패드(1002)가 형성되는 층 사이에 형성되어 DUT 어레이(102)에 있는 DUT들, 제어 로직(1004), 및 패드들(1002)을 상호접속한다.
도 11은 패드 프레임(800)에 대한 예시적인 패드 맵핑을 나타낸다. 본 실시예에서, 패드 프레임(800)은 50개의 패드 프레임(800)을 포함한다. 도 11에 도시된 것처럼, 패드들(22-29)은 패드 프레임(800)의 DUT 어레이들에 전력을 공급하고 신호를 제어하도록 맵핑된다. 패드들(18-21)은 제 1 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(14-17)은 제 2 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(10-13)은 제 3 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(6-9)은 제 4 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(2-5)은 제 5 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(30-33)은 제 6 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(34-37)은 제 7 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(38-41)은 제 8 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(42-45)은 제 9 DUT 어레이에 대한 패드 세트와 대응한다. 패드들(46-49)은 제 10 DUT 어레이에 대응한다. 앞서 주목한 바와 같이, 본 실시예에서, 제 1-5 DUT 어레이들(패드 프레임(800)의 패드들(2-21))은 NMOS DUT를 위해 사용되는 반면, 제 6-10 DUT 어레이들(패드 프레임(800)의 패드들(30-49))은 PMOS DUT를 위해 사용된다.
도 10을 참조로, 제어 로직(1004)은 DUT 어레이에서 각각의 DUT가 개별적으로 직렬로 테스트되도록 구성된다. 본 실시예에서, 제어 로직(1004)은 패드 프레임(800)의 DUT 어레이(102) 모두가 병렬로 테스트되도록 구성된다. 따라서, 10개의 DUT(패드 프레임(800)의 제 1-10 DUT 어레이들 각각으로부터 한 개의 DUT)가 한꺼번에 병렬로 테스트된다. 부가적으로, 본 실시예에서, 패드 프레임(800)의 제 1-10 DUT 어레이들 각각에서 동일한 어레이 위치에 있는 DUT들이 한꺼번에 테스트 된다.
예를 들어, 패드 프레임(800)의 제 1-10 DUT 어레이들 각각에 있는 DUT들은 도 3에 도시된 방식으로 배열 및 어드레싱된다고 가정한다. 따라서, 도 3을 참조로, 본 실시예에서, 패드 프레임(800)(도 10)의 각각의 제 1-10 DUT 어레이들에 있는 DUT들(0)이 한꺼번에 병렬로 테스트된다. DUT들(0)이 테스트된 이후, 패드 프레임(800)(도 10)의 각각의 제 1-10 DUT 어레이들에 있는 DUT들(1)이 한꺼번에 병렬로 테스트된다. 앞서 주목한 바와 같이, 패드 프레임(800)(도 10)의 DUT 어레이들에 있는 DUT들은 임의의 원하는 순서대로 개별적으로 직렬로 테스트될 수도 있다.
다시 도 10을 참조로, 본 실시예에서 패드 프레임(800)의 패드(1)와 패드(50)는 소스 및 드레인 저항을 측정하는데 이용되는 교정 패드로 사용된다. 특히, 도 4를 참조로, 소스 저항은 측정 포인트(408)에서 측정되고 드레인 저항은 측정 포인트(410)에서 측정될 수 있다. 도 11을 참조로, 패드(1)와 패드(50)는 비기능 패드로 남겨질 수 있다.
도 10을 참조로, 본 실시예에서, 제어 로직(1004)은 테스트를 위해 DUT 어레이(102)에 있는 개별 DUT를 선택하기 위해 선택 회로(400)(도 4)의 일부를 포함한다. 특히, 로직(1004)은 선택 회로(400)(도 4)의 글로벌 부분을 포함한다. 도 7을 참조로, 선택 회로(400)(도 4)의 로컬 부분은 각각의 DUT에 인접하게 배치된 로컬 로직(708)에 배치된다.
예시적인 실시예들이 개시되었지만, 본 발명의 범주 및/또는 개념을 이탈하 지 않고 다양한 변형이 이루어질 수 있다. 따라서, 본 발명은 상기 도면 및 상세한 설명에 도시된 특정 형태로 제한되도록 구성된 것은 아니다.
본 발명에 따른 피시험기(device under test : DUT), 특히 반도체 웨이퍼 레벨 테스트에 이용되는 DUT 어레이용 레이아웃은 보다 신속하고 정확한 방식으로 선택 소자들을 측정할 수 있다.

Claims (28)

  1. 웨이퍼 테스트에서 이용되도록 반도체 웨이퍼 상에 형성된 피시험기용 레이아웃으로서,
    피시험기들의 제 1 레이아웃 ; 및
    상기 제 1 레이아웃에 인접하게 형성되며 게이트 포스 패드, 소스 패드 및 드레인 패드를 포함하는 제 1 패드 세트; 및
    상기 제 1 어레이의 피시험기들과 게이트 포스 패드 각각에 접속되는 선택 회로
    를 포함하며, 상기 제 1 어레이의 피시험기들 각각은 상기 제 1 패드 세트의 소스 패드와 병렬로 접속되고, 상기 제 1 어레이의 피시험기들 각각은 상기 제 1 패드 세트의 드레인 패드와 병렬로 접속되며, 상기 선택 회로는 상기 제 1 어레이의 피시험기들 각각과 상기 게이트 포스 패드가 선택적으로 접속되도록 구성되는, 피시험기용 레이아웃.
  2. 제 1 항에 있어서,
    상기 제 1 어레이 및 제 1 패드 세트는 상기 웨이퍼 상에서 서로 인접하게 수평으로 형성되는 것을 특징으로 하는 피시험기용 레이아웃.
  3. 제 1 항에 있어서,
    상기 제 1 어레이 및 제 1 패드 세트는 상기 웨이퍼 상에서 서로 인접하게 수평으로 형성되는 것을 특징으로 하는 피시험기용 레이아웃.
  4. 제 3 항에 있어서,
    상기 제 1 어레이는 상기 웨이퍼 상의 제 1 층에 형성되며, 상기 제 1 패드 세트는 제 2 층에 형성되며, 상기 제 2 층은 상기 제 1 층 위에 형성되며, 상기 제 1 패드 세트는 상기 제 1 어레이 위에 형성되는 것을 특징으로 하는 피시험기용 레이아웃.
  5. 제 4 항에 있어서,
    상기 제 1 패드 세트의 게이트 패드, 소스 패드 및 드레인 패드 각각은 다수의 홀들을 포함하며, 상기 다수의 홀들은 각각의 상기 제 1 어레이에 있는 피시험기들 위에 배치되며, 상기 홀들은 상기 피시험기들 보다 큰 것을 특징으로 하는 피시험기용 레이아웃.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 층들 사이에 형성된 하나 이상의 금속층을 더 포함하며, 상기 하나 이상의 금속층은 상기 제 1 어레이의 소자들 및 상기 제 1 패드 세트에 있는 상기 게이트 패드, 소스 패드 및 드레인 패드와 상호접속되는 특징으로 하는 피시험기용 레이아웃.
  7. 제 1 항에 있어서,
    상기 제 1 어레이의 로우들에 인접하게 배치된 로우 디코더; 및
    상기 제 1 어레이의 컬럼들에 인접하게 배치된 컬럼 디코더
    를 더 포함하며, 상기 제 1 어레이의 피시험기들 각각은 상기 로우 디코더와 컬럼 디코더를 이용하여 독립적으로 어드레싱가능한 것을 특징으로 하는 피시험기용 레이아웃.
  8. 제 1 항에 있어서,
    상기 제 1 어레이의 피시험기는 셀 내부에 형성되며, 상기 피시험기는 드레인, 소스, 게이트 및 웰을 포함하며,
    상기 웰의 제 1 모서리에 배치되며 상기 드레인에 접속되는 제 1 L-형상 루팅 구조물;
    상기 웰의 제 2 모서리에 배치되며 상기 소스에 접속되는 제 2 L-형상 루팅 구조물;
    상기 웰의 제 3 모서리에 배치되며 상기 게이트에 접속되는 제 3 L-형상 루팅 구조물; 및
    상기 웰의 제 4 모서리에 배치되며 상기 웰에 접속되는 제 4 L-형상 루팅 구조물
    을 더 포함하는 것을 특징으로 하는 피시험기용 레이아웃.
  9. 제 1 항에 있어서,
    상기 제 1 어레이의 피시험기들 각각은 드레인 및 소스를 포함하며,
    상기 제 1 어레이의 피시험기들 각각의 드레인들에 접속되며 상기 드레인 패드와 병렬로 상기 제 1 어레이의 피시험기들과 접속되는 드레인 트리 루팅 구조물; 및
    상기 제 1 어레이의 피시험기들 각각의 소스들과 접속되는 소스 트리 루팅 구조물
    을 더 포함하며, 상기 소스 트리 루팅 구조물은 상기 소스 패드와 상기 제 1 어레이의 피시험기들을 병렬로 접속하는 것을 특징으로 하는 피시험기용 레이아웃.
  10. 제 9 항에 있어서,
    상기 드레인 트리 루팅 구조물은 상기 드레인 트리 루팅 구조물의 제 1 계층에서 제 1 브렌치를 포함하며, 상기 제 1 브렌치는 제 1 피시험기들의 드레인에 접속되는 제 1 세그먼트 및 제 2 피시험기들의 드레인에 접속되는 제 2 세그먼트를 포함하며, 상기 제 1 피시험기들은 상기 제 2 피시험기들과 인접하며, 상기 제 1 브렌치의 제 1 및 제 2 세그먼트들은 전기적으로 균형을 이루는 것을 특징으로 하는 피시험기용 레이아웃.
  11. 제 10 항에 있어서,
    상기 드레인 트리 루팅 구조물은 상기 드레인 트리 루팅 구조물의 제 1 계층에서 제 2 브렌치를 포함하며, 상기 제 2 브렌치는 제 3 피시험기의 드레인에 접속되는 제 1 세그먼트 및 제 4 피시험기의 드레인에 접속되는 제 2 세그먼트를 포함하며, 상기 제 3 피시험기는 상기 제 4 피시험기와 인접하며, 상기 제 2 브렌치의 제 1 및 제 2 세그먼트들은 전기적으로 균형을 이루는 것을 특징으로 하는 피시험기용 레이아웃.
  12. 제 11 항에 있어서,
    상기 드레인 트리 루팅 구조물은 상기 드레인 트리 루팅 구조물의 제 2 계층에서 제 3 브렌치를 포함하며, 상기 제 3 브렌치는 상기 제 1 브렌치에 접속되는 제 1 세그먼트 및 상기 제 2 브렌치에 접속되는 제 2 세그먼트를 포함하며, 상기 제 1 브렌치는 상기 제 2 브렌치와 인접하며, 상기 제 3 브렌치의 제 1 및 제 2 세그먼트들은 전기적으로 균형을 이루는 것을 특징으로 하는 피시험기용 레이아웃.
  13. 제 12 항에 있어서, 상기 소스 트리 루팅 구조물은,
    상기 소스 트리 루팅 구조물의 제 1 계층에서 제 1 브렌치를 포함하고, 상기 제 1 브렌치는 상기 제 1 피시험기의 소스에 접속되는 제 1 세그먼트 및 상기 제 2 피시험기의 소스에 접속되는 제 2 세그먼트를 포함하며, 상기 제 1 브렌치의 상기 제 1 및 제 2 세그먼트들은 전기적으로 균형을 이루며;
    상기 소스 트리 루팅 구조물의 제 1 계층에서 제 2 브렌치를 포함하고, 상기 제 2 브렌치는 제 3 피시험기의 소스에 접속되는 제 1 세그먼트 및 제 4 피시험기의 소스에 접속되는 제 2 세그먼트를 포함하며, 상기 제 2 브렌치의 제 1 및 제 2 세그먼트들은 전기적으로 균형을 이루며;
    상기 소스 트리 루팅 구조물의 제 2 계층에서 제 3 브렌치를 포함하고, 상기 제 3 브렌치는 상기 제 1 브렌치에 접속된 제 1 세그먼트와 상기 제 2 브렌치에 접속된 제 2 세그먼트를 포함하고, 상기 제 1 브렌치는 상기 제 2 브렌치와 인접하며, 상기 제 3 브렌치의 제 1 및 제 2 세그먼트들은 전기적으로 균형을 이루는 것을 특징으로 하는 피시험기용 레이아웃.
  14. 제 13 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 피검사기들은 상기 제 1 어레이의 로우에 배치되는 것을 특징으로 하는 피시험기용 레이아웃.
  15. 제 1 항에 있어서,
    피시험기들의 제 2 어레이;
    상기 제 2 어레이에 인접하게 형성된 제 2 패드 세트;
    상기 제 1 어레이와 제 2 어레이 사이에 형성되는 상기 제 1 어레이 및 제 2 어레이를 위한 제어 로직 세트; 및
    상기 제어 로직 세트 위 및 제 1 패드 세트와 제 2 패드 세트 사이에 형성되는 제 3 패드 세트
    를 더 포함하는 것을 특징으로 하는 피시험기용 레이아웃.
  16. 제 15 항에 있어서,
    상기 제 1 어레이 및 제 2 어레이는 병렬로 테스트되는 것을 특징으로 하는 피시험기용 레이아웃.
  17. 제 15 항에 있어서,
    상기 제 1 어레이 및 제 2 어레이, 상기 제 1 패드 세트 및 제 2 패드 세트, 상기 제어 로직 세트, 및 제 3 패드 세트는 상기 웨이퍼상의 스크라이브 라인을 따라 형성되는 것을 특징으로 하는 피시험기용 레이아웃.
  18. 웨이퍼 테스트에 이용되도록 반도체 웨이퍼 상에 형성된 피시험기용 레이아웃으로서,
    피시험기들의 제 1 어레이;
    상기 제 1 어레이에 인접하게 형성되며, 게이트 포스 패드, 소스 패드 및 드레인 패드를 포함하는 제 1 패드 세트;
    피시험기들의 제 2 어레이;
    상기 제 2 어레이에 인접하게 형성되며, 게이트 포스 패드, 소스 패드, 및 드레인 패드를 포함하는 제 2 패드 세트; 및
    상기 제 1 어레이 및 제 2 어레이에 접속되는 제어 로직 세트
    를 포함하며, 상기 제 1 어레이의 피시험기들 각각은 상기 제 1 패드 세트의 소스 패드와 병렬로 접속되며, 상기 제 1 어레이의 피시험기들 각각은 상기 제 1 패드 세트의 드레인 패드와 병렬로 접속되며, 상기 제 2 어레이의 피시험기들 각각은 상기 제 2 패드 세트의 소스 패드와 병렬로 접속되며, 상기 제 2 어레이의 피시험기들 각각은 상기 제 2 패드 세트의 드레인 패드와 병렬로 접속되며, 상기 제어 로직 세트는 상기 제 2 어레이의 피시험기와 병렬로 상기 제 1 어레이의 피시험기를 테스트하고, 상기 제 1 어레이의 피시험기들 모두를 직렬로 개별적으로 테스트하고, 상기 제 2 어레이의 피시험기들 모두를 직렬로 개별적으로 테스트하도록 구성되는, 피시험기용 레이아웃.
  19. 제 18 항에 있어서,
    상기 제 1 패드 세트는 상기 제 1 어레이 위에 수직으로 형성되며, 상기 제 2 패드 세트는 상기 제 2 어레이 위에 수직으로 형성되는 것을 특징으로 하는 피시험기용 레이아웃.
  20. 제 19 항에 있어서,
    상기 제어 로직 세트는 상기 제 1 어레이와 상기 제 2 어레이 사이에 형성되며, 상기 제어 로직 세트 위 및 상기 제 1 패드 세트와 제 2 패드 세트 사이에서 수직으로 형성되는 제 3 패드 세트를 더 포함하는 것을 특징으로 하는 피시험기용 레이아웃.
  21. 제 20 항에 있어서,
    상기 제 1 어레이 및 제 2 어레이, 상기 제 1 패드 세트 및 제 2 패드 세트, 상기 제어 로직 세트, 및 상기 제 3 패드 세트는 상기 웨이퍼 상의 스크라이브 라인을 따라 형성되는 것을 특징으로 하는 피시험기용 레이아웃.
  22. 웨이퍼 테스트에 이용되도록 반도체 웨이퍼 상에 형성된 피시험기용 레이아웃을 형성하는 방법으로서,
    피시험기들의 제 1 레이아웃을 형성하는 단계;
    상기 제 1 레이아웃에 인접하며, 게이트 포스 패드, 소스 패드, 및 드레인 패드를 포함하는 제 1 패드 세트를 형성하는 단계;
    상기 제 1 어레이의 피검사기들 각각 및 상기 게이트 포스 패드와 접속되는 선택 회로를 형성하는 단계
    를 포함하며, 상기 제 1 어레이의 피검사기들 각각은 상기 제 1 패드 세트의 소스 패드와 병렬로 접속되며, 상기 제 1 어레이의 피검사기들 각각은 상기 제 1 패드 세트의 드레인 패드와 병렬로 접속되며, 상기 선택 회로는 상기 제 1 어레이의 피검사기들 각각이 상기 게이트 포스 패드와 선택적으로 접속되도록 구성되는, 피시험기용 레이아웃 형성 방법.
  23. 제 22 항에 있어서,
    피시험기들의 제 2 레이아웃을 형성하는 단계;
    상기 제 2 어레이에 인접한 제 2 패드 세트를 형성하는 단계;
    제어 로직 세트를 형성하는 단계; 및
    상기 제어 로직 세트 위에 제 3 패드 세트를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 피시험기용 레이아웃 형성 방법.
  24. 제 23 항에 있어서,
    상기 제 1 패드 세트는 상기 제 1 어레이 위에 수직으로 형성되며, 상기 제 2 패드 세트는 상기 제 2 어레이 위에 수직으로 형성되며, 상기 제 3 패드 세트는 상기 제어 로직 세트 위에 수직으로 형성되는 것을 특징으로 하는 피시험기용 레이아웃 형성 방법.
  25. 제 24 항에 있어서,
    상기 제어 로직 세트는 상기 제 1 어레이와 상기 제 2 어레이 사이에 형성되며, 상기 제 3 패드 세트는 상기 제 1 패드 세트와 상기 제 2 패드 세트 사이에 형성되며, 상기 제 1 어레이 및 제 2 어레이, 상기 제 1 패드 세트 및 제 2 패드 세트, 상기 제어 로직 세트, 및 상기 제 3 패드 세트는 상기 웨이퍼 상의 스크라이브 라인을 따라 형성되는 것을 특징으로 하는 피시험기용 레이아웃 형성 방법.
  26. 제 23 항에 있어서,
    상기 제어 로직 세트는 상기 제 2 어레이의 피시험기들과 병렬로 상기 제 1 어레이의 피시험기를 테스트하고, 상기 제 1 어레이의 피시험기 모두를 개별적으로 직렬로 테스트하고, 상기 제 2 어레이의 피시험기 모두를 개별적으로 직렬로 테스트하도록 구성되는 것을 특징으로 하는 피시험기용 레이아웃 형성 방법.
  27. 웨이퍼 테스트에 이용되도록 반도체 웨이퍼 상에 형성된 피시험기용 레이아웃을 형성하는 방법으로서,
    집적회로 제조 라인을 이용하여 웨이퍼 상에 집적회로 다이들을 형성하는 단계;
    상기 집적회로 제조 라인을 이용하여 상기 웨이퍼 상의 스크라이브 라인에 피시험기들의 제 1 어레이를 형성하는 단계; 및
    상기 집적회로 제조 라인을 이용하여 상기 웨이퍼 상의 스크라이브 라인에 상기 제 1 어레이에 인접하며 게이트 포스 패드, 소스 패드, 및 드레인 패드를 포함하는 제 1 패드 세트를 형성하는 단계;
    상기 집적회로 제조 라인을 이용하여 상기 웨이퍼 상의 스크라이브 라인에 선택 회로를 형성하는 단계;
    상기 웨이퍼 상에 상기 집적회로 다이들, 상기 제 1 어레이, 상기 제 1 패드 세트, 및 상기 선택 회로를 형성한 이후, 상기 선택 회로를 이용하여 개별적으로 직렬로 상기 제 1 어레이의 피시험기 모두를 테스트하는 단계; 및
    상기 피시험기 모두를 테스트한 이후, 상기 스크라이브 라인을 따라 상기 웨 이퍼 상의 집적회로 다이들 집적회로 칩들로 절단하는 단계
    를 포함하며, 상기 제 1 어레이의 피시험기들 각각은 상기 제 1 패드 세트의 소스 패드와 병렬로 접속되며, 상기 제 1 어레이의 피시험기들 각각은 상기 제 1 패드 세트의 드레인 패드와 병렬로 접속되며, 상기 선택 회로는 상기 제 1 어레이의 피시험기들 각각 및 게이트 포스 패드에 접속되며, 상기 선택 회로는 상기 제 1 어레이의 피시험기들 각각이 상기 게이트 포스 패드에 선택적으로 접속되도록 구성되는, 피시험기용 레이아웃 형성 방법.
  28. 제 27 항에 있어서,
    상기 피시험기들 모두의 테스트로부터 생성된 테스트 데이터를 처리하는 단계를 더 포함하며, 상기 데이터를 처리하는 단계는 반도체 제조 프로세스를 평가 또는 제어하는 단계를 포함하는 것을 특징으로 하는 피시험기용 레이아웃 형성 방법.
KR1020060097531A 2005-10-03 2006-10-04 반도체 웨이퍼 테스트에 이용되는 ｄｕｔ 어레이용레이아웃 KR20070037696A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/243,016 US7489151B2 (en) 2005-10-03 2005-10-03 Layout for DUT arrays used in semiconductor wafer testing
US11,243/016 2005-10-03

Publications (1)

Publication Number Publication Date
KR20070037696A true KR20070037696A (ko) 2007-04-06

Family

ID=37901284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060097531A KR20070037696A (ko) 2005-10-03 2006-10-04 반도체 웨이퍼 테스트에 이용되는 ｄｕｔ 어레이용레이아웃

Country Status (6)

Country Link
US (2) US7489151B2 (ko)
JP (1) JP2007103946A (ko)
KR (1) KR20070037696A (ko)
CN (1) CN1976022A (ko)
FR (1) FR2892857A1 (ko)
TW (1) TW200731442A (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489151B2 (en) * 2005-10-03 2009-02-10 Pdf Solutions, Inc. Layout for DUT arrays used in semiconductor wafer testing
WO2008052940A2 (en) * 2006-10-30 2008-05-08 Koninklijke Philips Electronics N.V. Test structure for detection of defect devices with lowered resistance
US7512915B2 (en) * 2007-04-25 2009-03-31 International Business Machines Corporation Embedded test circuit for testing integrated circuits at the die level
WO2008146758A1 (ja) * 2007-05-24 2008-12-04 Nitto Denko Corporation 多孔質フィルムの製造方法及び多孔質フィルム、並びに非水電解質電池用セパレータ及びこれを用いた非水電解質電池
JP5193635B2 (ja) 2008-03-17 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置
JP5568899B2 (ja) * 2009-06-12 2014-08-13 凸版印刷株式会社 半導体装置及び半導体装置の評価方法
US8436635B2 (en) * 2009-09-01 2013-05-07 Texas Instruments Incorporated Semiconductor wafer having test modules including pin matrix selectable test devices
JP2011222547A (ja) 2010-04-02 2011-11-04 Sony Corp テストエレメントグループおよび半導体装置
JP5660313B2 (ja) * 2011-02-08 2015-01-28 ソニー株式会社 半導体装置
JP2013038380A (ja) 2011-07-08 2013-02-21 Sony Corp テスト回路、集積回路、及び、テスト回路のレイアウト方法
US20140354325A1 (en) * 2013-05-28 2014-12-04 United Microelectronics Corp. Semiconductor layout structure and testing method thereof
CN103364660B (zh) * 2013-06-28 2016-09-14 杭州广立微电子有限公司 一种目标芯片中多个晶体管的测试方法
US9508618B2 (en) * 2014-04-11 2016-11-29 Globalfoundries Inc. Staggered electrical frame structures for frame area reduction
US10026661B2 (en) * 2014-09-18 2018-07-17 Samsung Electronics Co., Ltd. Semiconductor device for testing large number of devices and composing method and test method thereof
KR102423878B1 (ko) * 2014-09-18 2022-07-22 삼성전자주식회사 다수의 소자 측정이 가능한 테스트용 반도체 장치 및 그것의 제조 방법 및 테스트 방법
US9811626B2 (en) 2014-09-18 2017-11-07 Samsung Electronics Co., Ltd. Method of designing layout of semiconductor device
US10095825B2 (en) 2014-09-18 2018-10-09 Samsung Electronics Co., Ltd. Computer based system for verifying layout of semiconductor device and layout verify method thereof
US9704862B2 (en) 2014-09-18 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US9767248B2 (en) 2014-09-18 2017-09-19 Samsung Electronics, Co., Ltd. Semiconductor having cross coupled structure and layout verification method thereof
US10380305B1 (en) 2015-09-22 2019-08-13 Pdf Solutions, Inc. Direct probing characterization vehicle for transistor, capacitor and resistor testing
CN109794660B (zh) * 2018-12-28 2020-11-10 太仓成和信精密科技有限公司 一种针对模具钢的高精度驱动装置及其驱动方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485095A (en) * 1994-11-10 1996-01-16 International Business Machines Corporation Fabrication test circuit and method for signalling out-of-spec resistance in integrated circuit structure
US6873173B2 (en) * 2000-03-10 2005-03-29 Infineon Technologies Ag Test circuit arrangement and method for testing a multiplicity of transistors
US6844751B2 (en) * 2000-09-30 2005-01-18 Texas Instruments Incorporated Multi-state test structures and methods
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
US6937047B2 (en) * 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
US7332921B2 (en) * 2004-03-26 2008-02-19 Cypress Semiconductor Corporation Probe card and method for constructing same
US7253093B2 (en) * 2005-02-05 2007-08-07 United Microelectronics Corp. Method for fabricating interconnection in an insulating layer on a wafer
US7265034B2 (en) * 2005-02-18 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting integrated circuit chips from wafer by ablating with laser and cutting with saw blade
US7489151B2 (en) * 2005-10-03 2009-02-10 Pdf Solutions, Inc. Layout for DUT arrays used in semiconductor wafer testing

Also Published As

Publication number Publication date
CN1976022A (zh) 2007-06-06
TW200731442A (en) 2007-08-16
JP2007103946A (ja) 2007-04-19
US20090140762A1 (en) 2009-06-04
FR2892857A1 (fr) 2007-05-04
US7489151B2 (en) 2009-02-10
US20070075718A1 (en) 2007-04-05

Similar Documents

Publication Publication Date Title
KR20070037696A (ko) 반도체 웨이퍼 테스트에 이용되는 ｄｕｔ 어레이용레이아웃
US7307441B2 (en) Integrated circuit chips and wafers including on-chip test element group circuits, and methods of fabricating and testing same
US7622942B2 (en) Method and apparatus for measuring device mismatches
KR100991408B1 (ko) 테스트용 회로, 웨이퍼, 측정장치, 디바이스 제조방법 및표시장치
US8178876B2 (en) Method and configuration for connecting test structures or line arrays for monitoring integrated circuit manufacturing
US7612573B2 (en) Probe sensing pads and methods of detecting positions of probe needles relative to probe sensing pads
US8901951B1 (en) High density test structure array to support addressable high accuracy 4-terminal measurements
US7512509B2 (en) M1 testable addressable array for device parameter characterization
US11996338B2 (en) Test structure and test method thereof
US5625300A (en) Separate IDDQ -testing of signal path and bias path in an IC
US7825678B2 (en) Test pad design for reducing the effect of contact resistances
US7098053B2 (en) Method of producing semiconductor elements using a test structure
US12007431B2 (en) Test circuit and method for operating the same
TWI619186B (zh) 用於監測半導體製造之方法及裝置
US6836106B1 (en) Apparatus and method for testing semiconductors
US6831474B2 (en) Apparatus and method for testing a plurality of electrical components that are coupled to one another
TWI847117B (zh) 測試電路及其操作方法
KR20070002599A (ko) 반도체 소자의 테스트 장치
CN108292614B (zh) 利用断开及短路检测两者的互连监测

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid