KR20180005302A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 서로 분리되어 배치되는 제1 및 제2 패드, 상기 제1 및 제2 패드와 연결되며, 상기 제1 및 제2 패드 사이에서 서로 병렬로 연결되는 제1 및 제2 테스트 소자, 상기 제1 테스트 소자와 직렬로 연결되는 제1 다이오드, 및 상기 제2 테스트 소자와 직렬로 연결되는 제2 다이오드를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치를 제조하는 공정에 있어서, 공정을 검증하기 위한 테스트 소자가 웨이퍼에 마련될 수 있다. 테스트 소자는 상기 공정을 통해 제조하고자 하는 집적 회로 칩이 형성되지 않는 제한된 영역 내에 마련되어야 하며, 테스트 소자의 개수가 줄어들 경우, 검증할 수 있는 공정의 개수 역시 감소할 수 밖에 없다. 따라서, 제한된 영역 내에 가능한 많은 수의 테스트 소자를 형성하기 위한 방안이 다양하게 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 제한된 영역 내에 가능한 많은 개수의 테스트 소자를 배치할 수 있는 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 실시예에 따른 반도체 장치는, 서로 분리되어 배치되는 제1 및 제2 패드, 상기 제1 및 제2 패드와 연결되며, 상기 제1 및 제2 패드 사이에서 서로 병렬로 연결되는 제1 및 제2 테스트 소자, 상기 제1 테스트 소자와 직렬로 연결되는 제1 다이오드, 및 상기 제2 테스트 소자와 직렬로 연결되는 제2 다이오드를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 집적회로 칩이 형성되는 복수의 칩 영역, 및 상기 복수의 칩 영역 사이에 배치되며, 적어도 하나의 테스트 영역을 포함하는 분할 영역을 포함하며, 상기 적어도 하나의 테스트 영역은, 서로 분리되어 배치되는 제1 및 제2 패드, 상기 제1 및 제2 패드 사이에 연결되며, 서로 병렬로 연결되는 제1 및 제2 테스트 소자, 상기 제1 및 제2 패드 중 어느 하나와, 상기 제1 테스트 소자 사이에 연결되며, 제1 방향으로 전류를 흘리는 제1 다이오드, 및 상기 제1 및 제2 패드 중 어느 하나와, 상기 제2 테스트 소자 사이에 연결되며, 상기 제1 방향과 다른 제2 방향으로 전류를 흘리는 제2 다이오드를 포함한다.
본 발명의 실시예에 따른 웨이퍼 제조 방법은, 복수의 칩 영역 및 상기 복수의 칩 영역 사이에 정의되는 분할 영역을 갖는 웨이퍼를 준비하는 단계, 상기 복수의 칩 영역 중 적어도 하나에 제1 및 제2 반도체 소자를 형성하는 동시에, 상기 분할 영역에 상기 제1 및 제2 반도체 소자 각각에 대응하는 제1 및 제2 테스트 소자를 형성하는 단계, 상기 제1 및 제2 테스트 소자 각각에 제1 및 제2 다이오드를 직렬로 연결하는 단계, 및 상기 제1 및 제2 테스트 소자에 전압을 공급하기 위한 제1 및 제2 패드를 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 테스트 방법은, 제1 및 제2 패드, 상기 제1 및 제2 패드에 연결되며 서로 병렬로 연결되는 제1 및 제2 테스트 소자, 및 상기 제1 및 제2 테스트 소자 각각에 직렬로 연결되는 제1 및 제2 다이오드를 준비하는 단계, 상기 제1 및 제2 패드에 전압을 공급하는 단계, 및 상기 제1 및 제2 테스트 소자 중 적어도 하나에 흐르는 전류를 검출하여 상기 제1 및 제2 테스트 소자를 검증하는 단계를 포함한다.
본 발명의 실시예에 따른 테스트 장치는, 서로 병렬 연결된 한 쌍의 테스트 소자를 한 쌍의 패드 사이에 연결하고, 적어도 하나의 패드와 각각의 테스트 소자 사이에 다이오드를 서로 다른 방향으로 연결할 수 있다. 따라서, 한 쌍의 패드 사이에 흐르는 전류의 방향에 따라서, 한 쌍의 테스트 소자 각각의 불량 여부를 판단할 수 있다. 결과적으로, 한 쌍의 패드 사이에 2개의 테스트 소자를 연결하여, 테스트 소자의 집적도를 높일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 도이다.
도 2는 도 1의 A 영역을 확대 도시한 도이다.
도 3은 도 2의 B 영역을 확대 도시한 도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치에 포함될 수 있는 테스트 영역을 간단하게 나타낸 회로도이다.
도 5는 도 4에 도시한 테스트 영역을 도시한 평면도이다.
도 6은 도 5에 도시한 테스트 영역의 I-I` 방향의 단면을 도시한 단면도이다.
도 7은 도 5에 도시한 테스트 영역의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
도 8 내지 도 10은 본 발명의 실시예에 따른 반도체 장치에 포함될 수 있는 테스트 영역의 동작을 설명하기 위해 제공되는 회로도이다.
도 11 및 도 12는 본 발명의 실시예에 따른 반도체 장치에서 테스트 소자의 검증 방법을 설명하기 위해 제공되는 도이다.
도 13은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 14는 본 발명의 실시예에 따른 반도체 장치가 적용될 수 있는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(10)는, 집적회로 칩이 형성되는 복수의 칩 영역(11)과, 복수의 칩 영역(11) 사이에 정의되는 분할 영역(12)을 포함할 수 있다. 복수의 칩 영역(11) 각각은 적어도 하나의 집적회로 칩을 포함할 수 있다. 즉, 복수의 칩 영역(11) 각각에는 저항, 커패시터, 트랜지스터, 다이오드 등과 같은 다양한 회로 소자들이 형성될 수 있다. 복수의 칩 영역(11)은 복수의 행과 열을 따라 배열될 수 있다.
분할 영역(12)은 스크라이빙(Scribing) 공정에 의해 복수의 칩 영역(11)을 서로 분리하여 집적회로 칩을 형성하기 위한 영역일 수 있다. 따라서 분할 영역(12)에는 집적회로 칩에 포함되는 회로 소자가 배치되지 않을 수 있다. 스크라이빙 공정의 효율성과 신뢰성 등을 고려하여, 분할 영역은 복수의 행과 열을 따라 배열된 복수의 칩 영역(11) 사이에 정의되는 복수의 직선들로 정의될 수 있다.
복수의 칩 영역(11)에 집적회로 칩을 형성하기 위해 복수의 반도체 공정이 진행될 수 있다. 복수의 반도체 공정이 적절히 진행되지 않을 경우, 오픈 또는 쇼트 불량이 발생할 수 있으며, 이는 집적회로 칩의 성능을 크게 저하시키는 주요 요인이 될 수 있다. 따라서, 집적회로 칩을 제조하는 도중에, 복수의 반도체 공정 각각이 적절히 수행되었는지 여부를 판단하기 위한 방법이 필요할 수 있다.
일 실시예로, 집적회로 칩을 제조하는 반도체 공정의 적절성을 판단하기 위해, 분할 영역(12) 내에 테스트 소자가 마련될 수 있다. 테스트 소자는 집적회로 칩에 포함되는 커패시터, 저항, 트랜지스터 등의 소자와 함께 형성되는 소자일 수 있다. 일 실시예로, 집적회로 칩에 저항을 형성하는 공정에서, 분할 영역(12) 내에 저항을 함께 형성하여 테스트 소자를 마련할 수 있다. 테스트 소자는 한 쌍의 패드에 연결되며, 상기 한 쌍의 패드 사이에 전류를 흘려 테스트 소자의 오픈 또는 쇼트 여부 등을 판단할 수 있다.
도 2는 도 1의 A 영역을 확대 도시한 도이다.
도 2를 참조하면, 서로 인접한 복수의 칩 영역(11) 사이에 분할 영역(12)이 정의되고, 분할 영역(12)에는 복수의 테스트 영역(TA)이 마련될 수 있다. 복수의 테스트 영역(TA)은 복수의 칩 영역(11) 사이에서 분할 영역(12)의 연장 방향을 따라 배치될 수 있다. 또는, 복수의 테스트 영역(TA) 중 적어도 일부가 복수의 칩 영역(11) 중 어느 하나와 오버랩되도록 배치될 수도 있다.
각 테스트 영역(TA)은 테스트 소자, 테스트 소자에 전류를 흘리기 위한 패드 등을 포함할 수 있다. 테스트 소자는 저항, 커패시터, 반도체 소자 중 적어도 하나를 포함할 수 있으며, 칩 영역(11)에 형성되는 저항, 커패시터, 반도체 소자 등과 함께 형성되는 소자일 수 있다.
즉, 본 발명의 실시예에 따르면, 복수의 칩 영역(11)과 분할 영역(12)을 웨이퍼에서 정의하고, 복수의 칩 영역(11) 중 적어도 일부에 반도체 소자를 형성함과 동시에 분할 영역(12)에 테스트 소자를 형성할 수 있다. 일 실시예로, 복수의 칩 영역(11)에 제1 및 제2 반도체 소자가 형성될 때, 분할 영역(12)에는 제1 및 제2 반도체 소자 각각에 대응하는 제1 및 제2 테스트 소자가 동시에 형성될 수 있다. 제1 및 제2 테스트 소자의 불량 여부를 검증하기 위하여, 제1 및 제2 테스트 소자는 제1 및 제2 패드에 연결될 수 있다. 또한, 제한된 분할 영역(12) 내에 형성되는 테스트 소자의 개수를 늘리기 위해, 제1 및 제2 테스트 소자는 제1 및 제2 패드 사이에서 서로 병렬로 연결되고, 제1 및 제2 테스트 소자 각각에는 직렬로 제1 및 제2 다이오드가 연결될 수 있다.
도 3은 도 2의 B 영역을 확대 도시한 도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치(10)는 복수의 테스트 영역(TA1-Tan)을 포함할 수 있다. 일 실시예로 하나의 테스트 영역(TA1)은, 제1 및 제2 패드(P1, P2)와, 그 사이에 연결되는 제1 및 제2 테스트 소자(TE1, TE2)를 포함할 수 있다. 제1 및 제2 테스트 소자(TE1, TE2)는 서로 병렬로 연결되며, 제1 및 제2 테스트 소자(TE1, TE2) 각각은 제1 및 제2 패드(P1, P2)와 직렬로 연결될 수 있다.
반도체 장치(10)의 테스트 공정에서 제1 및 제2 패드(P1, P2)에는 프로브가 각각 연결될 수 있다. 제1 및 제2 패드(P1, P2)에 연결된 프로브가 공급하는 전압에 의해, 제1 및 제2 패드(P1, P2) 각각은 입력 패드 및 출력 패드로 동작할 수 있다. 일 실시예로, 제1 패드(P1)에 제2 패드(P2)보다 높은 전압이 공급되면, 제1 패드(P1)가 입력 패드, 제2 패드(P2)가 출력 패드로 동작할 수 있다.
제1 패드(P1)와 제2 패드(P2) 사이에서 흐르는 전류는, 제1 및 제2 테스트 소자(TE1, TE2) 중 하나만을 통과할 수 있다. 제1 패드(P1)에서 제2 패드(P2)로 흐르는 전류가 제1 테스트 소자(TE1)만을 통과하는 경우, 제2 패드(P2)에 연결된 프로브를 통해 제2 패드(P2)의 전압 등을 측정함으로써, 제1 테스트 소자(TE1)의 불량 여부를 판단할 수 있다.
도 3에 도시한 바와 같이, 적어도 일부의 패드는 서로 인접한 테스트 영역들(TA1-TAn)에 의해 공유될 수 있다. 일 실시예로 제1 테스트 영역(TA1)은 한 쌍의 패드(P1, P2)와 한 쌍의 테스트 소자(TE1, TE2)를 포함하는데, 이중 하나의 패드(P2)가 서로 인접한 제2 테스트 영역(TA2)에 의해 공유될 수 있다. 서로 인접한 테스트 영역들(TA1-TAn)이 하나의 패드를 공유함으로써, 제한된 영역에 많은 테스트 소자들(TE1, TE2)을 배치할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치에 포함될 수 있는 테스트 영역을 간단하게 나타낸 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 테스트 영역은 제1 및 제2 패드(P1, P2), 제1 및 제2 저항(R1, R2), 제1 및 제2 다이오드(D1, D2)를 포함할 수 있다. 도 4에 도시한 실시예에서, 제1 및 제2 저항(R1, R2)이 그 불량 여부를 검증하기 위한 테스트 소자일 수 있으며, 저항 이외에 커패시터, 트랜지스터, 다이오드 등의 다양한 소자로 변형될 수 있음은 물론이다.
제1 및 제2 저항(R1, R2) 각각은 제1 및 제2 패드(P1, P2) 사이에 연결되며, 서로 병렬로 연결될 수 있다. 한편, 제1 및 제2 다이오드(D1, D2) 각각은 제1 및 제2 저항(R1, R2)에 직렬로 연결되는데, 제1 및 제2 다이오드(D1, D2)의 연결 방향은 서로 반대일 수 있다. 일 실시예로, 제1 및 제2 다이오드(D1, D2)는 동시에 턴-온될 수 없으며, 둘 중 하나가 턴-온되면 나머지 하나는 턴-오프될 수 있다.
제1 및 제2 패드(P1, P2)는 테스트 장치의 프로브와 연결되어 소정의 전압을 공급받을 수 있다. 제1 패드(P1)에 더 높은 전압이 공급되면 제1 다이오드(D1)가 턴-온되며, 테스트 장치는 제2 패드(P2)로부터 전류를 검출할 수 있다. 반대로 제2 패드(P2)에 더 높은 전압이 공급되면 제2 다이오드(D2)가 턴-온되며, 테스트 장치는 제1 패드(P1)로부터 전류를 검출할 수 있다. 테스트 장치는 전압 공급 조건에 따라 제1 및 제2 패드(P1, P2) 중 어느 하나에서 전류를 검출함으로써, 제1 및 제2 저항(R1, R2)에서 오픈 불량이 발생하였는지 여부를 판단할 수 있다. 즉, 서로 반대 방향으로 연결되는 제1 및 제2 다이오드(D1, D2)에 의해, 한 쌍의 패드(P1, P2)로 2개의 저항(R1, R2)의 불량 여부를 검증할 수 있다.
도 5는 도 4에 도시한 테스트 영역을 도시한 평면도이다.
도 5를 참조하면, 테스트 영역에 포함시켜 그 불량 여부를 검증하고자 하는 제1 및 제2 저항(R1, R2)은 배선 저항 형태로 구현될 수 있다. 제1 및 제2 저항(R1, R2)은 도 1에 도시한 칩 영역(11)에 형성되는 저항 소자 중 적어도 하나와 같은 공정에서 형성될 수 있다. 제1 및 제2 저항(R1, R2)의 불량 여부를 검증함으로써, 칩 영역(11)에 형성된 상기 적어도 하나의 저항 소자의 불량 여부를 판단할 수 있다.
제1 및 제2 저항(R1, R2)과 제2 패드(P2) 사이에는 제1 및 제2 다이오드(D1, D2)가 형성될 수 있다. 제1 및 제2 다이오드(D1, D2)는 도 4에 도시한 회로와 같이 서로 다른 방향으로 전류를 흘리도록 형성될 수 있다. 이하, 도 6 및 도 7을 참조하여 테스트 영역의 구조를 더욱 자세히 설명하기로 한다.
도 6은 도 5에 도시한 테스트 영역의 I-I` 방향의 단면을 도시한 단면도이며, 도 7은 도 5에 도시한 테스트 영역의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
우선 도 6을 참조하면, 기판(SUB) 내에 제1 다이오드(D1)가 형성될 수 있다. 제1 다이오드(D1)는 기판(SUB) 내에 N형 불순물을 주입하여 N-WELL(21)을 형성하고, 그 내부에 N형 및 P형 불순물을 각각 주입하여 캐소드(22)와 애노드(23)를 마련함으로써 형성될 수 있다. 도 6에 도시한 바와 같이, 캐소드(22)는 제1 비아(V1)를 통해 제2 패드(P2)와 연결되며, 애노드(23)는 제2 비아(V2)를 통해 제1 저항(R1)과 연결될 수 있다. 제1 저항(R1)은 제3 비아(V3)를 통해 제1 패드(P1)와 연결될 수 있다.
도 6에 도시한 실시예에서, 기판(SUB) 상에 복수의 층을 갖는 절연층(IL)이 마련되고 그 내부에 제1 저항(R1)이 배치될 수 있다. 제1 저항(R1)은 복수의 비아(V1, V2, V3)를 통해 제1 및 제2 패드(P1, P2), 제1 다이오드(D1) 등과 전기적으로 연결될 수 있다. 제1 다이오드(D1)와 제1 저항(R1), 제1 및 제2 패드(P1, P2)의 구조 및 배치는 다양하게 변형될 수 있다. 제1 다이오드(D1)는 P형 다이오드인 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
다음으로 도 7을 참조하면, 기판(SUB) 내에 제2 다이오드(D2)가 형성될 수 있다. 제2 다이오드(D2)는 제4 비아(V4)를 통해 제2 패드(P2)와, 제5 비아(V5)를 통해 제2 저항(R2)과 연결될 수 있다. 제2 저항(R2)은 제1 저항(R1)과 같은 레벨에 배치될 수 있으며, 제2 다이오드(D2)는 제1 다이오드(D1)와 유사한 구조를 가질 수 있다. 일 실시예에서, 제1 및 제2 다이오드(D1, D2)는 동시에 형성될 수 있다.
다만, 제1 다이오드(D1)와 제2 다이오드(D2)는 서로 뒤바뀐 캐소드와 애노드 위치를 가질 수 있다. 즉, 제2 다이오드(D2)의 캐소드(32)는 제2 저항(R2)에 연결되며, 애노드(33)는 제2 패드(P2)에 연결될 수 있다. 따라서, 제2 패드(P2)보다 제1 패드(P1)에 높은 전압이 인가되면 제2 다이오드(D2)는 턴-오프되고 제1 다이오드(D1)만 턴-온되며, 반대로 제2 패드(P2)보다 제1 패드(P1)에 낮은 전압이 인가되면 제1 다이오드(D1)는 턴-오프되고 제2 다이오드(D2)만 턴-온될 수 있다. 제1 및 제2 패드(P1, P2) 중에서 상대적으로 높은 전압을 공급받는 패드는 입력 패드로, 낮은 전압을 공급받는 패드는 출력 패드로 동작할 수 있다.
도 8 내지 도 10은 본 발명의 실시예에 따른 반도체 장치에 포함될 수 있는 테스트 영역의 동작을 설명하기 위해 제공되는 회로도이다.
우선 도 8를 참조하면, 본 발명의 실시예에 따른 테스트 영역(100)은, 제1 및 제2 패드(101, 102), 제1 및 제2 테스트 소자(103, 104)와, 제1 및 제2 다이오드(105, 106)를 포함할 수 있다. 제1 및 제2 테스트 소자(103, 104) 각각은 제1 및 제2 패드(101, 102)에 연결되며, 제1 및 제2 테스트 소자(103, 104)는 서로 병렬로 연결될 수 있다.
제1 및 제2 테스트 소자(103, 104) 각각은 제1 및 제2 다이오드(105, 106)와 직렬로 연결되며, 이때 제1 및 제2 다이오드(105, 106)의 연결 방향은 서로 반대일 수 있다. 도 8에 도시한 실시예를 참조하면, 제1 다이오드(105)는 제1 테스트 소자(103)와 제1 패드(101) 사이에 연결되며, 제1 다이오드(105)의 애노드가 제1 패드(101)와, 캐소드가 제1 테스트 소자(103)와 연결될 수 있다. 제2 테스트 소자(104)와 제2 패드(104) 사이에 연결되는 제2 다이오드(106)는, 애노드가 제2 테스트 소자(104)에, 캐소드가 제2 패드(104)에 연결될 수 있다. 따라서, 제1 및 제2 패드(101, 102)에 공급되는 전압의 대소 관계에 따라, 제1 및 제2 다이오드(105, 106) 중 어느 하나만 턴-온될 수 있으며, 그에 따라 제1 및 제2 테스트 소자(103, 104) 중 어느 하나에만 전류가 흐를 수 있다.
제1 패드(101)에 공급되는 전압이 제2 패드(102)에 공급되는 전압보다 큰 경우, 제1 패드(101)가 입력 패드로, 제2 패드(102)가 출력 패드로 동작할 수 있다. 상기와 같은 전압 조건에서 제1 다이오드(105)는 턴-온되는 반면, 제2 다이오드(106)는 턴-오프되므로, 제1 테스트 소자(103)에만 전류가 흐를 수 있다. 따라서, 제2 패드(102)에 접촉된 프로브를 통해 제2 패드(102)의 전압 등을 측정함으로써, 제1 테스트 소자(103)의 불량 여부를 판단할 수 있다.
반대로, 제2 패드(102)에 제1 패드(101)보다 높은 전압이 공급되는 경우, 제2 패드(102)가 입력 패드로, 제1 패드(101)가 출력 패드로 동작할 수 있다. 상기와 같은 전압 조건에서는 제2 다이오드(106)가 턴-온되고 제1 다이오드(105)가 턴-오프되며, 따라서 제2 테스트 소자(104)의 불량 여부를 검증할 수 있다.
다음으로 도 9를 참조하면, 제1 및 제2 다이오드(115, 116)가 서로 다른 패드(111, 112)에 연결될 수 있다. 도 9에 도시한 실시예에 따른 테스트 영역(110)에서, 제1 다이오드(115)는 제1 테스트 소자(113)와 제1 패드(111) 사이에, 제2 다이오드(116)는 제2 테스트 소자(114)와 제2 패드(112) 사이에 연결될 수 있다. 즉, 본 발명의 다양한 실시예에서, 제1 및 제2 다이오드(115, 116)는 서로 다른 방향으로 전류를 흘릴 수 있도록 제1 및 제2 테스트 소자(113, 114)와 각각 연결되는 것으로 이해될 수 있으며, 패드(111, 112)와 테스트 소자(113, 114) 및 다이오드(115, 116)의 연결 및 배치 구조는 다양하게 변형될 수 있다.
도 10을 참조하면, 테스트 영역(200)은 제1 및 제2 패드(201, 202)에 연결되는 보호 다이오드(211, 212, 214, 215)를 포함할 수 있다. 보호 다이오드(211, 212, 214, 215)는 정전기(Electro Static Discharge, ESD)로부터 각 패드(201, 202) 및 테스트 소자(203, 204) 등을 보호하기 위해 마련되는 소자일 수 있다.
일 실시예로, 제1 패드(201)는 제1 p-타입 다이오드(211) 및 제1 n-타입 다이오드(212)와 연결될 수 있다. 제1 p-타입 다이오드(211)의 캐소드는 전원 전압(VCC)과 연결되며, 제1 n-타입 다이오드(212)의 애노드는 접지 전압(GND)과 연결될 수 있다. 제1 패드(201)로부터 유입되는 양의 정전기는 제1 p-타입 다이오드(211)를 통해 전원 전압(VCC)으로 빠져나가며, 제1 패드(201)로부터 유입되는 음의 정전기는 제1 n-타입 다이오드(212)를 통해 접지 전압(GND)으로 빠져나갈 수 있다. 따라서, 제1 패드(201)로부터 유입되는 정전기가 테스트 소자(203, 204) 및 다이오드(205, 206)까지 전달되는 것을 방지할 수 있다. 한편, 제2 패드(202)와 연결된 제2 p-타입 다이오드(214) 및 제2 n-타입 다이오드(215)의 동작은 제1 p-타입 다이오드(211) 및 제1 n-타입 다이오드(212)와 유사할 수 있다.
한편, 제1 및 제2 패드(201, 202)는 보호 저항(213, 216)과 연결될 수 있다. 보호 저항(213, 216)은 p-타입 다이오드(211, 214)와 n-타입 다이오드(212, 215) 사이의 노드에 연결될 수 있으며, 제1 및 제2 패드(201, 202)를 통해 순간적으로 고전압 또는 고전류가 인가될 경우, 이를 소모하여 테스트 소자(203, 204) 및 다이오드(205, 206)의 손상을 방지할 수 있다.
제1 및 제2 패드(201, 202) 사이에는 제1 및 제2 테스트 소자(203, 204)와 제1 및 제2 다이오드(205, 206)가 각각 연결될 수 있다. 제1 및 제2 테스트 소자(203, 204)와 제1 및 제2 다이오드(205, 206)의 연결 관계 및 동작은 앞서 도 8 및 도 9를 참조하여 설명한 바와 유사할 수 있다.
한편, 도 10에 도시한 실시예에서, 제1 및 제2 다이오드(205, 206)는 보호 다이오드(211, 212, 214, 215)와 같은 공정에서 형성될 수 있다. 보호 다이오드(211, 212, 214, 215)를 형성하는 공정에서 제1 및 제2 다이오드(205, 206)를 함께 형성함으로써, 제조 공정의 단계가 늘어나는 것을 방지할 수 있다.
도 11 및 도 12은 본 발명의 실시예에 따른 반도체 장치에서 테스트 소자의 검증 방법을 설명하기 위해 제공되는 도이다.
도 11 및 도 12을 참조하면, 본 발명의 실시예에서 테스트 소자(103, 104)를 검증하기 위해, 외부 테스트 장치의 제1 및 제2 프로브(P1, P2)를 제1 및 제2 패드(101, 102)에 각각 접촉하고 서로 다른 전압(V1, V2)을 공급할 수 있다. 우선 도 11을 참조하면, 제1 패드(101)에 접촉한 제1 프로브(P1)로부터 공급되는 제1 전압(V1)이, 제2 패드(102)에 접촉한 제2 프로브(P2)로부터 공급되는 제2 전압(V2)보다 클 수 있다.
제1 전압(V1)이 제2 전압(V2)보다 큰 경우, 전류는 제1 패드(101)에서 제2 패드(102)로 흐를 수 있다. 따라서, 제1 다이오드(105)는 순방향으로 바이어스되어 턴-온되고, 제2 다이오드(106)는 역방향으로 바이어스되어 턴-오프될 수 있다. 즉, 제1 테스트 소자(103)에는 제1 전류(I1)가 흐르는 반면, 제2 테스트 소자(104)로 흐르는 제2 전류(I2)는 제2 다이오드(106)에 의해 차단될 수 있다. 테스트 장치는 출력 패드로 동작하는 제2 패드(102)의 전압 등을 측정함으로써, 제1 테스트 소자(103)의 불량 여부를 검증할 수 있다.
일 실시예로, 제2 패드(102)에서 전압을 검출한 결과, 제2 패드(102)의 전압이 지나치게 크거나 작은 경우, 제1 테스트 소자(103)가 불량인 것으로 판단될 수 있다. 제1 테스트 소자(103)가 저항인 경우, 제1 및 제2 전압(V1, V2)에 따라 제1 전류(I1)가 결정되며, 그에 따라 제2 패드(102)에서 제1 전류(I1)를 검출할 수 있다. 테스트 장치는, 제2 패드(102)에서 검출되는 제1 전류(I1)가 지나치게 작을 경우, 제1 테스트 소자(103)에서 오픈 불량이 발생한 것으로 판단할 수 있다. 제1 테스트 소자(103)가 커패시터인 경우, 테스트 장치는 제2 패드(102)에서 검출되는 제1 전류(I1)가 지나치게 클 때 제1 테스트 소자(103)에서 쇼트 불량이 발생한 것으로 판단할 수 있다.
다음으로 도 12을 참조하면, 도 11에 도시한 실시예와 유사하게 외부 테스트 장치의 제1 및 제2 프로브(P1, P2)를 제1 및 제2 패드(101, 102)에 각각 접촉하고 서로 다른 전압(V1, V2)을 공급할 수 있다. 다만, 도 11에 도시한 실시예와 달리 도 12에 도시한 실시예에서는 제2 전압(V2)이 제1 전압(V1)보다 클 수 있다. 따라서, 제2 패드(102)가 입력 패드로서 동작하고, 제1 패드(101)가 출력 패드로서 동작할 수 있다.
제2 전압(V2)이 제1 전압(V1)보다 상대적으로 크기 때문에, 제1 다이오드(105)는 역방향으로 바이어스되어 턴-오프되고, 제2 다이오드(106)는 순방향으로 바이어스되어 턴-온될 수 있다. 따라서 도 12에 도시한 바와 같이 제1 테스트 소자(103)에 공급되는 제1 전류(I1)는 출력 패드인 제1 패드(101)까지 전달되지 못하며, 제2 테스트 소자(104)를 통과한 제2 전류(I2)는 제1 패드(101)까지 전달될 수 있다.
테스트 장치는, 제1 패드(101)에서 측정한 제2 전류(I2)를 소정의 기준 값과 비교하여 제2 테스트 소자(104)의 불량 여부를 판단할 수 있다. 일 실시예로 제2 전류(I2)가 기준 값을 초과하면, 테스트 장치는 제2 테스트 소자(104)에서 쇼트 불량이 발생한 것으로 판단할 수 있다. 이때 제2 테스트 소자(104)는 커패시터, 또는 서로 분리되어야 하는 도전 패턴 등일 수 있다. 반대로, 제2 전류(I2)가 기준 값 미만이면, 테스트 장치는 제2 테스트 소자(104)에서 오픈 불량이 발생한 것으로 판단할 수 있다. 이때 제2 테스트 소자(104)는 저항 등의 소자일 수 있다.
도 11 및 도 12에 도시한 실시예에서, 테스트 장치는 제1 또는 제2 전류(I1, I2)를 검출하여 테스트 소자들(103, 104)의 오픈 불량 또는 쇼트 불량을 검출할 수 있다. 일 실시예로, 테스트 소자들(103, 104)이 저항인 경우, 테스트 장치는 제1 또는 제2 전류(I1, I2)로부터 저항의 오픈 불량 여부를 검출할 수 있다. 한편, 테스트 소자들(103, 104)이 커패시터인 경우, 테스트 장치는 제1 또는 제2 전류(I1, I2)로부터 커패시터의 쇼트 불량 여부를 검출할 수 있다. 표 1 및 표 2 각각은 테스트 소자들(103, 104)이 저항인 경우와 커패시터인 경우에 오픈 및 쇼트 불량을 판단하기 위한 방법에 대응할 수 있다.
전류 검출 결과 전압 조건 V1 > V2 전압 조건 V1 < V2
LOW CURRENT 제1 테스트 소자 오픈 불량 제2 테스트 소자 오픈 불량
HIGH CURRENT 제1 테스트 소자 정상 제2 테스트 소자 정상
전류 검출 결과 전압 조건 V1 > V2 전압 조건 V1 < V2
LOW CURRENT 제1 테스트 소자 정상 제2 테스트 소자 정상
HIGH CURRENT 제1 테스트 소자 쇼트 불량 제2 테스트 소자 쇼트 불량
도 11 및 도 12을 참조하여 설명한 바와 같이, 본 발명의 실시예에서는 제1 및 제2 패드(101, 102) 각각에 공급되는 제1 및 제2 전압(V1, V2)의 대소 관계에 따라, 제1 및 제2 다이오드(105, 106) 각각의 온/오프가 결정될 수 있다. 즉, 제1 및 제2 전압(V1, V2)의 대소 관계에 따라 입출력패드가 서로 다르게 결정되므로, 제1 및 제2 테스트 소자(103, 104)를 2개의 패드(101, 102)에 연결하여 검증할 수 있다. 따라서, 제한된 영역에 많은 수의 테스트 소자(103, 104)를 배치할 수 있다.
도 13는 본 발명의 실시예에 따른 반도체 장치의 검증 동작을 설명하기 위해 제공되는 흐름도이다. 이하, 설명의 편의를 위하여 도 11 및 도 12을 함께 참조하여 설명하기로 한다.
도 13를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 동작은 테스트 장치가 프로브(P1, P2)를 통해 제1 패드(101)에 높은 전압을 인가하는 것으로 시작할 수 있다(S10). 여기서 제1 패드(101)에 인가되는 높은 전압이란, 제1 패드(101)와 쌍을 이루는 제2 패드(102)보다 제1 패드(101)에 상대적으로 더 높은 전압이 인가된다는 것으로 이해될 수 있다. 상기와 같은 전압 바이어스 조건에 의해, 제1 패드(101)가 입력 패드로, 제2 패드(102)가 출력 패드로 동작할 수 있다.
제1 패드(101)에 더 높은 전압이 공급되면, 상기 테스트 장치는 제1 패드(101)에서 제2 패드(102)로 흐르는 전류를 검출할 수 있다(S11). 상기 전류는 순방향으로 바이어스된 제1 다이오드(105) 및 역방향으로 바이어스된 제2 다이오드(106)에 의해 제1 테스트 소자(103)에만 흐르는 제1 전류(I1)일 수 있으며, 출력 패드로 동작하는 제2 패드(102)에서 검출될 수 있다. 제2 패드(102)에서 검출된 상기 전류는 소정의 기준 범위와 비교되며, 상기 비교 결과에 따라 제1 테스트 소자(103)의 불량 여부를 판단할 수 있다(S12). 앞서 설명한 바와 같이 상기 테스트 장치는, 제1 전류(I1)가 상기 기준 범위의 상한보다 크면 쇼트 불량, 상기 기준 범위의 하한보다 작으면 오픈 불량이 제1 테스트 소자(103)에서 발생한 것으로 판단할 수 있다.
제1 패드(101)에 더 높은 전압을 인가하는 바이어스 조건에서 제1 테스트 소자(103)의 검증이 완료되면, 상기 테스트 장치는 프로브(P1, P2)를 통해 제2 패드(102)에 상대적으로 더 높은 전압을 인가할 수 있다(S13). S10 단계와 마찬가지로 S13 단계의 전압 바이어스 조건은, 제2 패드(102)에 인가되는 전압이 제1 패드(101)에 인가되는 전압보다 큰 것으로 이해될 수 있다.
상기 테스트 장치는 제2 패드(102)에 더 높은 전압이 인가되는 동안, 제2 패드(102)에서 제1 패드(101)로 흐르는 전류를 검출할 수 있다(S14). S14 단계에서 검출되는 전류는, 순방향으로 바이어스된 제2 다이오드(106)에 의해 제2 테스트 소자(104)를 흐르는 제2 전류(I2)일 수 있다. 상기 테스트 장치는 제2 전류(I2)를 소정의 기준 범위와 비교하여 제2 테스트 소자(104)의 불량 여부를 판단할 수 있다.
일 실시예로 제1 테스트 소자(103)와 제2 테스트 소자(104)는 서로 다른 소자를 포함할 수 있다. 이 경우, S13 단계와 S16 단계에서 제1 전류(I1) 및 제2 전류(I2)와 각각 비교되는 기준범위는 서로 다를 수 있다.
한편, 일 실시예에서 제1 및 제2 테스트 소자(103, 104)가 서로 다른 종류의 소자를 갖는 경우, 상기 테스트 장치는 출력 패드에서 서로 다른 파라미터를 검출하여 제1 및 제2 테스트 소자(103, 104)를 검증할 수 있다. 제1 테스트 소자(103)가 저항인 경우, 상기 테스트 장치는 제2 패드(104)로부터 전류를 검출하여 제1 테스트 소자(103)의 불량 여부를 판단할 수 있다. 제2 테스트 소자(104)가 커패시터인 경우, 상기 테스트 장치는 입력 패드인 제2 패드(102)를 통해 전류를 공급하고 출력 패드인 제1 패드(101)에서 전압을 검출함으로써 제2 테스트 소자(104)의 불량 여부를 판단할 수 있다.
즉, 본 발명의 실시예에서, 제1 및 제2 테스트 소자(103, 104)의 종류에 따라 다양한 검증 방법이 이용될 수 있다. 제1 및 제2 패드(101, 102)는, 제1 및 제2 테스트 소자(103, 104) 중 검증하고자 하는 테스트 소자의 종류에 따라 각각 입력 패드 및 출력 패드로 동작할 수 있다. 본 발명의 실시예에서는 2개의 패드를 이용하여 2개의 테스트 소자를 검증할 수 있어, 테스트 소자의 집적도를 높이고 그에 따라 한정된 영역을 더욱 효율적으로 활용할 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 장치가 적용될 수 있는 전자 기기를 나타낸 블록도이다.
도 14를 참조하면, 일 실시 형태에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다. 프로세서(1050)와 메모리(1040), 통신부(1010) 등을 제조하는 공정에서, 본 발명의 실시예에 따른 테스트 영역이 적용되어 제조 공정의 불량 여부를 검증할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 110: 테스트 영역
101, 111: 제1 패드
102, 112: 제2 패드
103, 113: 제1 테스트 소자
104, 114: 제2 테스트 소자
105, 115: 제1 다이오드
106, 116: 제2 다이오드

Claims (10)

  1. 서로 분리되어 배치되는 제1 및 제2 패드;
    상기 제1 및 제2 패드와 연결되며, 상기 제1 및 제2 패드 사이에서 서로 병렬로 연결되는 제1 및 제2 테스트 소자;
    상기 제1 테스트 소자와 직렬로 연결되는 제1 다이오드; 및
    상기 제2 테스트 소자와 직렬로 연결되는 제2 다이오드; 를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 패드에 상기 제2 패드보다 높은 전압이 공급되면, 상기 제1 다이오드는 턴-온되고 상기 제2 다이오드는 턴-오프되는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 패드에 상기 제2 패드보다 높은 전압이 공급되는 경우, 상기 제1 패드에서 상기 제2 패드로 흐르는 전류에 따라 상기 제1 테스트 소자의 불량 여부가 결정되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 패드에 상기 제2 패드보다 낮은 전압이 공급되면, 상기 제1 다이오드는 턴-오프되고 상기 제2 다이오드는 턴-온되는 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 패드에 상기 제1 패드보다 높은 전압이 공급되는 경우, 상기 제2 패드에서 상기 제1 패드로 흐르는 전류에 따라 상기 제2 테스트 소자의 불량 여부가 결정되는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 다이오드는 상기 제1 패드와 상기 제1 테스트 소자 사이에 연결되고, 상기 제2 다이오드는 상기 제1 패드와 상기 제2 테스트 소자 사이에 연결되는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 다이오드는 상기 제1 패드와 상기 제1 테스트 소자 사이에 연결되고, 상기 제2 다이오드는 상기 제2 패드와 상기 제2 테스트 소자 사이에 연결되는 반도체 장치.
  8. 집적회로 칩이 형성되는 복수의 칩 영역; 및
    상기 복수의 칩 영역 사이에 배치되며, 적어도 하나의 테스트 영역을 포함하는 분할 영역; 을 포함하며,
    상기 적어도 하나의 테스트 영역은,
    서로 분리되어 배치되는 제1 및 제2 패드;
    상기 제1 및 제2 패드 사이에 연결되며, 서로 병렬로 연결되는 제1 및 제2 테스트 소자;
    상기 제1 및 제2 패드 중 어느 하나와, 상기 제1 테스트 소자 사이에 연결되며, 제1 방향으로 전류를 흘리는 제1 다이오드; 및
    상기 제1 및 제2 패드 중 어느 하나와, 상기 제2 테스트 소자 사이에 연결되며, 상기 제1 방향과 다른 제2 방향으로 전류를 흘리는 제2 다이오드; 를 포함하는 반도체 장치.
  9. 복수의 칩 영역 및 상기 복수의 칩 영역 사이에 정의되는 분할 영역을 갖는 웨이퍼를 준비하는 단계;
    상기 복수의 칩 영역 중 적어도 하나에 제1 및 제2 반도체 소자를 형성하는 동시에, 상기 분할 영역에 상기 제1 및 제2 반도체 소자 각각에 대응하는 제1 및 제2 테스트 소자를 형성하는 단계;
    상기 제1 및 제2 테스트 소자 각각에 제1 및 제2 다이오드를 직렬로 연결하는 단계; 및
    상기 제1 및 제2 테스트 소자에 전압을 공급하기 위한 제1 및 제2 패드를 형성하는 단계; 를 포함하는 웨이퍼 제조 방법.
  10. 제1 및 제2 패드, 상기 제1 및 제2 패드에 연결되며 서로 병렬로 연결되는 제1 및 제2 테스트 소자, 및 상기 제1 및 제2 테스트 소자 각각에 직렬로 연결되는 제1 및 제2 다이오드를 준비하는 단계;
    상기 제1 및 제2 패드에 전압을 공급하는 단계; 및
    상기 제1 및 제2 테스트 소자 중 적어도 하나에 흐르는 전류를 검출하여 상기 제1 및 제2 테스트 소자를 검증하는 단계; 를 포함하는 반도체 장치의 테스트 방법.
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