KR20140128620A - 테스트 패드의 미스얼라인 검출 장치 - Google Patents

테스트 패드의 미스얼라인 검출 장치 Download PDF

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Abstract

테스트 패드와 프로브 카드의 미스얼라인을 검출하기 위한 장치로서, 테스트 패드부, 상기 테스트 패드부를 둘러싸도록 구성되며 상기 테스트 패드부와 일정 간격을 유지하도록 형성되는 가드부, 및 상기 가드부에 소정 전압을 제공하는 전원 제공부를 포함한다.

Description

테스트 패드의 미스얼라인 검출 장치{Apparatus of Detecting Mis-alignment of Test Pad}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 테스트 패드의 미스얼라인 검출 장치에 관한 것이다.
최근 반도체 장치가 고집적화 됨에 따라, 이에 상응하는 복잡한 반도체 소자의 기능을 점검하는 검사기술에 대한 중요도가 높아지고 있다.
일반적으로, 반도체 소자의 검사는 개개의 단위 공정에서 단위 공정에 관련된 기초적인 검사가 이루어진 후, 전반적인 반도체 칩에 대한 전기적 검사는 반도체 칩이 제조된 이후, 테스트 장비(tester)와 프로브 스테이션(Probe Station)을 이용한 웨이퍼 레벨에서 이루어진다.
이와 같은 웨이퍼 레벨 테스트는 반도체 소자의 개개의 종류 및 기능에 따라 점검하는 방식이 각각 상이하지만, 크게 단선 및 단락검사(open short test), 기능검사(Functional test), 직류를 이용한 전류-전압 특성검사(DC test; Direct current test) 및 교류를 이용한 스피드 검사(AC test; Alternating current test) 등으로 분류할 수 있다.
이러한 웨이퍼 레벨 테스트는 반도체 제조 공정의 최종 단계에서 결함이 있는 반도체 소자를 선별하여 제거하는 것과, 선별된 반도체 소자의 결함에 대한 원인 분석을 통하여 문제점을 개선함으로써 전체적인 공정능력 및 수율을 향상시키는 역할을 한다.
이와 같은 웨이퍼 레벨 테스트는 프로브 스테이션에 장착되는 프로브 카드의 니들을 이용하여, 반도체 칩을 구성하는 소자들의 전기적을 특성을 측정하는 공정이다.
상기 프로브 카드의 니들은 반도체 칩, 즉, 웨이퍼의 스크라이브 래인에 형성되어 있는 패드와 전기적으로 연결된 테스트 패드를 콘택하고, 상기 니들을 통해 전기적 신호를 인가한 다음, 인가된 전기적 신호로부터 체크되는 신호에 의해 반도체 칩의 불량 여부, 즉 반도체 칩을 구성하는 소자들이 전기적 특성을 판단한다.
그런데, 반도체 소자의 고집적화에 따라, 테스트 니들과 테스트 패턴간의 얼라인 과정에서, 잦은 미스 얼라인이 발생되고 있다. 이로 인해, 웨이퍼 레벨 테스트 결과가 부정확해져서 테스트 수율이 저하되는 문제점이 있다.
본 발명은 테스트 패턴과 프로브 패드간의 미스얼라인을 방지할 수 있는 미스얼라인 검출 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 미스얼라인 검출 장치는, 테스트 패드부; 상기 테스트 패드부를 둘러싸도록 구성되며 상기 테스트 패드부와 일정 간격을 유지하도록 형성되는 가드부, 및 상기 가드부에 소정 전압을 제공하는 전원 제공부를 포함한다.
또한, 본 실시예에 따른 미스얼라인 검출 장치는, 테스트 패드부, 상기 테스트 패드부의 장축과 평행하도록 형성되며, 상기 테스트 패드부의 장축을 기준으로 상기 테스트 패드부의 일측 및 타측에 배치되는 제 1 가드 패턴들, 상기 테스트 패드의 단축과 평행하도록 형성되며, 상기 테스트 패드부의 단축을 기준으로 상기 테스트 패드부의 일측 및 타측에 배치되는 제 2 가드 패턴들, 및 상기 테스트 패드부의 일측 및 타측에 형성되는 상기 제 1 가드 패턴들과 상기 제 2 가드 패턴들 각각에 서로 다른 전압을 제공하도록 구성되는 전원 제공부를 포함한다.
또한, 본 실시예의 미스얼라인 검출 장치는, 테스트 패드부, 상기 테스트 패드부와 일정 거리를 두고 이격되어 배치되며 상기 테스트 패드부를 감싸도록 형성되는 복수의 패턴으로 구성되는 가드부, 및 상기 가드부의 복수의 패턴 각각에 각기 상이한 전원 전압을 제공하도록 구성되는 전원 제공부를 포함하며, 상기 가드부의 테스트 패드부와 프로브 카드의 니들의 미스얼라인시, 상기 프로브 카드로부터 검출되는 전류에 의해 미스얼라인 여부 및 방향을 검출하도록 구성된다.
본 발명에 의하면, 테스트 패드들이 설치되는 스크라이브 래인 내에 테스트 패드와 프로브 카드의 니들간의 미스 얼라인을 검출할 수 있는 얼라인 불량 검출 장치를 설치한다. 이에 따라, 미스 얼라인이 발생 여부는 물론, 미스 얼라인 방향까지 용이하게 예측할 수 있다.
도 1은 본 발명의 일 실시예에 따른 미스얼라인 검출 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 미스얼라인 불량 검출 장치의 세부 회로도이다.
도 3은 도 1의 테스트 패드부를 확대하여 나타낸 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 테스트 패드부를 보여주는 평면도이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 미스얼라인 검출 장치의 세부 회로도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1을 참조하면, 얼라인 불량 감지 장치(100)는 제 1 전원 제공부(110), 제 2 전원 제공부(130) 및 불량 검출부(150)을 포함한다.
제 1 전원 제공부(110)는 상기 불량 검출부(150)에 제 1 레벨의 전압(VDD1, 이하 제 1 전원 전압)을 제공하고, 제 2 전원 제공부(130)는 상기 제 1 레벨과 상이한 제 2 레벨의 전압(VSS1, 이하 제 2 전원 전압)을 상기 불량 검출부(150)에 제공한다.
불량 검출부(150)는 제 1 및 제 2 전원 제공부(110,130)로부터 제 1 및 제 2 전원 전압(VDD1,VSS1)을 각각 인가받아, 프로브 카드의 니들(도시되지 않음)과 테스트 패드(도시되지 않음)가 정확히 얼라인되었는지를 확인한다.
본 실시예의 불량 검출부(150)는 테스트 패드부를 포함할 수 있으며, 프로브 카드의 니들과 상기 테스트 패드부가 정확히 얼라인되지 않는 경우, 상기 제 1 또는 제 2 전원 전압(VDD1,VSS1)에 따른 전류가 출력되도록 구성될 수 있다.
이와 같은 본 실시예의 얼라인 불량 장치에 대해 보다 자세히 설명하면, 도 2에 도시된 바와 같이, 제 1 전원 제공부(110)는 제 1 스위칭 소자(N1), 제 1 저항(R1) 및 제 2 저항(R2)로 구성될 수 있다. 제 1 스위칭 소자(N1)는 예를 들어, NMOS 트랜지스터일 수 있으며, 그것의 게이트 및 드레인 각각은 하이 레벨에 해당하는 제 1 전원 터미널(VDD)과 전기적으로 연결되어, 상기 제 1 스위칭 소자(N1)는 턴온 상태를 유지한다. 제 1 저항(R1)은 제 1 전원 터미널(VDD)과 제 1 스위칭 소자(N1)의 게이트 사이에 연결되어, 제 1 스위칭 소자(N1)에 안정된 전압을 제공한다. 제 2 저항(R2)은 제 1 스위칭 소자(N1)과 불량 검출부(150) 사이에 연결되어, 상기 불량 검출부(150)에 안정화된 제 1 전원 전압(VDD1)을 제공한다.
제 2 전원 제공부(130)는 제 2 스위칭 소자(P1), 제 3 저항(R3) 및 제 4 저항(R4)으로 구성될 수 있다. 제 2 스위칭 소자(P1)는 예를 들어, PMOS 트랜지스터일 수 있으며, 그것의 게이트 및 소스 각각은 로우 레벨에 해당하는 제 2 전원 터미널(VSS)에 각각 전기적으로 연결되어, 제 2 스위칭 소자(P1) 역시 턴온 상태를 유지한다. 상기 제 3 저항(R3)은 제 2 전원 터미널(VSS)과 제 2 스위칭 소자(P1)의 게이트 사이에 연결되어, 제 2 스위칭 소자(P1)에 안정된 전압을 제공한다. 제 4 저항(R4)은 제 2 스위칭 소자(P1)와 불량 검출부(150) 사이에 연결되어, 불량 검출부(150)에 안정화된 제 2 전원 전압(VSS1)를 제공한다.
불량 검출부(150)는 테스트 패드부(1510) 및 가드부(1550)를 포함할 수 있다. 테스트 패드부(1510) 및 가드부(1550)로 구성되는 불량 검출부(150)는 웨이퍼의 스크라이브 래인내에 형성될 수 있으며, 반도체 소자의 제조 공정과 더불어 형성될 수 있다.
도 3을 참조하면, 테스트 패드부(1510)는 복수의 스트라이프 패턴으로 구성될 수 있다. 상기 복수의 스트라이프 패턴은 상호 평행하도록 배열될 수 있으며, 상기 복수의 스트라이프 패턴들은 모두 도전 패턴으로 구성될 수 있다.
가드부(1550)는 상기 테스트 패드부(1510)의 외곽에 배치될 수 있다. 가드부(1550)는 상기 테스트 패드부(1510)를 둘러싸는 실질적인 링 형태를 가질 수 있으며, 한 쌍의 제 1 가드 패턴(1560a, 1560b) 및 한 쌍의 제 2 가드 패턴(1570a, 1570b)을 포함할 수 있다. 상기 한 쌍의 제 1 가드 패턴(1560a, 1560b)은 일정 간격을 두고 실질적으로 평행하도록 배치될 수 있다. 상기 제 1 가드 패턴들(1560a, 1560b)은 상기 테스트 패드부(1510)를 구성하는 복수의 스트라이프 패턴과 실질적으로 평행하게 연장될 수 있다. 상기 한 쌍의 제 1 가드 패턴(1560a, 1560b)은 상기 테스트 패드부(1510) 외측, 예를 들어, 상기 테스트 패드부(1510)의 가장자리(즉, 스트라이프 패턴의 장축 단부)와 제 1 거리(d1)만큼 이격되도록 배치된다. 또한, 제 1 가드 패턴들(1560a, 1560b)은 상기 복수의 스트라이프 패턴 보다 큰 길이를 갖도록 형성될 수 있다. 상기 제 1 가드 패턴들(1560a, 1560b)은 모두 상기 제 1 전원 제공부(110)와 전기적으로 적절히 연결될 수 있고, 제 2 가드 패턴들(1570a, 1570b)은 제 2 전원 제공부(130)와 전기적으로 적절히 연결될 수 있다.
상기 한 쌍의 제 2 가드 패턴(1570a, 1570b)은 상기 제 1 가드 패턴(1560a,1560b)과 실질적으로 수직을 이루도록 배치될 수 있고, 예를 들어, 마주하는 제 1 가드 패턴(1560a,1560b) 사이에 위치될 수 있다. 또한, 제 2 가드 패턴(1570a, 1570b)은 상기 테스트 패드부(1510)의 가장자리 부분(즉, 스트라이브 패턴의 단축 단부)와 제 2 거리(d2)만큼 이격될 수 있다. 이때, 상기 제 1 거리(d1)와 제 2 거리(d2)는 예를 들어 동일할 수 있다.
웨이퍼 레벨의 공정이 완료된 웨이퍼는 프로브 테스트 장치의 장착된다. 그후, 프로브 테스트 장치의 프로브 카드는 웨이퍼의 테스트 패드와 얼라인된 후, 프로브 카드의 니들(200)이 상기 테스트 패드부(1510)의 소정 부분을 콘택한다.
프로브 카드와 테스트 패드부(1510)가 정상적으로 얼라인 및 콘택이 이루어진 경우, 프로브 테스트 장치는 프로브 카드의 니들(200)을 통해, 플로팅 상태를 표시하는 전압 또는 전류를 검출하게 된다.
즉, 테스트 패드부(1510)가 상술한 바와 같이, 도전층으로 된 복수의 스트라이프 패턴으로 구성되고, 상기 제 1 가드 패턴(1560a,1560b) 및 제 2 가드 패턴(1570a,1570b)과 전기적인 연결 없이 이격 배치됨에 따라, 테스트 패드부(1510)는 플로팅 상태를 유지하게 된다. 그러므로, 정상 얼라인의 경우, 프로브 테스트 장치는 플로팅 상태에 적합한 전류 또는 전압을 검출한다.
하지만, 프로브 카드와 테스트 패드부(1510)가 미스얼라인된 경우, 프로브 카드의 니들(200)이 제 1 가드 패턴(1560a,1560b) 또는 제 2 가드 패턴(1570a,1570b)을 콘택하게 된다. 이때, 제 1 가드 패턴(1560a,1560b)은 제 1 전원 제공부(110)과 연결되어 있고, 제 2 가드 패턴(1570a,1570b)은 제 2 전원 제공부(130)와 연결되어 있으므로, 상기 프로브 테스트 장치는 니들(200)의 콘택 위치에 따라, 제 1 전원 전압(VDD) 또는 제 2 전원 전압(VSS)에 해당하는 전류 또는 전압을 검출하게 된다.
그러므로, 하나의 테스트 패드부를 이용하여, 전체 프로브 테스트 패드들이 어느 방향으로 얼라인이 이루어졌는지, 프로브 테스트 장치로부터 검출되는 전류 에 의해 예측할 수 있다.
이때, 불량 검출부(150)는 도 3의 구조에 한정되지 않고, 도 4에 도시된 바와 같이, 테스트 패드부(1510a)를 플레이트 형태로 구성할 수도 있다. 아울러, 제 1 가드 패턴(1561a,1561b)은 테스트 패드부(1510a)의 장축 길이와 실질적으로 유사하게 구성될 수도 있고, 제 2 가드 패턴(1571a,1571b)은 테스트 패드부(1510a) 및 제 1 가드 패턴들(1561a,1561b) 모두를 오버랩할 수 있는 길이로 형성될 수 있다.
또한, 한 쌍의 제 1 가드 패턴(1560a, 1560b), 및 한 쌍의 제 2 가드 패턴(1570a,1570b)에 각기 다른 전압이 제공될 수 있다.
즉, 도 5에 도시된 바와 같이, 한 쌍의 제 1 가드 패턴(1560a,1560b) 중 일측의 제 1 가드 패턴(1560a)은 상기에서 기술된 제 1 전원 제공부(110)에 전기적으로 연결되어, 제 1 전원 전압(VDD1)를 인가받는다. 한편, 타측의 제 1 가드 패턴(1560b)은 제 1 전원 전압(VDD1)보다 높은 레벨의 제 3 전원 전압(VPP1)을 제공하는 제 3 전원 제공부(160)에 연결될 수 있다. 제 3 전원 제공부(160)는 제 1 전원 제공부(110)와 유사하게 제 3 스위칭 소자(N2), 제 5 저항(R5) 및 제 6 저항(R6)으로 구성될 수 있다. 제 3 스위칭 소자(N2)는 NMOS 트랜지스터일 수 있으며, 제 3 스위칭 소자(N2)의 게이트 및 드레인은 하이 레벨에 해당하는 제 3 전원 터미널(VPP)과 전기적으로 연결된다. 이에 따라, 제 3 스위칭 소자(N2) 역시 항시 턴온된다. 이때, 제 3 스위칭 소자(N2)는 제 1 전원 전압 보다 큰 제 3 전원 전압을 제공받을 수 있으므로, 제 1 스위칭 소자(N1)에 비해 고압에 대한 더 큰 내성을 가질 수 있도록 설계될 수 있다. 또한, 제 5 저항(R5)은 제 3 전원 터미널(VPP)과 제 3 스위칭 소자(N2)의 게이트 사이에 연결되어, 제 3 스위칭 소자(N2)에 안정된 전압을 제공한다. 제 6 저항(R6)은 제 3 스위칭 소자(N2)와 상기 불량 검출부(150)의 타측 제 1 가드 패턴(1560b) 사이에 연결되어, 상기 타측 제 1 가드 패턴(1560b)에 안정된 제 3 전원 전압(VPP1)을 제공한다.
또한, 일측 제 2 가드 패턴(1570a)은 상기 제 2 전원 제공부(130)로부터 제 2 전원 전압(VSS1)을 제공받고, 타측 제 2 가드 패턴(1570b)은 제 2 전원 전압(VSS1)보다 더 낮은 제 4 전원 전압(VBB1)을 제공하는 제 4 전원 제공부(170)에 전기적으로 연결될 수 있다.
제 4 전원 제공부(170)는 제 2 전원 제공부(130)과 유사한 구조를 가질 수 있으며, 예를 들어, 제 4 스위칭 소자(P2), 제 7 저항(R7) 및 제 8 저항(R8)을 포함할 수 있다. 제 4 스위칭 소자(P2)는 예를 들어, PMOS 트랜지스터일 수 있으며, 그것의 게이트 및 소스 각각은 실질적인 로우 레벨에 해당하는 제 4 전원 터미널(VBB)과 전기적으로 연결되어, 제 4 스위칭 소자(P1) 역시 항시 턴온된다. 상기 제 7 저항(R3)은 제 4 전원 터미널(VBB)과 제 4 스위칭 소자(P2)의 게이트 사이에 연결되어, 제 4 스위칭 소자(P2)에 안정된 전압을 제공한다. 제 8 저항(R8)은 역시 제 4 스위칭 소자(P2)와 타측 제 2 가드 패턴(1570b) 사이에 연결되어, 상기 타측 제 2 가드 패턴(1570b)에 안정된 제 4 전원 전압(VBB1)을 제공한다.
이와 같이, 일측 제 1 가드 패턴(1560a), 타측 제 1 가드 패턴(1560b), 일측 제 2 가드 패턴(1570a) 및 타측 가드 패턴(1570b)이 각기 다른 전압을 인가받도록 구성하게 되면, 니들(200)의 미스 얼라인 시, 프로브 테스트 장치에 검출되는 전류 또는 전압 역시 각기 상이해진다. 이에 따라, 상하, 좌우 어느 방향으로 미스얼라인이 되었는지 정확히 예측가능하다.
또한, 도 6에 도시된 바와 같이, 제 3 전원 제공부(160a)는 제 3 전원 전압 터미널(VPP1)에 연결하는 대신, 제 1 전원 전압 터미널(VDD)에 연결되고, 제 3 전원 제공부(160a)를 구성하는 제 3 스위칭 소자(N2a)의 크기 및 제 5 및 제 6 저항(R5a,R6a)의 저항 값을 조절하여, 모디파이된 제 1 전원 전압(VDD2)을 출력할 수 있다. 모디파이된 제 1 전원 전압(VDD2)는 제 1 전원 전압(VDD1)과 레벨 차이를 가지므로, 마주하는 한 쌍의 제 1 가드 패턴(1560a,1560b)에 각기 다른 전압이 제공될 수 있다.
마찬가지로, 제 4 전원 제공부(150b)는 제 4 전원 전압 터미널(VBB1)에 연결하는 대신, 제 2 전원 전압 터미널(VDD)에 연결되고, 제 4 전원 제공부(150a)를 구성하는 제 4 스위칭 소자(P2a)의 크기 및 제 5 및 제 6 저항(R7a,R8a)의 저항 값을 조절하여, 모디파이된 제 2 전원 전압(VSS2)을 출력할 수 있다. 모디파이된 제 2 전원 전압(VSS2)는 제 2 전원 전압(VSS1)과 레벨 차이를 가지므로, 마주하는 한 쌍의 제 2 가드 패턴(1570a,1570b)에 각기 다른 전압이 제공될 수 있다.
또한, 도 7에 도시된 바와 같이, 가드부(1555)는 단절 없는 링 형태로 구성되고, 상기 가드부(1555)는 제 1 또는 제 2 전원 제공부(110 또는 130)와 전기적으로 연결될 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 테스트 패드들이 설치되는 스크라이브 래인 내에 테스트 패드와 프로브 카드의 니들간의 미스 얼라인을 검출할 수 있는 얼라인 불량 검출 장치를 설치한다. 이에 따라, 미스 얼라인이 발생 여부는 물론, 미스 얼라인 방향까지 용이하게 예측할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 제 1 전원 제공부 130 : 제 2 전원 제공부
150 : 불량 검출부 160,160a : 제 3 전원 제공부
170, 170a: 제 4 전원 제공부

Claims (14)

  1. 테스트 패드부;
    상기 테스트 패드부를 둘러싸도록 구성되며, 상기 테스트 패드부와 일정 간격을 유지하도록 형성되는 가드부; 및
    상기 가드부에 소정 전압을 제공하는 전원 제공부를 포함하는 미스얼라인 검출 장치.
  2. 제 1 항에 있어서,
    상기 테스트 패드부는,
    평행하게 연장되는 복수의 스트라이프 패턴으로 구성되는 미스얼라인 검출 장치.
  3. 제 2 항에 있어서,
    상기 가드부는
    상기 테스트 패드부의 일 부분을 감싸는 제 1 가드 패턴; 및
    상기 테스트 패드부의 타 부분을 감싸는 제 2 가드 패턴을 포함하는 미스얼라인 검출 장치.
  4. 제 3 항에 있어서,
    상기 제 1 가드 패턴은,
    상기 테스트 패드부의 장축과 평행하도록 형성되며, 상기 테스트 패드부의 장축을 기준으로 상기 테스트 패드부의 일측 및 타측에 배치되는 미스얼라인 검출 장치.
  5. 제 4 항에 있어서,
    상기 제 2 가드 패턴은,
    상기 테스트 패드의 단축과 평행하도록 형성되며, 상기 테스트 패드부의 단축을 기준으로, 상기 테스트 패드부의 일측 및 타측에 배치되는 미스얼라인 검출 장치.
  6. 제 3 항에 있어서,
    상기 전원 제공부는,
    상기 제 1 가드 패턴에 제 1 전원 전압을 제공하는 제 1 전원 제공부; 및
    상기 제 2 가드 패턴에 상기 제 1 전원 전압과 상이한 제 2 전원 전압을 제공하는 제 2 전원 제공부를 포함하는 미스얼라인 검출 장치.
  7. 제 6 항에 있어서,
    상기 제 1 전원 제공부는 상기 제 1 가드 패턴에 실질적인 하이 레벨 전압을 제공하고,
    상기 제 2 전원 제공부는 상기 제 2 가드 패턴에 실질적인 로우 레벨 전압을 제공하는 미스얼라인 검출 장치.
  8. 제 7 항에 있어서,
    상기 제 1 전원 제공부는,
    제 1 전원 터미널에 드레인이 연결되어 있는 NMOS 트랜지스터;
    상기 NMOS 트랜지스터의 게이트와 상기 제 1 전원 터미널 사이에 연결되는 제 1 전압 강하 저항; 및
    상기 NMOS 트랜지스터의 소스와 상기 제 1 가드 패턴 사이에 연결되는 제 2 전압 강하 저항을 포함하는 미스얼라인 검출 장치.
  9. 제 7 항에 있어서,
    상기 제 2 전원 제공부는,
    제 2 전원 터미널에 소스가 연결되어 있는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 게이트와 상기 제 2 전원 터미널 사이에 연결되는 제 3 전압 강하 저항; 및
    상기 PMOS 트랜지스터의 드레인과 상기 제 2 가드 패턴 사이에 연결되는 제 4 전압 강하 저항을 포함하는 미스얼라인 검출 장치.
  10. 테스트 패드부;
    상기 테스트 패드부의 장축과 평행하도록 형성되며, 상기 테스트 패드부의 장축을 기준으로 상기 테스트 패드부의 일측 및 타측에 배치되는 제 1 가드 패턴들;
    상기 테스트 패드의 단축과 평행하도록 형성되며, 상기 테스트 패드부의 단축을 기준으로, 상기 테스트 패드부의 일측 및 타측에 배치되는 제 2 가드 패턴들; 및
    상기 테스트 패드부의 일측 및 타측에 형성되는 상기 제 1 가드 패턴들과 상기 제 2 가드 패턴들 각각에 서로 다른 전압을 제공하도록 구성되는 전원 제공부를 포함하는 미스얼라인 검출 장치.
  11. 제 10 항에 있어서,
    상기 테스트 패드부는,
    평행하게 연장되는 복수의 스트라이프 패턴으로 구성되는 미스얼라인 검출 장치.
  12. 제 3 항에 있어서,
    상기 전원 제공부는,
    상기 테스트 패드부의 장축 기준 일측에 형성되는 상기 제 1 가드 패턴에 제 1 전원 전압을 제공하는 제 1 전원 제공부;
    상기 테스트 패드부의 장축 기준 타측에 형성되는 상기 제 1 가드 패턴에 제 2 전원 전압을 제공하는 제 2 전원 제공부;
    상기 테스트 패드부의 단축 기준 일측에 형성되는 상기 제 2 가드 패턴에 제 3 전원 전압을 제공하는 제 3 전원 제공부;
    상기 테스트 패드부의 단축 기준 타측에 형성되는 상기 제 2 가드 패턴에 제 4 전원 전압을 제공하는 제 4 전원 제공부를 포함하며,
    상기 제 1 내지 상기 제 4 전원 전압은 각기 상이한 레벨을 갖는 미스얼라인 검출 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 3 전원 전압은 실질적인 하이 레벨을 갖고,
    상기 제 2 및 제 4 전원 전압은 실질적인 로우 레벨을 갖는 미스얼라인 검출 장치.
  14. 테스트 패드부;
    상기 테스트 패드부와 일정 거리를 두고 이격되어 배치되며 상기 테스트 패드부를 감싸도록 형성되는 복수의 패턴으로 구성되는 가드부; 및
    상기 가드부의 복수의 패턴 각각에 각기 상이한 전원 전압을 제공하도록 구성되는 전원 제공부를 포함하며,
    상기 가드부의 테스트 패드부와 프로브 카드의 니들의 미스얼라인시, 상기 프로브 카드로부터 검출되는 전류에 의해 미스얼라인 여부 및 방향을 검출하도록 구성된 미스얼라인 검출 장치.
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