CN106716154A - 半导体模块、电性连接器以及检查装置 - Google Patents

半导体模块、电性连接器以及检查装置 Download PDF

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Abstract

根据本发明的半导体模块(10)包括：控制IC(11)，安装在安装衬底(16)上；以及多个半导体芯片(20)，安装在所述安装衬底(16)上，并且多个半导体芯片(20)中的每个包括串联连接在待检查器件与测试机之间的第一晶体管和第二晶体管(21、22)。第一晶体管(21)和第二晶体管(22)具有在半导体芯片(10)的衬底侧上的共用漏电极。第一晶体管(21)的源电极被连接至测试机的电源通道侧。第二晶体管(22)的源电极被连接至待检查器件的电极侧。来自控制IC(11)的控制信号经由所述线供给至第一晶体管和第二晶体管(21、22)中每个的栅电极，由此控制测试机与待检查器件之间的连接。

Description

半导体模块、电性连接器以及检查装置
技术领域
本发明涉及一种半导体模块、电性连接器以及检查装置。
背景技术
检查装置用于半导体器件(例如，晶片上的芯片或已组装完成的IC(integratedcircuit，集成电路)等)的电性检查(例如，晶片测试、封装测试等)。检查装置包括：测试机(tester)；电性地布置于测试机的测试头与待检查器件之间的电性连接器；以及处理装置(例如，探测器(prober)或搬运机(handler))，其相对于电性连接器来定位待检查器件并且使得待检查器件与电性连接器接触。
半导体器件的电性检查包括导通测试、DC测试、AC测试、功能测试等。测试机包括以下功能：施加这些测试所需的电流、电压、信号等(以下也称为测试电源)，并且测量此时的电压、电流、输出信号特性等电性特性。测试机包括用于施加和测量的多个通道(在下文中这些通道将也被称为电源通道)，使得可以同时检查多个半导体器件。
电性连接器包括，例如，探测针卡、IC插槽、DUT(Device Under Test，被测设备)板、插入环、性能板或者将它们的功能彼此组合和集成的连接器。
探测针卡是用于晶片测试的电性连接器。探测针卡的一面设置有直接地或经由继电电性连接器被连接至测试机的测试头的连接端子，另一面设置有接触待检查器件的电极(焊盘)的多个探测针(probe)。然后，多个探测针接触焊盘，使得可以将来自测试机的测试电源供给至半导体器件。
此外，已开发一种设置有电源继电器的探测针卡。例如，专利文献1公开一种探测针卡，其包括将来自测试机的电源供给路径分支成多个路径的电源线部，并且包括在已经分支的各个路径上的电源继电器。由控制机制部控制电源继电器的开和关，使得可以切换待检查的IC芯片。
因此，设置在一个电源线部中的多个电源继电器被选择性地导通，使得来自一个电源通道的电源被依序地供给至多个IC芯片。因此，能够增加待检查的IC芯片的数量。
另外，已经公开一种使用MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管作为可以用于电源继电器等开关元件的技术(专利文献2)。专利文献2示出一种半导体器件检查装置的示例，其能够使用由MOS晶体管元件形成的开关矩阵(switchingmatrix)LSI(Large Scale Integrated Circuit，大型集成电路)来任意地切换测量装置(其用以测量半导体元件的特性)与探测针探针(其被连接至被测试的半导体器件的外部连接端子)之间的连接。在开关矩阵LSI中，连接至测量装置的多个导通路径和连接至探测针探针的多个导通路径被配置成矩阵形式。另外，开关矩阵LSI包括：开关，设置于导通路径的各个交叉点并且用以导通和关断；行/列选择电路，选择待连接的行(通向探测针探针的导通路径)和列(通向测量装置的多个导通路径)；信号线，将行/列选择电路的输出传送至开关；以及列选择电路，将在行/列选择电路中选择的列的导通路径和测量装置予以连接。大量MOS晶体管元件用于开关、行/列选择电路以及列选择电路，并且由这些MOS晶体管切换探测针探针与测量装置之间的耦接。
引用列表
专利文献
[专利文献1]：申请公布号2011-7743的日本未审查专利。
[专利文献2]：申请公布号61-288436的日本未审查专利。
发明内容
技术问题
专利文献1公开一种配置，其中电源继电器用作开关以切换待检查对象。然而，当如专利文献1所公开的使用开关来切换待检查对象时，所使用的开关的数量随着待检查对象的数量增加而增加。开关数量的增加导致开关整体电力消耗的增加以及发热量的增加。
因此，当开关设置在晶片或探测针卡附近时，发热量可能影响晶片或探测针卡。例如，可能妨碍晶片或探测针卡的温度控制，或者晶片或探测针卡可能热膨胀，这可以影响探测针的位置精度。
此外，虽然在专利文献2中，将MOS晶体管用作开关，但是由于MOS晶体管的结构会在MOS晶体管中形成寄生二极管。因此，当单独使用MOS晶体管时，电流不能被双向中断。此外，在MOS晶体管中，需要在栅极与源极之间设置保护电路以保护栅极氧化膜。例如，在栅极与源极之间设置诸如肖特基二极管的保护二极管。然而，保护二极管引起在栅极与源极之间产生漏电流。当漏电流流过器件或测试机时，会导致测量电流的精度降低。
本发明是鉴于上述问题而完成的，并且本发明目的在于提供一种能够执行准确检查的半导体模块、电性连接器以及检查装置。
技术方案
根据本发明一个方面的一种半导体模块，用于电性地布置于待检查器件的电极与测试机的电源通道之间的电性连接器，所述半导体模块包括：安装衬底，包括线；控制IC，安装在所述安装衬底上；以及多个半导体芯片，安装在所述安装衬底上，其中：所述多个半导体芯片中的每个包括第一晶体管和第二晶体管，所述第一晶体管和第二晶体管串联连接在所述待检查器件的电极侧与所述测试机的电源通道侧之间，所述第一晶体管和所述第二晶体管包括在所述半导体芯片的衬底侧上的共用第一电极，所述第一晶体管的第二电极被连接至所述测试机的所述电源通道侧，并且所述第二晶体管的第二电极被连接至所述待检查器件的电极侧，以及来自所述控制IC的控制信号经由所述线供给至所述第一晶体管的控制电极和所述第二晶体管的控制电极，由此控制所述测试机的所述电源通道侧与所述待检查器件的所述电极侧之间的连接。因此，能够执行准确的检查。
在上述半导体模块中，所述第一晶体管和第二晶体管可以是功率MOS晶体管，以及所述第一电极可以是漏电极，所述第二电极是可以源电极，并且所述控制电极可以是栅电极。因此，能够实现简单安装。
在上述半导体模块中，所述控制IC可以包括CMOS，以及来自所述控制IC的控制信号可以是来自所述CMOS的输出。因此，能够使用从CMOS输出的控制信号控制半导体模块。
在上述半导体模块中，沿着第一方向布置两个或更多半导体芯片的芯片列可以设置在所述安装衬底上，以及在所述芯片列含有的两个或更多半导体芯片的每个中，所述第一晶体管和第二晶体管可以沿着所述第一方向布置。因此，能够提高安装密度。
在上述半导体模块中，在所述安装衬底上可以设置所述半导体芯片的所述第二电极和连接至所述控制电极的焊盘，在所述安装衬底上可以设置焊盘列，所述焊盘列包括沿所述第一方向布置的多个焊盘，所述焊盘列可以布置在两个芯片列之间，以及包含在所述两个芯片列中的所述半导体芯片的所述第二电极和所述控制电极可以被连接至所述焊盘列所含有的所述焊盘。因此，能够提高安装密度。
在上述半导体模块中，优选地，在所述半导体芯片的控制端子与第二端子之间未设置栅极保护电路。因此，能够降低漏电流并且执行准确的检查。
在上述半导体模块中，优选地，从所述控制IC的输出端子到所述半导体芯片的所述控制电极的线未被连接至所述半导体芯片的所述第一电极和第二电极。因此，能够降低漏电流并且执行准确的检查。
根据本发明一个方面的一种半导体模块，包括：安装衬底，包括线；控制IC，安装在所述安装衬底上；以及多个半导体芯片，安装在所述安装衬底上，其中：所述多个半导体芯片中的每个包括串联连接在探测针与测试机的电源通道之间的第一和第二晶体管，所述第一晶体管和所述第二晶体管包括在所述半导体芯片的衬底侧上的共用第一电极，所述第一晶体管的第二电极被连接至第一端子，并且所述第二晶体管的第二电极被连接至第二端子，以及来自所述控制IC的控制信号经由所述线供给至所述第一晶体管的控制电极和所述第二晶体管的控制电极，由此控制第一端子与第二端子之间的连接。因此，能够提高安装密度。
根据本发明一个方面的一种电性连接器，包括：如上所述的半导体模块；界面衬底，所述半导体模块安装在所述界面衬底上；以及探测针衬底，包括被连接至所述第二晶体管的所述第二电极的探测针。因此，能够执行准确的检查。
在上述电性连接器中，连接至所述半导体模块的探测针的连接端子可以位于所述半导体模块的正下方。因此，能够以短距离连接大量半导体模块和大量探测针。
根据本发明一个方面的一种检查装置包括：如上所述的电性连接器；以及测试机，将测试电源从电源通道供给至所述电性连接器。因此，能够执行准确的检查。
有益效果
根据本发明，能够提供一种能够执行准确检查的半导体模块、电性连接器以及检查装置。
附图说明
图1是当从上表面侧观看时探测针卡的立体图；
图2是当从下表面侧观看时探测针卡的立体图；
图3是示出用于探测针卡的半导体模块的配置的俯视图；
图4是示出半导体模块的一部分的放大示意图；
图5是半导体模块的一部分的等效电路图；
图6是示出用于切换电源通道的电路的电路图；
图7是示出使用半导体芯片的开关电路的视图；
图8是示出根据第一修改示例的开关电路的视图；
图9是示出根据第二修改示例的开关电路的视图；
图10是示出根据第三修改示例的开关电路的视图。
具体实施方式
下文中，将参照附图描述本发明的实施例。以下说明示出本发明的优选实施例，但是本发明不应受限于以下实施例。在以下说明中，相同的附图标记表示基本相同的内容。
例如，根据本实施例的电性连接器以及使用该电性连接器的检查装置旨在测试半导体晶片上诸如IC芯片的待检查对象时实现更高的效率。为提高测量效率的目的，本发明进行改进以弥补在同时测量大量待检查对象时测试机的电源通道数量不足的缺点。具体地，本发明涉及改善待安装在探测针(包括被连接至测试机的界面)上的电路部分。本发明可以被应用于包括探测针卡的各种电性连接器和测试机。此时，本发明可以被应用于其中使用电性连接器和测试机的所有检查装置。在以下描述中，将主要描述待安装在探测针卡的衬底(其用作测试机的界面)上的电路配置部。此外，将描述在半导体晶片上形成的大量IC晶片(待检查器件)作为待检查对象的示例。
根据本实施例的检查装置包括：测试机；探测针卡，包括连接至测试机的测试头的界面；以及探测器。测试机包括多个电源通道，使得可以同时检查多个IC芯片。这些电源通道经由测试头被连接至探测针卡。
探测针卡的上表面设置有连接至测试机的测试头的界面(连接器)，下表面包括其数量大于测试机的电源通道数量的探测针。探测针卡被配置为在探测针卡上将电源通道中的每个分支成多个通道，并且使得电源通道被选择性地连接到多个IC芯片以供给测试电源，从而测量电性特性(电压、电流、输出信号特性等)。
探测器包括用于以下目的的机制：供给待检查器件，相对于电性连接器相对性地对齐待检查器件，以及使探测针卡的探测针与待检查器件的焊盘接触。
在同时测量多个IC芯片的装置中，探测针卡可以包括检测功能，该检测功能检测被检查IC芯片的故障并且中断已经检测到故障的IC芯片的测试电源。这消除了电源故障等对从电源通道(缺陷芯片也从该电源通道分支出来)分支出来的其它芯片的影响。另外，根据本实施例的检查装置还可以被用于半导体器件的老化(burn-in)检查。
将参照图1和图2描述探测针卡的配置。图1是当从上表面侧观看时探测针卡100的立体图。图2是当从下表面侧观看时探测针卡100的立体图。在以下说明中，虽然假设探测针(图1和图2中未示出)设置在探测针卡100的下侧上，但是设置探测针的方向是相对方向并且取决于探测针卡100的姿态而变化。
探测针卡100包括界面衬底1、连接器3、加固物(stiffener)4、中间连接器5以及探测针衬底6。在探测针衬底6的下表面侧上设置与待检查IC芯片(待检查器件)的焊盘接触的多个探测针。探测针向探测针衬底6的下侧突出并且接触IC芯片的端子。另外，在探测针衬底6中形成待连接至探测针的线。探测针衬底6形成为与半导体晶片对应的圆板状。当实施检查时，探测针衬底6布置在半导体晶片上。例如，探测针衬底6包括陶瓷衬底和薄膜多层衬底的层压体(laminated body)。
中间连接器5设置在探测针衬底6上。界面衬底1设置在中间连接器5上。加固物4和多个连接器3设置在界面衬底1的上表面上。加固物4用作肋以提高探测针卡100的刚性。加固物4可以抑制探测针的高度变化。加固物4部分地布置在界面衬底1的上表面上。
连接器3设置在界面衬底1的的上表面上。例如，连接器3设置在界面衬底1的上表面中未设置加固物4的部位上。多个连接器3沿着圆形界面衬底1的的外周布置。界面衬底1的多个连接器3被配置为连接至测试机。例如，探测针卡100的连接器3配备有与连接器3形成一对的测试机的连接器，使得界面衬底1的线和测试机的线彼此连接。以这种方式，界面衬底1用作测试机的界面。因此，来自测试机的测试电源被供给至界面衬底1。
界面衬底1是其上设置有多个布线层的印刷电路板(Printed Circuit Board，PCB)。通过填隙导通孔(Interstitial Via Hole，IVH)连接各层的多层衬底可以用作界面衬底1。界面衬底1与中间连接器5相对。
中间连接器5保持在探测针衬底6与界面衬底1之间，以便连接探测针衬底6和界面衬底1。即，在其间布置中间连接器5的状态下，界面衬底1和探测针衬底6彼此相对。例如，中间连接器5包括诸如弹簧针(POGO pin)的连接针、用以保持连接针的固定器(holder)等。界面衬底1的内部线和探测针衬底6的导通路径经由中间连接器5的连接针彼此连接。
此外，安装区域7设置在界面衬底1的上表面上。安装区域7布置在加固物4未被连接至界面衬底1的部位中。在安装区域7中，布置多个半导体模块10。半导体模块10布置在界面衬底1的中心侧。即，安装区域7布置在探测针衬底6上方，并且连接器3被安装在界面衬底1的外周侧上，使得连接器3包围安装区域7。更优选地，连接到一个半导体模块10的多个探测针被放置在半导体模块正下方的探测针衬底6上，使得半导体模块10和探测针可以以半导体模块10与探测针之间距离最短的方式连接。通过球栅阵列(Ball Grid Array，BGA)等将半导体模块10安装在界面衬底1上。即，半导体模块10和界面衬底1经由焊锡球等彼此电性连接。
接着，将参照图3描述作为本实施例技术特征之一的半导体模块10。图3是示出一个半导体模块10的配置的俯视图。图3示出XY正交坐标系。半导体模块10包括安装衬底16、控制IC 11以及半导体芯片20。毋庸置疑，图3所示半导体模块10的结构和布局仅仅是实施例的示例，并且本发明不限定于图3所示的结构和布局。
安装衬底16是其上设置有多个线的印刷电路板。例如，安装衬底16具有一边为大约10mm到20mm长度的矩形形状。沿着安装衬底16的端侧的方向是X方向和Y方向。安装衬底16包括焊盘30和焊盘40。控制IC 11和半导体芯片20安装在安装衬底16上。控制IC 11布置在矩形安装衬底16的中心。通过例如引线接合(wire bonding)将控制IC 11安装在安装衬底16上。因此，控制IC 11被连接到焊盘40。
另外，多个半导体芯片20布置在控制IC 11周围。在本示例中，多个半导体芯片20排列在控制IC 11的外部上。例如，多个半导体芯片20被布置为包围控制IC 11。此外，包括一个控制IC 11和多个半导体芯片20的布局相对于沿着Y方向的中心线(图3中双点划线)是对称的。包括一个控制IC11和多个半导体芯片20的布局相对于沿着X方向的中心线(图3中的单点划线)是对称的。通过对称地形成半导体模块10，可以容易地设计半导体模块10。
多个半导体芯片20是具有相同结构的芯片。半导体芯片20是切换电源通道的开关。当作为开关的半导体芯片20中的每个导通时，测试机的电源通道被连接到探测针，并且当半导体芯片20中的每个关断时，电源通道与探测针隔离和分开。根据来自控制IC 11的控制信号导通或关断每个半导体芯片20。控制IC 11输出控制半导体芯片20的控制信号。来自控制IC 11的控制信号经由安装衬底16上的线供给至半导体芯片20。
每个半导体芯片20包括彼此相邻的两个功率MOS晶体管。
在安装衬底16上，多个半导体芯片20沿着其中布置有安装在安装衬底16上的两个功率MOS晶体管的方向对齐。即，在本实施例中，多个半导体芯片20沿着Y方向布置，在该方向中两个功率MOS晶体管布置在Y方向上。在图3中，沿着Y方向布置有十列半导体芯片20。即，在安装衬底16上，半导体芯片20布置为十列。换言之，十个芯片列布置在安装衬底16上。布置在安装衬底16的左端上的一列半导体芯片20被称为第一芯片列12，并且其相邻列被称为第二芯片列14。
第一芯片列12包括六个半导体芯片20。第二芯片列14也包括六个半导体芯片20。由于在设置控制IC 11的位置中不能设置半导体芯片20，所以在设置控制IC 11的位置中一列所含有的半导体芯片20的数量比第一芯片列12中所含有的半导体芯片20的数量少。
多个焊盘30布置在安装衬底16上。焊盘30暴露在安装衬底16的表面上。焊盘30被连接到设置于安装衬底16中的线。焊盘30布置在半导体芯片20附近并且被连接到半导体芯片20。通过例如引线接合等将半导体芯片20电性连接到各个焊盘30。因此，根据半导体芯片20的数量，多个焊盘30被布置在安装衬底16上。
在安装衬底16上，沿着Y方向布置有多个焊盘30。在图3中，沿着Y方向布置有五列焊盘30。即，在安装衬底16上，布置有五列焊盘30。换句话说，五列焊盘布置在安装衬底16上。芯片列布置在每个焊盘列的各侧上。在XY平面中，第一芯片列12的半导体芯片20和第二芯片列14的半导体芯片20被布置为彼此相对，并使焊盘30布置在它们之间。
在安装衬底16中，左端的焊盘列被称为焊盘列13。第一芯片列12布置在焊盘列13的左侧上，并且第二芯片列14布置在其右侧上。换句话说，焊盘列13布置在第一芯片列12与第二芯片列14之间。
设置于第一芯片列12所含有的半导体芯片20中的两个功率MOS晶体管被称为第一晶体管21和第二晶体管22，并且设置于第二芯片列14所含有的半导体芯片20中的两个功率MOS晶体管被称为第三晶体管23和第四晶体管24。
接着，将参照图4描述半导体芯片20与焊盘30之间的连接配置。图4是图3中的区域A被放大的俯视图。即，图4是示意性地示出第一芯片列12的一个半导体芯片20、第二芯片列14的一个半导体芯片20、以及设置在两个半导体芯片20之间的焊盘30的放大视图。对于半导体芯片20，根据半导体芯片20的数量设置图4所示的多个结构。
如上所述，第一芯片列12布置在焊盘列13的左侧(-X侧)上，并且第二芯片列14布置在焊盘列13的右侧(+X侧)上。第一芯片列12中的半导体芯片20包括第一晶体管21和第二晶体管22，并且在第二芯片列14中的半导体芯片20包括第三晶体管23和第四晶体管24。第一晶体管21和第二晶体管22布置在第一芯片列12对齐的方向(Y方向)上，并且第一晶体管21布置在第二晶体管22的的上侧(+Y侧)。第三晶体管23和第四晶体管24布置在第二芯片列14对齐的方向(Y方向)上，并且第三晶体管23布置在第四晶体管24的上侧(+Y侧)。
第一至第四晶体管21-24中的每个在俯视图中形成为矩形形状。例如，第一至第四晶体管21-24中的每个是一边具有大约1mm长度的正方形。第一至第四晶体管21-24中的每个是垂直功率金属氧化物半导体场效应晶体管(MOSFET)，并且可以是例如平面或沟槽(trench)功率MOSFET。因此，在第一到第四晶体管21-24的每个中，漏电极D放置在背面侧上。一个半导体芯片20中的两个晶体管(第一晶体管21和第二晶体管22或第三晶体管23和第四晶体管24)在衬底的一侧上具有共用漏电极D。也就是说，两个晶体管具有其中形成漏电极D的共用半导体衬底。换言之，两个晶体管的漏电极D连续地形成在半导体芯片20的背面侧上(在安装衬底16的那一侧上)。
另外，在第一到第四晶体管21-24中每个的前侧上，设置有栅电极G和源电极S。在第一到第四晶体管21-24中，栅电极G和源电极S的布局是相同的。
在第一到第四晶体管21-24的每个中，源电极S比栅电极G大。另外，源电极S和栅电极G中的每个形成为矩形形状。在第一到第四晶体管21-24中，源电极S具有相同的大小。在第一至第四晶体管21-24中，栅电极G具有相同的大小。
在图4中，在第一晶体管21中，栅电极G被示为栅电极21G并且源电极S被示为源电极21S。以类似的方式，在第二晶体管22中，栅电极G被示为栅电极22G并且源电极S被示为源电极22S。在第三晶体管23中，栅电极G被示为栅电极23G并且源电极S被示为源电极23S。在第四晶体管24中，栅电极G被示为栅电极24G并且源电极G被示为源电极24S。
在第一晶体管21上，栅电极21G布置在右下角附近并且源电极21S布置在左上角附近。以类似的方式，在第二晶体管22上，栅电极22G布置在右下角附近并且源电极22S布置在左上角附近。另一方面，在第三晶体管23上，栅电极23G布置在左上角附近并且源电极23S布置在右下角附近。以类似的方式，在第四晶体管24上，栅电极24G布置在左上角附近并且源电极24S布置在右下角附近。
第一芯片列12的半导体芯片20和第二芯片列14的半导体芯片20相对于彼此旋转对称地布置。即，当第一芯片列12的半导体芯片20在XY平面上旋转180°时，旋转后第一个芯片列12的半导体芯片20的电极的布局与第二芯片列14的半导体芯片20的电极的布局相同。在第一至第四晶体管21-24中的任何一个中，栅电极G布置为比源极电极S更靠近焊盘列13。换言之，在X方向上，源电极21S、22S、栅电极21G、22G、焊盘30、栅电极23G、24G和源电极23S、24S从-X侧到+X侧以此顺序布置。
在焊盘列13中，多个焊盘30沿着Y方向布置。在这个示例中，8个焊盘30被连接到第一至第四晶体管21-24的栅电极G和源电极S。
包含在焊盘列13中的焊盘30自上而下是焊盘33G、焊盘31S、焊盘33S、焊盘31G、焊盘34G、焊盘32S、焊盘34S和焊盘32G。焊盘33G被连接到栅电极23G，焊盘31S被连接到源电极21S，焊盘33S被连接到源电极23S，并且焊盘31G被连接到栅电极21G。焊盘34G被连接到栅电极24G，焊盘32S被连接到源电极22S，焊盘34S被连接到源电极24S，并且焊盘32G被连接到栅电极22G。
焊盘31G、焊盘32G、焊盘33G和焊盘34G分别比焊盘31S、焊盘32S、焊盘33S和焊盘34S小。线17将源电极S和栅电极G连接到各个焊盘30。即，通过引线接合形成从源电极S和栅电极G到各个焊盘的线17。因此，焊盘30和功率MOS晶体管的各个电极彼此连接。
如上所述，根据栅电极G和源电极S的位置设置焊盘30。即，根据Y方向上栅电极G和源电极S的排列顺序设置焊盘30的布置。
另外，在Y方向上，连接到第一晶体管21的焊盘30和连接到第三晶体管23的电极的焊盘30交替布置。例如，焊盘31S布置在焊盘33G与焊盘33S之间。焊盘33S布置在焊盘31S与焊盘31G之间。以类似的方式，连接到第三晶体管23的焊盘30和连接到第二晶体管22的焊盘30也交替布置。以这种方式，连接到一个晶体管的源电极S和栅电极G的两个焊盘以非连续的方式布置。
根据上述结构，从栅电极G和源电极S到相应焊盘30的距离可以减小。也就是说，相应的电极和焊盘30可以被布置为使得它们彼此接近。连接焊盘30和电极的线17的长度可以减小，并且可以容易地进行引线接合。例如，这能够防止彼此相邻的线17彼此交叉或接触。因此，能够以简单的方式明确地执行接合。
此外，源电极被连接在连接测试机的电源通道和探测针卡的探测针的路径上，并且栅电极被连接到控制IC 11的输出。因此，一般地，流过源电极S的电流大于流过栅电极G的电流。因此，在图4中，连接到各个源电极S的线17的数量大于连接到各个栅电极G的线17的数量。
图5是功率MOSFET的等效电路图，其是图4所示第一芯片列12的一个半导体芯片20。半导体芯片20由第一晶体管21和第二晶体管22形成，并且晶体管21和22被作为具有共用漏极的单个衬底而切离。因此，第一晶体管21的漏电极21D和第二晶体管22的漏电极22D被连接到彼此。根据这个结构，与晶体管未共享共用衬底上的漏极的情形相比，即，与第一晶体管21和第二晶体管在彼此分别切离后第一晶体管21的漏电极和第二晶体管22的漏电极彼此外部连接的情形相比，能够以更低的电阻进行连接。
此外，在本实施例中，如图5所示，第一晶体管21和第二晶体管22被布置为使得它们相对于漏电极21D和22D的连接点对称。因此，晶体管21和22的源极与漏极之间的寄生二极管71和72彼此反向地连接。这允许双向电流中断，与当由一个功率MOSFET形成半导体芯片时寄生二极管可以中断仅仅一个方向的电流的情形不同。具体地，当例如仅仅形成第一晶体管21时，形成仅仅能够中断从漏电极21D到源电极21S的电流的单极开关，而在本实施例中可以形成能够双向地中断源电极21S与源电极22之间的电流的双极开关。
另外，在本实施例中，如上所述，包括在半导体芯片20中的两个功率MOS晶体管(例如第一晶体管21和第二晶体管22)具有共用漏极，并且两个功率MOS晶体管形成在一个芯片中。因此能够减小安装面积，并且能够提高安装密度。下面将描述其原因。
当诸如半导体芯片等的多个元件安装在安装衬底上时，取决于安装器件(chipmounter，贴片机)的性能，最小的安装间距是固定的，并与之相应，需要在每个芯片周围设置额外空间。因此，随着芯片数量增加，除了芯片面积之外还该额外空间的安装面积也增加。另外，当在不同芯片中形成两个功率MOS晶体管时，用于连接芯片的空间也是必要的。另外，如果额外设置诸如二极管等的元件以保护栅电极，则也需要用以连接它们的空间。
在本实施例中，两个功率MOS晶体管形成在一个芯片中并且具有其中形成漏电极D的共用半导体衬底，由此可以减小安装面积。因此，能够提高开关的安装密度并且增加待安装开关的数量。
此外，在布置每个半导体芯片20中所包含的两个功率MOS晶体管的方向上，一个芯片列对齐，并且焊盘列13布置在两个相邻的芯片列12与14之间。两个芯片列12和14的电极被连接到包含在一个焊盘列13中的焊盘30。根据这种结构，焊盘30可以被有效地布置，并且可以减少空间。这导致安装密度的增大以及待安装开关的数目增加。
另外，在本实施例中，包括多个半导体芯片20的半导体模块10安装在界面衬底1上。因此，能够容易地进行安装。也就是说，由于包括大量开关(图3中有40个开关)的半导体模块10安装在界面衬底1上，所以与各个继电器安装在界面衬底1上的配置相比可以简化安装过程。此外，在本实施例中，由于被半导体模块10控制的探测针的连接端子位于探测针衬底上，而探测针衬底正好位于每个半导体模块10的下方，所以能够连接大量半导体模块10和探测针，使得半导体模块10与探测针之间的距离变短。
接着，将参照图6描述使用半导体芯片20的开关电路的配置。图6是示出使用半导体芯片20作为开关的配置的电路图。图6示出安装衬底16的电路的一部分，更具体地，示出使用四个半导体芯片20的电路。另外，在图6中，一些电路和线酌情未示出。另外，图6示出使用四个半导体芯片20作为开关来切换电源通道的电路。因此，在图6中，示出四个组件。在半导体模块10中，根据电源通道的数量设置图6所示的多个结构。
如图1和图2所示，探测针卡100包括半导体模块10和探测针衬底6。在图6中，未示出界面衬底1和中间连接器5。
首先，将描述探测针衬底6和作为待检查对象的半导体晶片50的连接结构。在探测针衬底6中设置多个探测针65a到65d。另外，在作为待检查对象的半导体晶片50中形成多个待检查器件52a至52d。端子51a至51d分别设置在待检查器件52a至52d中。探测针65a至65d从探测针衬底6向待检查器件52a至52d侧突出。探测针65a至65d布置在探测针衬底6上，使得它们可以分别同时接触端子51a至51d。例如，探测针65a接触待检查器件52a的端子51a。当没有必要特别确定待检查器件52a至52d时，它们被表示为待检查器件52。探测针65a至65d也由探测针65表示。
探测针衬底6包括多个线66。多个线66被分别连接到探测针65a至65d。线66经由导通路径64被连接至半导体模块10的功率输出端子19。导通路径64由设置在中间连接器5和界面衬底1(图6未示出)中的线、端子等组成。
将描述包含在半导体模块10中的电路。如上所述，半导体模块10包括：安装衬底16、控制IC 11以及半导体芯片20。另外，第一电势Vsw(高电平：例如16V)和第二电势Vss(低电平：例如-3V)经由图1所示的连接器3从测试机(图6中未示出)等供给至安装衬底16。安装衬底16包括功率输入端子18和多个功率输出端子19。
在本示例中，为了解释四个半导体芯片20的通道切换，四个半导体芯片20被示为半导体芯片20a至20d。即，半导体芯片20a至20d中的一个被选择性地导通，从而将测试电源供给至待检查器件52a至52d中的一个。
具体地，功率输入端子18经由连接器3被连接至电源通道。一个电源通道被分支成多个通道并且多个通道被连接到各个半导体芯片20a至20d。半导体芯片20a至20d被连接到各个功率输出端子19。半导体模块10的功率输出端子19被连接到彼此不同的导通路径。当检查待检查器件65a至65d时，半导体芯片20a至20d被选择性地导通。
例如，当半导体芯片20a导通时，测试电源被供给至待检查器件52a的端子51a。然后进行对待检查器件52a的检查。在这种情况下，由于半导体芯片20b至20d被关断，所以测试电源没有被供给至待检查器件52b至52d的端子51b至51d。
依序切换被导通的半导体芯片20a至20d。测试电源被依序供给至待检查器件52a至52d，并且因此能够检查四个待检查器件52a至52d。
如上所述，控制IC 11包括将半导体芯片20a至20d导通和关断的控制电路。下文将描述用于导通和关断半导体芯片20a至20d的电路。控制IC 11基于来自测试机(图6中未示出)的信号(下文中，来自测试机用于控制半导体芯片20的信号也称为“检查信号”)控制半导体芯片20a至20d。即，控制IC电路11基于检查信号选择性地导通半导体芯片20a至20d。
控制IC 11包括控制开关61a至61d和62a至62d以切换半导体芯片20a至20d。在控制IC 11中，第一电势Vsw被分支出来然后输入到控制开关61a至61d。以类似的方式，第二电势Vss被分支出来然后输入到控制开关62a至61d。
控制开关61a和62a中每个的输出被连接到半导体芯片20a的栅电极G。控制开关61b和62b中每个的输出被连接到半导体芯片20b的栅电极G。控制开关61c和62c中每个的输出被连接到半导体芯片20c的栅电极G。控制开关61d和62d中每个的输出被连接到半导体芯片20d的栅电极G。安装衬底16上的线63将控制IC 11的输出和半导体芯片20a至20d的栅电极G连接起来。
控制开关61a和控制开关62a形成一对并且选择性地导通。即，控制开关61a和控制开关62a中的一个导通而其中的另一个关断。例如，当半导体芯片20a导通时，控制开关61a导通并且控制开关62a关断。以类似的方式，控制开关61b和控制开关62b形成一对并且选择性地导通。控制开关61c和控制开关62c形成一对并且选择性地导通。控制开关61d和控制开关62d形成一对并且选择性地导通。
此外，控制开关61a至61d选择性地导通。即，当控制开关61a至61d中的一个导通时，其它三个开关关断。更具体地，当半导体芯片20d导通时，控制开关61d导通并且控制开关61a、61b和61c关断。在这种情况下，与控制开关61d形成一对的控制开关62d关断，并且与控制开关61a、61b和61c形成一对的62a、62b和62c导通。换句话说，控制开关62a至62d被选择性地关断。也就是说，当控制开关61a到61d中的一个关断时，其它三个开关导通。
在控制开关61a至61d中，对应于已导通的一个控制开关的半导体芯片20被供给第一电势Vsw。在这种情况下，在控制开关62a至62d中，对应于已关断的三个控制开关的半导体芯片20被供给第二电势Vss。例如，当控制开关61a导通并且控制开关62a关断时，第一电势Vsw被供给至半导体芯片20a的栅电极G。在这种情况下，控制开关61b、61c和61d关断并且控制开关62b、62c和62d导通。因此，第二电势Vss被供给至半导体芯片20b、20c和20d中每个的栅电极G。因此，仅仅半导体芯片20a导通，并且半导体芯片20b、20c和20d关断。以这种方式，半导体芯片20a至20d可以被选择性地导通。因此，如上所述，测试电源被供给至待检查器件52a。
本实施例中的检查装置在探测针卡100上将每个电源通道分支成多个通道，使得多个通道被连接至多个待检查器件52，并且提供测试电源。因此，通过控制半导体芯片20a至20d的导通和关断，待检查器件52的数量可以增加。当测试机的电源通道的数量是256时，例如，通过将电源通道分支成四个通道，则可以同时检查1024个设备。
此外，在同时测量多个待检查器件52的装置中，检测出正在被检查的器件52中的故障，并且中断朝向已经检查出故障的待检查器件52的检查用电源(测试电源)。这个检查装置的探测针卡上的电路合并有中断测试电源的元件。当存在缺陷芯片(待检查器件52)时，连接至缺陷芯片的半导体芯片20被持续地切断，使得中断施加至缺陷芯片的测试电源。这消除电源故障等对从电源通道(缺陷芯片也从该电源通道分支出来)分支出来的其它待检查器件52的影响。因此，能够执行可能准确的检查。
例如，控制IC 11可以存储缺陷的待检查器件。然后，控制IC 11可以存储缺陷芯片并且中断缺陷芯片的电源供给。另外，测试机可以存储用于识别缺陷的待检查器件的信息，并且控制IC 11可以基于该信息停止到缺陷芯片的电源供给。
接着，将参照图7进一步详细描述半导体芯片20的晶体管的配置和控制电路。图7是示出一个半导体芯片20的晶体管的配置以及对应于半导体芯片20提供的控制开关61和62的电路图。也就是说，图7示出图6所示配置中的一些。具体地，图7示出图6所示的一对控制开关61和62的配置和半导体芯片20的一种配置。由于控制开关61a至61d和62a至62d和半导体芯片20a至20d的电路配置与图7中所示的类似，所以将省略其描述。即，为每个半导体芯片20设置图7所示的配置。
需要注意的是，图7所示用以连接栅极和漏极的线以及设置在线上的栅极保护电路73和74仅仅出于说明的目的，它们实际上并没有设置在半导体模块10中(同样也适用于图8、图9和图10)。
测试机80将来自电源通道的测试电源供给至半导体模块10的功率输入端子18。功率输入端子18和功率输出端子19经由半导体芯片20彼此连接。此外，测试机80将检查信号供给至半导体模块10的控制输入端子60。检查信号(其为数字信号)被供给至控制IC 11。特别地，检查信号经由反相放大器69被供给至控制开关61和62。
控制开关61是pMOS，控制开关62是nMOS，并且控制开关61和控制开关62一体地形成CMOS 67。即，控制开关61的栅极和控制开关62的栅极彼此连接并且然后连接到反相放大器69，控制开关61的漏极和控制开关62的漏极彼此连接并且然后连接到线63。控制开关61的源极被连接到第一电势Vsw，并且控制开关62的源极被连接到第二电势Vss。来自反相放大器69的检查信号被反相并且反相信号被供给至控制开关61的栅极以及控制开关62的栅极。因此，控制开关61和控制开关62中的一个导通。控制开关61和62中每个的输出经由线63被连接到第一晶体管21的栅电极G和第二晶体管22的栅电极G。
如上所述，控制IC 11根据控制开关61和62的导通/关断将输出信号输出至半导体芯片20。经由线63将控制信号提供给第一晶体管21的栅电极G和第二晶体管22的栅电极G。线63设置在安装衬底16上。即，线63在安装衬底16上分支，并且被连接到第一晶体管21的栅电极G和第二晶体管22的栅电极G。
因此，当控制开关61导通时，第一电势Vsw被提供给第一晶体管21的栅电极G和第二晶体管22的栅电极G。另一方面，当控制开关62导通时，第二电势Vss被提供给第一晶体管21的栅电极G和第二晶体管22的栅电极G。
如上所述，半导体芯片20包括第一晶体管21和第二晶体管22。第一晶体管21和第二晶体管22串联连接在功率输入端子18与功率输出端子19之间。第一晶体管21和第二晶体管22是n沟道功率MOS晶体管并且在衬底侧上共享共用漏电极D。即，第一晶体管21的漏电极D和第二晶体管22的漏电极D彼此电性地导通。第一晶体管21的源电极S被连接到测试机80侧，也就是，连接至功率输入端子18。另一方面，第二晶体管22的源电极S被连接到探测针侧，即，连接至功率输出端子19。
因此，当第一电势Vsw被提供给第一晶体管21的栅电极G和第二晶体管22的栅电极G时，均作为开关的第一晶体管21和第二晶体管22被导通。然后，输入功率端子18和功率输出端子19彼此连接。即，探测针和测试机80彼此连接。
另一方面，当第二电势Vss被供给至第一晶体管21的栅电极G和第二晶体管22的栅电极G时，作为开关的第一晶体管21和第二晶体管22被关断。然后，功率输入端子18与功率输出端子19彼此断开。也就是说，探测针与测试机80分离并且可以中断探测针的电源供给。以这种方式，半导体芯片20根据控制信号控制探测针与测试机的电源通道之间的连接。
如上所述，通过布置第一晶体管21的漏电极和第二晶体管22的漏电极使得它们彼此相对并且将它们串联连接，可以减小功率输入端子18与功率输出端子19之间的漏电流。例如，寄生二极管71和72中的每个设置在源电极S与漏电极D之间。因此，当只设置一个晶体管时，由于存在寄生二极管，漏电流在功率输入端子18与功率输出端子19之间流动。
另一方面，在本实施例中，通过连接串联连接的第一晶体管21和第二晶体管22的漏电极，寄生二极管71的正方向与寄生二极管72的正方向相反。例如，从功率输入端子18到功率输出端子19的方向是寄生二极管71的正方向，而从功率输入端子18到功率输出端子19的方向是寄生二极管72的反方向。因此，能够双向地中断电流。这使得能够双向切换并且减少漏电流。
此外，功率MOS晶体管通常需要栅极保护电路73和74(每个设置在栅电极与源电极之间)，以便保护栅极氧化膜，并且例如在功率MOS晶体管的元件中或外部电路的栅极与源极之间设置诸如肖特基二极管的保护二极管。这些栅极保护电路73和74可以在栅极与源极之间引起漏电流。
另一方面，在根据本实施例的电路配置中，半导体芯片20与控制IC 11之间的线63未处于半导体模块10的外部。即，来自栅电极G的线63仅仅被连接至控制IC 11的输出。因此，控制IC 11的输出级可以被用作栅极保护电路。
在这种配置中，无需形成栅极保护电路73和74来保护栅电极G与源电极S之间的栅极氧化膜。由于用以连接栅极和源极的栅极保护电路73和74未设置在半导体芯片20的内部和外部，所以可以减少漏电流。因此，能够防止当测试机测量电流时测量精度降低。因此，通过在探测针卡100上安装半导体模块10，能够进行准确的检查。
此外，电源通道和控制电源通道的开/关状态的控制电路可以被彼此分离并且使功率MOS晶体管21和22布置在它们之间，由此可以减小漏电流并且可以提高测量精度。此外，通过由CMOS 67控制功率MOS晶体管21和22的开/关状态，可以减少功率消耗和发热量。
在本发明中，在包含在半导体芯片20中的两个晶体管中，用于控制导通的电极被称为控制电极(本实施例中的栅电极G)，将布置在由控制电极控制的导通路径的各端的电极中属于相同类型并且彼此连接的电极称为第一电极(本实施例中的漏电极D)，并且将布置在由控制电极控制的导通路径的各端的电极中属于输入/输出侧上的相同类型的其它电极称为第二电极(本实施例中的源电极S)。
(第一修改示例)
图8是示出控制IC 11的控制开关61和62以及半导体芯片20的电路配置的第一修改示例的电路图。虽然在图7中从控制开关61和62到半导体芯片20的线63未处于半导体模块10的外部，但是在图8中线63经由电阻器78被连接到外部。即，来自外部的第二电势Vss经由电阻器78被供给到栅电极G。
在图8中，控制开关61和62的电路配置与图7所示的不同。在修改示例的说明中，将省略与图7所示部件相同部件的描述。例如，由于半导体芯片20种第一晶体管21和第二晶体管22的配置与图7所示相同，所以将省却其描述。
控制开关61和控制开关62并联连接在第一电势Vsw与第二电势Vss之间。控制开关61是pMOS并且控制开关62是nMOS。检查信号经由放大器68被供给至控制开关的栅极。检查信号经由反相放大器69被供给至控制开关62的栅极。因此，在图8中，控制开关61和控制开关62同时导通/关断。
当同时导通控制开关61和控制开关62时，第一电势Vsw经由线63被供给至第一晶体管21的栅电极G和第二晶体管22的栅电极G。当同时关断控制开关61和控制开关62时，第二电势Vss经由电阻器78和线63被供给至第一晶体管21的栅电极G和第二晶体管22的栅电极G。
根据上述配置，可以获得与图7类似的效果。即，由于寄生二极管71和72在相反方向上串联连接，所以可以双向地中断电源。另外，由于两个功率MOS晶体管21和22被包含在半导体芯片20中，所以可以减小安装面积。此外，可以去除功率MOS晶体管21和22的栅电极G与源电极S之间的栅极保护电路73和74。因此，能够降低栅极与源极之间的漏电流，从而能够防止当测试机测试电流时测量精度的降低。另外，电源通道的路径和控制其开/关状态的控制电路可以被彼此分离并使功率MOS晶体管21和22布置在它们之间，可以减小漏电流并且可以提高测量精度。此外，通过由MOS晶体管61和62控制功率MOS晶体管21和22的开/关状态，可以减少功率消耗和发热量。
(第二修改实施例)
虽然在图7中已经使用N沟道功率MOSFET作为第一晶体管21和第二晶体管22，但是也可以如图9所示使用P沟道功率MOSFET。根据上述配置，可以获得与图7所示类似的效果。
(第三修改示例)
虽然在图8中已经使用N沟道功率MOSFET作为第一晶体管21和第二晶体管22，但是也可以如图10所示使用P沟道功率MOSFET。根据上述配置，可以获得与图8所示类似的效果。
在半导体模块10中，第一实施例和第一至第三修改示例可以彼此组合。例如，半导体模块10可以配备有P沟道MOSFET的半导体芯片20和N沟道MOSFET的半导体芯片20的组合。
其它实施例
因为包括第三晶体管23和第四晶体管24的半导体芯片20的电路配置与包括第一晶体管21和第二晶体管22的半导体芯片20的电路配置相同，所以将省略其说明。虽然在上述实施例中，第一晶体管21和第二晶体管22具有共用漏极电势，但是它们也可以具有共用源极电势。即，第一晶体管21和第二晶体管22可以以这种方式配置，使得串联连接的第一晶体管21和第二晶体管22的源电极彼此相对。此外，虽然在上述实施例中，已经将平面功率MOS晶体管用作垂直功率MOS晶体管，但是也可以使用另一种垂直功率MOS晶体管。例如，可以使用沟槽功率MOS晶体管、超结(super-junction)MOS晶体管或高速体二极管功率MOS晶体管。可代替地，可以使用横向功率MOS晶体管。
虽然功率MOS晶体管已被设置为半导体芯片20的功率器件，但是晶体管并未被特别限制，只要可以形成共用衬底。例如，可以使用绝缘栅双极型晶体管(IGBT)或双极晶体管。因此，第一晶体管21和第二晶体管22在半导体芯片20的衬底侧上具有共用第一电极。第一晶体管21的第二电极被连接到测试机80侧，并且第二晶体管22的第二电极被连接到探测针侧。第一和第二晶体管的控制电极根据来自控制IC 11的控制信号来控制测试机80的电源通道与探测针65之间的连接。当使用IGBT或双极型晶体管时，作为第一电极的集电极电极可以被共用。然后作为第二电极的发射极电极可以被连接到测试机侧和探测针侧。可代替地，半导体芯片20的后表面可以被镀覆有Au等，以减少晶体管的导通电阻。
另外，在半导体模块10中，可以设置除了包括两个功率MOS晶体管的半导体芯片20之外的开关。也就是说，半导体模块10包括一个或多个半导体芯片20即可。
另外，通过使用半导体模块10，可以减小切换电源通道的开关电路的大小。因此，可以将设置在探测针卡100的测试机侧上半导体模块10的连接端子和设置在探测针卡100的晶片50侧上探测针的连接端子垂直地连接。即，探测针的连接端子布置在半导体模块的正下方。虽然在探测针卡中设置开关电路的空间是被受限的，但是处于探测针正上方的空间可以用作半导体模块10的空间。因此，能够有效地使用探测针卡100的空间。此外，可以减少半导体模块10与探测针之间导通路径的长度。
虽然在前述说明中描述了将半导体模块10用于半导体晶片检查的探测针卡100的示例，但是半导体模块10不限于被应用至探测针卡。例如，半导体模块10可以用于执行半导体封装的封装测试(最终测试)的检查装置的电性连接器。半导体模块10可以用于布置在测试头与IC插槽之间的电性连接器(例如，诸如DUT板或性能板(performance board)的板)。因此，在本发明中，半导体模块10可以用于在接触待检查器件的元件与测试机之间的电性连接器。此外，半导体模块10可以用于测试机80。
另外，半导体模块10可以用于除半导体检查装置之外的其它应用。例如，半导体模块10可以用于当制造液晶显示器时在检查过程(阵列检查过程、单元检查过程、模块检查过程)中使用的检查装置(测试机、探测器)。例如，半导体模块10可以用于设置在接触待检查器件的探测针单元与测试机之间的控制开关。
虽然以上已经描述本发明的实施例，但是本发明包括不损害本发明目的和优点的适当修改，并且不受上述实施例限制。
本申请基于并且要求2014年7月17日提交的日本专利申请第2014-146427号的优先权权益，其公开内容以其整体通过引用合并于此。
附图标记
1 界面衬底
3 连接器
4 加固物
5 中间连接器
6 探测针衬底
10 半导体模块
11 控制IC
12 第一芯片列
13 焊盘列
14 第二芯片列
16 安装衬底
17 行
18 功率输入端子
19 功率输出端子
20 半导体芯片
21 第一晶体管
22 第二晶体管
23 第三晶体管
24 第四晶体管
30 焊盘
31 焊盘
50 半导体晶片
51 端子
52 待检查器件
61 控制开关
62 控制开关
G 栅电极
S 源电极
D 漏电极
100 探测针卡

Claims (11)

1.一种半导体模块，用于电性地布置于待检查器件的电极与测试机的电源通道之间的电性连接器，所述半导体模块包括：
安装衬底，包括线；
控制IC，安装在所述安装衬底上；以及
多个半导体芯片，安装在所述安装衬底上，其中
所述多个半导体芯片中的每个包括第一晶体管和第二晶体管，所述第一晶体管和第二晶体管串联连接在所述待检查器件的电极侧与所述测试机的电源通道侧之间，
所述第一晶体管和所述第二晶体管包括在所述半导体芯片的衬底侧上的共用第一电极，
所述第一晶体管的第二电极被连接至所述测试机的所述电源通道侧，并且所述第二晶体管的第二电极被连接至所述待检查器件的所述电极侧，以及
来自所述控制IC的控制信号经由所述线供给至所述第一晶体管的控制电极和所述第二晶体管的控制电极，由此控制所述测试机的所述电源通道侧与所述待检查器件的所述电极侧之间的连接。
2.根据权利要求1所述的半导体模块，其中
所述第一晶体管和第二晶体管是功率MOS晶体管，以及
所述第一电极是漏电极，所述第二电极是源电极，并且所述控制电极是栅电极。
3.根据权利要求1或2所述的半导体模块，其中
所述控制IC包括CMOS，以及
来自所述控制IC的控制信号对应于来自所述CMOS的输出。
4.根据权利要求1至3中任一项所述的半导体模块，其中
沿着第一方向布置有两个或更多半导体芯片的芯片列被设置在所述安装衬底上，以及
在所述芯片列含有的两个或更多半导体芯片的每个中，所述第一晶体管和第二晶体管沿着所述第一方向布置。
5.根据权利要求4所述的半导体模块，其中
在所述安装衬底上设置有所述半导体芯片的所述第二电极和连接至所述控制电极的焊盘，
在所述安装衬底上设置有焊盘列，所述焊盘列包括沿所述第一方向布置的多个焊盘，
所述焊盘列布置在两个芯片列之间，以及
包含在所述两个芯片列中的所述半导体芯片的所述第二电极和所述控制电极被连接至所述焊盘列中包含的所述焊盘。
6.根据权利要求1至5中任一项所述的半导体模块，其中在所述半导体芯片的所述控制电极与所述第二电极之间未设置栅极保护电路。
7.根据权利要求6所述的半导体模块，其中从所述控制IC的输出端子到所述半导体芯片的所述控制电极的线未被连接至所述半导体芯片的所述第一电极和第二电极。
8.一种半导体模块，包括：
安装衬底，包括线、输入端子和输出端子；
控制IC，安装在所述安装衬底上；以及
多个半导体芯片，安装在所述安装衬底上，其中
所述多个半导体芯片中的每个包括串联连接的第一晶体管和第二晶体管，
所述第一晶体管和所述第二晶体管包括在所述半导体芯片的衬底侧上的共用第一电极，
所述第一晶体管的第二电极被连接至所述输入端子，并且所述第二晶体管的第二电极被连接至所述输出端子，以及
来自所述控制IC的控制信号经由所述线供给至所述第一晶体管的控制电极和所述第二晶体管的控制电极，由此控制所述输入端子与所述输出端子之间的连接。
9.一种电性连接器，包括：
根据权利要求1至8中任一项所述的半导体模块；
界面衬底，所述半导体模块安装在所述界面衬底上；以及
探测针衬底，包括被连接至所述第二晶体管的所述第二电极的多个探测针。
10.根据权利要求9所述的电性连接器，其中连接至所述半导体模块的探测针的连接端子位于所述半导体模块的正下方。
11.一种检查装置，包括：
根据权利要求9或10所述的电性连接器；以及
测试机，将测试电源从电源通道供给至所述电性连接器。
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