JPWO2016009652A1 - 半導体モジュール、電気的接続体、及び検査装置 - Google Patents

半導体モジュール、電気的接続体、及び検査装置 Download PDF

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Abstract

本発明にかかる半導体モジュール（１０）は、実装基板（１６）上に実装された制御ＩＣ（１１）と、実装基板（１６）上に実装された複数の半導体チップ（２０）と、を備え、複数の半導体チップ（２０）のそれぞれが、検査対象デバイスとテスタとの間に直列に接続された第１及び第２トランジスタ（２１、２２）を備えている。第１トランジスタ（２１）のドレイン電極と第２トランジスタ（２２）のドレイン電極とが、半導体チップ（１０）の基板側で共通している。第１トランジスタ（２１）のソース電極がテスタの電源チャネル側に接続している。第２トランジスタ（２２）のソース電極が検査対象デバイスの電極側に接続している。第１及び第２トランジスタ（２１、２２）のゲート電極に、制御ＩＣ（１１）からの制御信号が配線を介して供給されることで、テスタと検査対象デバイスとの接続を制御する。

Description

本発明は、半導体モジュール、電気的接続体、及び検査装置に関する。
半導体デバイス（例えばウェーハ上のチップや、組立完了したＩＣ等）の電気的検査（例えばウェーハテストやパッケージテスト等）には、検査装置が用いられる。検査装置は、テスタと、そのテスタのテストヘッドと被検査デバイスとの間に電気的に介在させる電気的接続体と、被検査デバイスを電気接続体に対して位置決めし接触させるハンドリング装置（例えばプローバやハンドラなど）とを備えている。
半導体デバイスの電気的検査には、導通テスト、ＤＣテスト、ＡＣテスト、ファンクションテストなどがあり、テスタは、それらテストに必要な電流や電圧、信号等（以下、テスト電源ともいう）を印加するとともに、その時の電圧、電流、出力信号特性等の電気的特性を測定する機能を有している。そして、テスタは、同時に複数の半導体デバイスを検査できるように、それら印加と測定のチャネル（以下、電源チャネルともいう）を複数有している。
電気的接続体としては、例えば、プローブカードやＩＣソケット、ＤＵＴボード、インサートリング、パフォーマンスボード、それらが機能的に組み合わさって一体になったものなど種々のものがある。
プローブカードは、ウェーハテストに用いられる電気的接続体であり、一方の面にテスタのテストヘッドへ直接に又は中継する電気的接続体を介して接続するための接続端子を備え、他方の面に、被検査デバイスの電極（パッド）に接触するための複数のプローブが設けられている。そして、その複数のプローブがパッドに接触することで、テスタからのテスト電源を半導体デバイスに供給することができる。
さらには、電源リレーが設けられたプローブカードが開発されている。例えば、特許文献１には、テスタからの電源供給経路を複数に分岐する電源配線部を備え、その分岐されたそれぞれの経路上に電源リレーを有するプローブカードが開示されている。そして、この電源リレーの開閉を制御機構部により制御することにより、検査対象のＩＣチップを切り替えることができる。
これにより、一つの電源配線部に設けられた複数の電源リレーを選択的にＯＮすることで、１つの電源チャネルからの電源が複数のＩＣチップに順番に供給される。よって、検査対象のＩＣチップの数を増やすことができる。
また、前記電源リレー等に利用できるスイッチ素子として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた技術が開示されている（特許文献２）。特許文献２には、半導体素子の特性を計測する計測器群と、被試験半導体素子の外部接続用端子に接続するプローブ探針群との接続を、ＭＯＳトランジスタ素子で構成したスイッチング・マトリックスＬＳＩを用いて任意に切り替えることができる半導体素子試験装置の例が示されている。このスイッチング・マトリックスＬＳＩでは、前記計測器群につながる複数の導電路と、前記プローブ探針群につながる複数の導電路とが格子状に配置されている。さらに、スイッチング・マトリックスＬＳＩは、導電路の各交点に配設されてそのオンオフを切り替えるスイッチと、接続する行（プローブ探針群につながる導電路）と列（計測器群につながる複数の導電路）の選択をする行列選択回路と、この行列選択回路の出力を前記スイッチに伝達する信号線と、前記行列選択回路で選択された列の導電路と計測器とを接続する列選択回路とを有する。そして、前記スイッチと、前記行列選択回路と、前記列選択回路には、多数のＭＯＳトランジスタ素子が用いられており、これらＭＯＳトランジスタによってプローブ探針と計測器との結合の切り替えを行っている。
特開２０１１−７７４３号公報 特開昭６１−２８８４３６号公報
特許文献１では、電源リレーをスイッチとして用いて、検査対象を切り替える構成としている。このように検査対象を切り替えるためにスイッチを用いる場合は、検査対象の数が多くなると、使用するスイッチの数も増えてしまうため、スイッチ数の増加に伴い、スイッチ全体の消費電力が増加し、発熱量が大きくなってしまう。
このため、スイッチをウェーハやプローブカードの近傍に設けた場合、この発熱量によって、ウェーハやプローブカードが影響を受けてしまう場合がある。例えば、ウェーハやプローブカードの温度制御が妨げられたり、ウェーハやプローブカードが熱膨張して、プローブの位置精度に影響を及ぼしたりする場合がある。
また、特許文献２では、ＭＯＳトランジスタをスイッチとして用いているが、ＭＯＳトランジスタはその構造上、寄生ダイオードが形成される。このため、ＭＯＳトランジスタを単独で用いた場合に双方向の電流遮断ができないという問題がある。また、ＭＯＳトランジスタには、ゲート酸化膜を保護するためにゲートとソース間に保護回路が必要になり、例えばゲート−ソース間にショットキーダイオードなどの保護ダイオードが設けられる。しかしながら、この保護ダイオードは、ゲート−ソース間にリーク電流を生じさせる原因となる。このリーク電流がデバイス又はテスタに流れると、電流測定の精度の低下を引き起こすおそれがある。
本発明は、上記の課題に鑑みてなされたものであり、正確に検査することができる半導体モジュール、電気的接続体、及び検査装置を提供することを目的とする。
本発明の一態様に係る半導体モジュールは、検査対象デバイスの電極とテスタの電源チャネルとの間に電気的に介在する電気的接続体に用いられる半導体モジュールであって、配線を有する実装基板と、前記実装基板上に実装された制御ＩＣと、前記実装基板上に実装された複数の半導体チップと、を備え、前記複数の半導体チップのそれぞれが、前記検査対象デバイスの電極側と前記テスタの電源チャネル側との間に直列に接続された第１及び第２トランジスタを備え、前記第１トランジスタの第１電極と前記第２トランジスタの第１電極とが、前記半導体チップの基板側で共通し、前記第１トランジスタの第２電極が前記テスタの電源チャネル側に接続し、前記第２トランジスタの第２電極が前記検査対象デバイスの電極側に接続し、前記第１及び第２トランジスタの制御電極に、前記制御ＩＣからの制御信号が前記配線を介して供給されることで、前記テスタの電源チャネル側と前記検査対象デバイスの電極側との接続を制御するものである。これにより、正確に検査することができる。
上記の半導体モジュールであって、前記第１及び第２トランジスタがパワーＭＯＳトランジスタであり、前記第１電極がドレイン電極であり、前記第２電極がソース電極であり、前記制御電極がゲート電極であってもよい。これにより、簡便に実装することができる。
上記の半導体モジュールであって、前記制御ＩＣは、ＣＭＯＳを備え、前記制御ＩＣからの制御信号は、前記ＣＭＯＳからの出力であってもよい。これにより、ＣＭＯＳから出力される制御信号で、半導体モジュールを制御することができる。
上記の半導体モジュールであって、前記実装基板上において、２以上の前記半導体チップが第１の方向に沿って配列されたチップ列が設けられ、前記チップ列に含まれる２以上の前記半導体チップのそれぞれにおいて、前記第１及び第２トランジスタが前記第１の方向に沿って並んでいてもよい。これにより、実装密度を向上することができる。
上記の半導体モジュールであって、前記半導体チップの前記第２電極及び前記制御電極と接続されるパッドが、前記実装基板上に設けられ、前記実装基板上には、第１の方向に沿って配列された複数の前記パッドを有するパッド列が設けられ、２つの前記チップ列の間に前記パッド列が配置され、前記２つのチップ列に含まれる前記半導体チップの前記第２電極及び前記制御電極には、前記パッド列に含まれる前記パッドと接続されていてもよい。これにより、実装密度を向上することができる。
上記の半導体モジュールであって、前記半導体チップの前記制御端子及び前記第２端子の間にはゲート保護回路が設けられていないことが望ましい。これにより、リーク電流を低減することができ、正確な検査が可能になる。
上記の半導体モジュールであって、前記制御ＩＣの出力端子から前記半導体チップの前記制御電極までの配線は、その半導体チップの第１電極及び第２電極に接続されていないことが望ましい。これにより、リーク電流を低減することができ、正確な検査が可能になる。
本発明の一態様にかかる半導体モジュールは、配線を有する実装基板と、前記実装基板上に実装された制御ＩＣと、前記実装基板上に実装された複数の半導体チップと、を備え、前記複数の半導体チップのそれぞれが、前記プローブと前記テスタの電源チャネルとの間に直列に接続された第１及び第２トランジスタを備え、前記第１トランジスタの第１電極と前記第２トランジスタの第１電極とが、前記半導体チップの基板側で共通し、前記第１トランジスタの第２電極が前記第１端子に接続し、前記第２トランジスタの第２電極が前記第２端子に接続し、前記第１及び第２トランジスタの制御電極に、前記制御ＩＣからの制御信号が前記配線を介して供給されることで、前記第１端子と前記第２端子との接続を制御するものである。これにより、実装密度を向上することができる。
本発明の一態様にかかる電気的接続体は、上記の半導体モジュールと、前記半導体モジュールが実装されたインターフェース基板と、前記第２トランジスタの前記第２電極と接続された前記プローブを複数備えたプローブ基板と、を備えたものである。これにより、正確な検査が可能になる。
上記の電気的接続体において、前記半導体モジュールの真下に、その半導体モジュールに接続されているプローブの接続端子が位置していてもよい。これにより、半導体モジュールとプローブとを短い距離で多数接続することができる。
本発明の一態様にかかる検査装置は、上記の電気的接続体と、前記電気的接続体に電源チャネルからテスト電源を供給するテスタと、を備えたものである。これにより、正確に検査することができる。
本発明によれば、正確に検査することができる半導体モジュール、電気的接続体、及び検査装置を提供することができる。
プローブカードを上面側から見た斜視図である。 プローブカードを下面側から見た斜視図である。 プローブカードに用いられた半導体モジュールの構成を示す上面図である。 半導体モジュールの一部を拡大して示す模式図である。 半導体モジュールの一部の等価回路図である。 電源チャネルの切替回路を示す回路図である。 半導体チップを用いたスイッチ回路を示す図である。 変形例１にかかるスイッチ回路を示す図である。 変形例２にかかるスイッチ回路を示す図である。 変形例３にかかるスイッチ回路を示す図である。
以下、本発明の実施の形態について図面を参照して説明する。以下の説明は、本発明の好適な実施の形態を示すものであって、本発明の範囲が以下の実施の形態に限定されるものではない。以下の説明において、同一の符号が付されたものは実質的に同様の内容を示している。
本実施形態の電気接続体及びその電気接続体が用いられる検査装置は、例えば、半導体ウェーハ上のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ等の検査対象物のテスト時の効率化を図ったものである。測定の効率化を目的として、多数の検査対象物を同時に測定する際に、テスタの電源チャネル数の不足をカバーするための改良を加えている。具体的には、テスタに接続されるインターフェースを備えたプローブカード上に搭載される回路部分の改良に関するものである。本発明は、プローブカードを含む電気接続体全般やテスタに適用することができると共に、当該電気接続体やテスタが用いられる検査装置全てに適用することができる。以下では、プローブカードのテスタへのインターフェースとなる基板に搭載される回路構成部分を中心に説明する。また、検査対象物として、半導体ウェーハ上に多数形成されるＩＣチップ（検査対象デバイス）を例に説明する。
本実施形態の検査装置は、テスタと、そのテスタのテストヘッドに接続されるインターフェースを備えたプローブカードと、プローバとを備えている。テスタは、複数のＩＣチップを同時に検査することが可能なように複数の電源チャネルを備えている。それら電源チャネルは、テストヘッドを介してプローブカードにつなげられる。
プローブカードは、上面にテスタのテストヘッドに接続されるインターフェース（コネクタ）を備え、下面に前記テスタの電源チャネルよりも多い数のプローブを備えている。そして、プローブカードは、各電源チャネルをプローブカード上でそれぞれ複数に分岐して、複数のＩＣチップに選択的に接続させてテスト電源を供給できるとともに、電気的特性（電圧、電流、出力信号特性等）を計測できるように構成されている。
プローバは、被検査デバイスを供給するとともに電気接続体に対して相対的に位置決めしプローブカードのプローブと被検査デバイスのパッドとを接触させる機構を備えている。
複数のＩＣチップを同時に測定する装置において、検査中のＩＣチップの異常を検出して、異常が検出されたＩＣチップへのテスト電源を遮断する検出機能をプローブカード側に備えることもできる。こうすることで、不良チップと共通の電源チャネルから分岐した他のチップへの電源異常等の影響を遮断することができる。また、本実施形態の検査装置は、半導体装置のバーンイン検査にも用いることができる。
図１、及び図２を用いて、プローブカードの構成について説明する。図１は、プローブカード１００を上面側から見た斜視図である。図２は、プローブカード１００を下面側から見た斜視図である。なお、以下の説明では、プローブカード１００の下側にプローブ（図１、図２では不図示）が設けられているとして説明を行うが、方向については相対的なものであり、プローブカード１００の姿勢に応じて変化する。
プローブカード１００は、インターフェース基板１と、コネクタ３と、スティフナ４と、中間接続体５と、プローブ基板６とを備えている。プローブ基板６の下面側には、検査対象となるＩＣチップ（検査対象デバイス）のパッドと接触する複数のプローブが設けられている。プローブはプローブ基板６の下側に突出して、ＩＣチップの端子と接触する。さらに、プローブ基板６には、プローブと接続する配線が形成されている。プローブ基板６は、半導体ウェーハに対応する円板状に形成されている。そして、検査時において、プローブ基板６が半導体ウェーハの上に配置される。プローブ基板６は、例えば、セラミック基板と薄膜多層基板の積層体を有している。
プローブ基板６の上には、中間接続体５が設けられている。中間接続体５の上にはインターフェース基板１が設けられている。インターフェース基板１の上面には、スティフナ４と、複数のコネクタ３が設けられている。スティフナ４は、プローブカード１００の剛性を高めるリブとなる。スティフナ４を設けることで、プローブの高さばらつきを抑制することができる。スティフナ４は、インターフェース基板１の上面に部分的に配置される。
コネクタ３は、インターフェース基板１の上面に設けられている。例えば、コネクタ３は、インターフェース基板１の上面において、スティフナ４が設けられていない箇所に設けられている。複数のコネクタ３は、円形のインターフェース基板１の外周に沿って配列されている。インターフェース基板１の複数のコネクタ３は、テスタと接続するために設けられている。例えば、プローブカード１００のコネクタ３が、対となるテスタ側のコネクタと嵌合することで、インターフェース基板１の配線とテスタの配線とが接続される。このように、インターフェース基板１は、テスタとのインターフェースとなる。よって、インターフェース基板１には、テスタからのテスト電源が供給される。
インターフェース基板１は複数の配線層が設けられたプリント配線基板（ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）である。例えば、インターフェース基板１として、ＩＶＨ（Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）で層間を接続する多層基板を用いることができる。インターフェース基板１は中間接続体５と対向して配置されている。
中間接続体５は、プローブ基板６とインターフェース基板１とを接続するために、プローブ基板６とインターフェース基板１との間に保持されている。すなわち、中間接続体５が介在した状態で、インターフェース基板１とプローブ基板６とが対向して配置されている。中間接続体５は、例えば、ポゴピンのような接続ピン、及び接続ピンを保持するホルダ等を有している。中間接続体５の接続ピンを介して、インターフェース基板１の内部配線と、プローブ基板６の導電路が電気的に接続される。
さらに、インターフェース基板１の上面には、実装領域７が設けられている。実装領域７は、スティフナ４がインターフェース基板１上に接合されていない箇所に配置される。実装領域７には、複数の半導体モジュール１０が設けられている。半導体モジュール１０は、インターフェース基板１の中心側に配置される。すなわち、プローブ基板６の上方に実装領域７が設けられ、実装領域７を囲むように、コネクタ３がインターフェース基板１の外周側に実装されている。一つの半導体モジュール１０に接続される複数プローブが、その半導体モジュールの真下に位置するプローブ基板６上に配置されていると、半導体モジュール１０とプローブとが最短で接続できるという点でより好ましい。半導体モジュール１０は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などによって、インターフェース基板１上に実装されている。すなわち、半導体モジュール１０とインターフェース基板１は、はんだボール等を介して電気的に接続される。
次に、本実施形態の技術的特徴の一つである半導体モジュール１０について、図３を用いて説明する。図３は、１つの半導体モジュール１０の構成を示す平面図である。なお、図３では、ＸＹ直交座標系を示していている。半導体モジュール１０は、実装基板１６と、制御ＩＣ１１と、半導体チップ２０と、を備えている。もちろん、図３に示す半導体モジュール１０の構成及びレイアウトは、本実施形態の一例であり、本発明は図３に示す構成及びレイアウトに限定されるものではない。
実装基板１６は、複数の配線が設けられたプリント配線基板である。実装基板１６は、例えば１辺が１０〜２０ｍｍ程度の矩形状になっている。実装基板１６の端辺に沿った方向がＸＹ方向となっている。実装基板１６は、パッド３０、及びパッド４０を備えている。実装基板１６の上には制御ＩＣ１１及び半導体チップ２０が実装されている。矩形状の実装基板１６の中央には制御ＩＣ１１が配置されている。例えば、制御ＩＣ１１はワイヤボンディングなどにより、実装基板１６上に実装されている。よって、制御ＩＣ１１はパッド４０と接続されている。
さらに、制御ＩＣ１１の周辺には、複数の半導体チップ２０が配置されている。ここでは、制御ＩＣ１１の外側に複数の半導体チップ２０がアレイ状に配列されている。例えば、複数の半導体チップ２０は、制御ＩＣ１１を囲むように配列されている。また、一つの制御ＩＣ１１、及び複数の半導体チップ２０を含むレイアウトは、Ｙ方向に沿った中心線（図３中の２点鎖線）に対して対称になっている。一つの制御ＩＣ１１、及び複数の半導体チップ２０を含むレイアウトは、Ｘ方向に沿った中心線（図３中の１点鎖線）に対して対称になっている。このように、対称なレイアウトとすることで、設計が容易になる。
複数の半導体チップ２０は、同様の構成を有するチップである。それぞれの半導体チップ２０は、電源チャネルを切り替えるスイッチとなっている。例えば、スイッチである半導体チップ２０がＯＮすることで、テスタの電源チャネルがプローブと接続され、ＯＦＦすることで、絶縁されて切り離される。それぞれの半導体チップ２０は、制御ＩＣ１１からの制御信号に応じてＯＮ／ＯＦＦする。制御ＩＣ１１は、半導体チップ２０を制御する制御信号を出力する。制御ＩＣ１１からの制御信号は、実装基板１６上の配線を介して、半導体チップ２０に供給される。
それぞれの半導体チップ２０は、２つのパワーＭＯＳトランジスタを有しており、それらが隣接して配置されている。
実装基板１６上において、複数の半導体チップ２０は、搭載されている２つのパワーＭＯＳトランジスタの並び方向に並んで配列されている。すなわち、本実施形態では、複数の半導体チップ２０は、その２つのパワーＭＯＳトランジスタがＹ方向に並ぶ向きで、Ｙ方向に沿って配列されている。図３では、Ｙ方向に沿った半導体チップ２０の列が１０個設けられている。すなわち、実装基板１６上において、半導体チップ２０が１０列になって配置されている。換言すると、実装基板１６には、１０列のチップ列が設けられている。ここで、実装基板１６の左端に配置された半導体チップ２０の一列を第１チップ列１２とし、その隣の一列を第２チップ列１４とする。
第１チップ列１２は、６個の半導体チップ２０を有している。同様に、第２チップ列１４は、６個の半導体チップ２０を有している。なお、制御ＩＣ１１が設けられている箇所では、半導体チップ２０を設けることができないため、１列に含まれる半導体チップ２０の数が第１チップ列１２に含まれる半導体チップ２０の数に比べて少なくなっている。
実装基板１６の上には、複数のパッド３０が設けられている。パッド３０は、実装基板１６の表面に露出している。パッド３０は、実装基板１６に設けられた配線と接続している。パッド３０は、半導体チップ２０の近傍に配置され、半導体チップ２０と接続している。例えば、それぞれ半導体チップ２０は、ワイヤボンディングなどによって、パッド３０と電気的に接続する。したがって、実装基板１６上には、半導体チップ２０の数に応じて、複数のパッド３０が配置されている。
実装基板１６上において、複数のパッド３０がＹ方向に沿って配列されている。図３では、Ｙ方向に沿ったパッド３０の列が５個設けられている。すなわち、実装基板１６上において、パッド３０が５列になって配置されている。換言すると、実装基板１６上には、５列のパッド列が設けられている。それぞれのパッド列の両側には、チップ列が配置される。ＸＹ平面内において、第１チップ列１２の半導体チップ２０と第２チップ列半導体チップ２０とは、パッド３０を介して対向配置されている。
ここで、実装基板１６において、左端のパッド列をパッド列１３とする。パッド列１３の左側には、第１チップ列１２が配置され、右側には、第２チップ列１４が配置されている。換言すると、第１チップ列１２と第２チップ列１４との間に、パッド列１３が配置されている。
ここで、第１チップ列１２に含まれる半導体チップ２０に設けられた２つのパワーＭＯＳトランジスタを第１トランジスタ２１、及び第２トランジスタ２２とする。第２チップ列１４に含まれる半導体チップ２０に設けられた２つのパワーＭＯＳトランジスタを第３トランジスタ２３、及び第４トランジスタ２４とする。
次に、半導体チップ２０とパッド３０との接続構成について、図４を用いて説明する。図４は、図３のＡの領域を拡大した平面図である。すなわち、図４は、第１チップ列１２の一つの半導体チップ２０と、第２チップ列１４の一つの半導体チップ２０と、それら２つの半導体チップ２０の間のパッド３０とを模式的に示す拡大図である。そして、半導体チップ２０においては、図４に示す構成が半導体チップ２０の数に応じて、複数設けられていることになる。
上記したように、第１チップ列１２は、パッド列１３の左側（−Ｘ側）に配置され、第２チップ列１４は、パッド列１３の右側（＋Ｘ側）に配置されている。第１チップ列１２の半導体チップ２０は、第１トランジスタ２１と第２トランジスタ２２とを備え、第２チップ列１４の半導体チップ２０は、第３トランジスタ２３と第４トランジスタ２４とを備えている。第１トランジスタ２１と第２トランジスタ２２は、第１チップ列１２の並び方向（Ｙ方向）に並んで配置されており、第１トランジスタ２１は、第２トランジスタ２２の上側（＋Ｙ側）に配置されている。第３トランジスタ２３と第４トランジスタ２４は、第２チップ列１４の並び方向（Ｙ方向）に並んで配置されており、第３トランジスタ２３は、第４トランジスタ２４の上側（＋Ｙ側）に配置されている。
第１トランジスタ２１〜第４トランジスタ２４のそれぞれは、平面視において矩形状に形成されている。例えば、第１トランジスタ２１〜第４トランジスタ２４のそれぞれは、１辺が１ｍｍ程度の正方形となっている。第１トランジスタ２１〜第４トランジスタ２４のそれぞれは、縦型構造のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、例えばプレーナ型やトレンチ型のパワーＭＯＳＦＥＴを用いることができる。したがって、第１トランジスタ２１〜第４トランジスタ２４のそれぞれは、裏面側にドレイン電極Ｄが位置している。一つの半導体チップ２０中の二つのトランジスタ（第１トランジスタ２１及び第２トランジスタ２２、又は、第３トランジスタ２３及び第４トランジスタ２４）はドレイン電極Ｄを基板側で共通している。すなわち、ドレイン電極Ｄを構成する半導体基板が共通になっている。換言すると、半導体チップ２０の裏面側（実装基板１６側）には二つのトランジスタのドレイン電極Ｄが一続きに形成されている。
さらに、第１トランジスタ２１〜第４トランジスタ２４の表面側には、ゲート電極Ｇとソース電極Ｓがそれぞれ設けられている。第１トランジスタ２１〜第４トランジスタ２４において、ゲート電極Ｇ及びソース電極Ｓのレイアウトは同じになっている。
第１トランジスタ２１〜第４トランジスタ２４のそれぞれにおいて、ソース電極Ｓは、ゲート電極Ｇよりも大きくなっている。また、ソース電極Ｓ、及びゲート電極Ｇは、それぞれ矩形状に形成されている。第１トランジスタ２１〜第４トランジスタ２４においてソース電極Ｓは同じ大きさとなっている。第１トランジスタ２１〜第４トランジスタ２４においてゲート電極Ｇは同じ大きさとなっている。
図４では、第１トランジスタ２１において、ゲート電極Ｇをゲート電極２１Ｇとし、ソース電極Ｓをソース電極２１Ｓとして図示している。同様に、第２トランジスタ２２において、ゲート電極Ｇをゲート電極２２Ｇとし、ソース電極Ｓをソース電極２２Ｓとして図示している。第３トランジスタ２３において、ゲート電極Ｇをゲート電極２３Ｇとし、ソース電極Ｓをソース電極２３Ｓとして図示している。第４トランジスタ２４において、ゲート電極Ｇをゲート電極２４Ｇとし、ソース電極Ｇをソース電極２４Ｓとして図示している。
第１トランジスタ２１上においては、ゲート電極２１Ｇが右下角近傍に配置され、ソース電極２１Ｓが左上角近傍に配置されている。同様に、第２トランジスタ２２上においては、ゲート電極２２Ｇが右下角近傍に配置され、ソース電極２２Ｓが左上角近傍に配置されている。一方、第３トランジスタ２３上においては、ゲート電極２３Ｇが左上角近傍に配置され、ソース電極２３Ｓが右下角近傍に配置されている。同様に、第４トランジスタ２４上においては、ゲート電極２４Ｇが左上角近傍に配置され、ソース電極２４Ｓが右下角近傍に配置されている。
第１チップ列１２の半導体チップ２０と第２チップ列１４の半導体チップ２０は、回転対称に配置されている。すなわち、第１チップ列１２の半導体チップ２０をＸＹ平面内において、１８０°回転させると、第２チップ列１４の半導体チップ２０と同じ電極レイアウトとなる。そして、第１トランジスタ２１〜第４トランジスタ２４のいずれにおいても、ゲート電極Ｇがソース電極Ｓよりもパッド列１３側に配置される。換言すると、Ｘ方向において、−Ｘ側から＋Ｘ側に向かって、ソース電極２１Ｓ、２２Ｓ、ゲート電極２１Ｇ、２２Ｇ、パッド３０、ゲート電極２３Ｇ、２４Ｇ、ソース電極２３Ｓ、２４Ｓの順番で配置されている。
パッド列１３には、複数のパッド３０がＹ方向に沿って配列されている。ここでは、第１トランジスタ２１〜第４トランジスタ２４のゲート電極Ｇ、及びソース電極Ｓと接続されるため、８つのパッド３０が図示されている。
パッド列１３に含まれるパッド３０を上から順に、パッド３３Ｇ、パッド３１Ｓ、パッド３３Ｓ、パッド３１Ｇ、パッド３４Ｇ、パッド３２Ｓ、パッド３４Ｓ、パッド３２Ｇとする。パッド３３Ｇは、ゲート電極２３Ｇと接続され、パッド３１Ｓはソース電極２１Ｓと接続され、パッド３３Ｓはソース電極２３Ｓと接続され、パッド３１Ｇは、ゲート電極２１Ｇと接続されている。パッド３４Ｇは、ゲート電極２４Ｇと接続され、パッド３２Ｓはソース電極２２Ｓと接続され、パッド３４Ｓはソース電極２４Ｓと接続され、パッド３２Ｇは、ゲート電極２２Ｇと接続されている。
パッド３１Ｇ、パッド３２Ｇ、パッド３３Ｇ、及びパッド３４Ｇは、それぞれ、パッド３１Ｓ、パッド３２Ｓ、パッド３３Ｓ、及びパッド３４Ｓよりも小さくなっている。ワイヤ１７は、ソース電極Ｓ、及びゲート電極Ｇを、それぞれ対応するパッド３０に接続している。すなわち、ワイヤボンディングによって、ソース電極Ｓ、及びゲート電極Ｇから、対応するパッド３０までのワイヤ１７を形成する。こうすることで、パッド３０とパワーＭＯＳトランジスタの各電極が接続される。
このように、ゲート電極Ｇ、及びソース電極Ｓの位置に応じて、パッド３０を配置している。すなわち、Ｙ方向におけるゲート電極Ｇ、及びソース電極Ｓの配置順に従って、パッド３０の配置を設定している。
さらに、Ｙ方向において、第１トランジスタ２１に接続されるパッド３０と第３トランジスタ２３の電極に接続されるパッド３０が交互に配置されている。例えば、パッド３３Ｇとパッド３３Ｓとの間に、パッド３１Ｓが配置され、パッド３１Ｓとパッド３１Ｇとの間に、パッド３３Ｓが配置されている。同様に、第３トランジスタ２３に接続されるパッド３０と第２トランジスタ２２に接続されるパッド３０についても交互に配置されている。このように、同じトランジスタのソース電極Ｓ及びゲート電極Ｇに接続される２つのパッドが連続することなく配置されている。
このようにすることで、ゲート電極Ｇ及びソース電極Ｓから、対応するパッド３０までの距離を短くすることができる。すなわち、対応する電極とパッド３０を近接して配置することができる。パッド３０と電極を接続するワイヤ１７を短くすることができ、ワイヤボンディングを簡便に行うことができる。例えば、隣接するワイヤ１７同士が交差したり、接触したりするのを防ぐことができる。よって、簡便かつ確実にボンディングすることができる。
また、ソース電極は、テスタの電源チャネルとプローブカードのプローブとを結ぶ経路上に接続され、ゲート電極は、制御ＩＣ１１の出力と接続されるので、一般に、ソース電極Ｓに流れる電流は、ゲート電極Ｇに流れる電流よりも大きくなっている。よって、図４では、各ソース電極Ｓに接触するワイヤ１７の数を、各ゲート電極Ｇに接続するワイヤ１７の数よりも多くしている。
図５は、図４で示した第１チップ列１２の一つの半導体チップ２０であるパワーＭＯＳＦＥＴの等価回路図である。この半導体チップ２０は第１トランジスタ２１と第２トランジスタ２２とで構成されており、それらトランジスタ２１、２２はドレインが共通の基板として切り出されている。これにより、第１トランジスタ２１と第２トランジスタ２２とはドレイン電極２１Ｄ、２２Ｄが接続された状態となっている。このようにすると、ドレインを共通基板としない場合、すなわち第１トランジスタ２１と第２トランジスタ２２をそれぞれ切り出した後に互いのドレイン電極を外部で接続する場合に比べ、低抵抗での接続が可能となる。
さらに本実施形態では、図５に示す通り、第１トランジスタ２１と第２トランジスタ２２がドレイン電極２１Ｄ、２２Ｄの接続点を境に対称に配置されている。このため、それぞれのトランジスタ２１、２２のソース／ドレイン間の寄生ダイオード７１、７２が互いに逆向きに接続されることになる。このようにすると、一つのパワーＭＯＳＦＥＴだけで半導体チップを構成した場合には寄生ダイオードにより一方向の電流しか遮断できないのに比べて、双方向の電流を遮断することができる。すなわち、例えば第１トランジスタ２１だけの場合は、ドレイン２１Ｄからソース２１Ｓに向かう電流のみを遮断できる片切りスイッチとなってしまうのに対して、本実施の形態では、ソース２１Ｓとソース２２間の双方向の電流を遮断できる両切りスイッチとして作用させることができる。
さらに、本実施形態では、前述した通り、半導体チップ２０に含まれる２つのパワーＭＯＳトランジスタ（例えば、第１トランジスタ２１、第２トランジスタ２２）のドレインを共通としている。そして、２つのパワーＭＯＳトランジスタを１チップで切り出している。こうすることで、実装面積を小さくすることができ、実装密度を高くすることができる。この理由について、以下に説明する。
通常、半導体チップ等の素子を実装基板上に複数実装する場合、実装装置（チップマウンタ）の性能に応じて最小実装間隔が決まっており、その分だけチップ周辺に余剰するスペースを配置する必要がある。よって、チップ数が増えるにつれて、チップ面積だけでなく、余剰スペース分も実装面積が大きくなってしまう。さらに、別チップとした場合、チップ間を接続するためのスペースも必要となってしまう。また、ゲート保護のためのダイオード等の素子を別途設ける場合、その接続に要するスペースも必要となる。
本実施の形態では、２つのパワーＭＯＳトランジスタがドレイン電極Ｄを構成する半導体基板を共通とした１チップとなっているため、実装面積を小さくすることができる。よって、スイッチの実装密度を高くすることができ、実装するスイッチ数を増やすことができる。
さらに、一つのチップ列は、それぞれの半導体チップ２０に備えられた２つのパワーＭＯＳトランジスタの並び方向に並んでおり、隣接する２つのチップ列１２、１４の間に、パッド列１３を配置している。２列のチップ列１２、１４の電極が１列のパッド列１３に含まれるパッド３０と接続している。こうすることで、パッド３０を効率よくレイアウトすることができ、省スペース化を図ることができる。これにより、実装密度を高くすることができ、実装するスイッチ数を増やすことができる。
また、本実施の形態では、複数の半導体チップ２０を有する半導体モジュール１０をインターフェース基板１に実装している。これにより、実装を容易に行うことができる。すなわち、多数（図３では４０個）のスイッチを有する半導体モジュール１０を、インターフェース基板１に実装しているため、個々のリレーをインターフェース基板１に実装する構成に比べて、実装工程を簡素化することができる。また、本実施の形態では、それぞれの半導体モジュール１０の真下に位置するプローブ基板上にその半導体モジュール１０によって制御されるプローブの接続端子が位置しているので半導体モジュール１０とプローブとを短い距離で多数接続することができる。
次に、半導体チップ２０を用いたスイッチ回路の構成について、図６を用いて説明する。図６は、半導体チップ２０をスイッチとして用いた構成を示す回路図である。なお、図６では、実装基板１６の一部の回路、具体的には、４つの半導体チップ２０を用いた回路を示している。また、図６では、適宜、回路や配線などが省略して図示されている。また、図６は、４つの半導体チップ２０をそれぞれスイッチとして用いて、電源チャネルを切り替える回路を示している。そのため、図６では、各構成要素が４つずつ示されている。半導体モジュール１０では、図６に示す構成が電源チャネルの数に応じて、複数設けられている。
図１、２に示したように、プローブカード１００は半導体モジュール１０、及びプローブ基板６を備えている。なお、図６では、インターフェース基板１、及び中間接続体５については、図示を省略している。
まず、プローブ基板６、及び検査対象となる半導体ウェーハ５０の接続構成について説明する。プローブ基板６には、複数のプローブ６５ａ〜６５ｄが設けられている。また、検査対象となる半導体ウェーハ５０には、複数の検査対象デバイス５２ａ〜５２ｄが形成されている。検査対象デバイス５２ａ〜５２ｄには、それぞれ端子５１ａ〜５１ｄが設けられている。プローブ６５ａ〜６５ｄはプローブ基板６から検査対象デバイス５２ａ〜５２ｄ側にそれぞれ突出している。プローブ６５ａ〜６５ｄは、端子５１ａ〜５１ｄとそれぞれ同時に接触可能にプローブ基板６上に配置されている。例えば、プローブ６５ａは、検査対象デバイス５２ａの端子５１ａと接触する。検査対象デバイス５２ａ〜５２ｄを特に識別しない場合は、検査対象デバイス５２と示す。プローブ６５ａ〜６５ｄについても同様にプローブ６５と示す。
プローブ基板６は、複数の配線６６を有している。複数の配線６６は、それぞれプローブ６５ａ〜６５ｄに接続されている。配線６６は、導電路６４を介して、半導体モジュール１０の電源出力端子１９と接続している。なお、導電路６４は、中間接続体５、及びインターフェース基板１（図６では不図示）に設けられた配線や端子等によって構成されている。
半導体モジュール１０内の回路について説明する。上記したように、半導体モジュール１０は、実装基板１６、制御ＩＣ１１、及び半導体チップ２０を備えている。また、実装基板１６には、テスタ（図６では不図示）等から、図１で示したコネクタ３を介して、第１の電位Ｖｓｗ（Ｈレベル、例えば、１６Ｖ）と第２の電位Ｖｓｓ（Ｌレベル、例えば、−３Ｖ）が供給されている。実装基板１６は、電源入力端子１８と複数の電源出力端子１９とを備えている。
ここでは、４つの半導体チップ２０によるチャネル切替を説明するため、４つの半導体チップ２０を半導体チップ２０ａ〜２０ｄとして示している。すなわち、半導体チップ２０ａ〜２０ｄのうちの一つが選択的にＯＮすることで、検査対象デバイス５２ａ〜５２ｄの一つにテスト電源が供給される。
具体的には、電源入力端子１８はコネクタ３を介して電源チャネルに接続されている。そして、１つの電源チャネルが分岐して半導体チップ２０ａ〜２０ｄにそれぞれ接続される。半導体チップ２０ａ〜２０ｄはそれぞれ電源出力端子１９に接続されている。半導体モジュール１０の電源出力端子１９は、それぞれ異なる導電路６４に接続されている。検査対象デバイス６５ａ〜６５の検査を行う場合、半導体チップ２０ａ〜２０ｄが選択的にＯＮする。
例えば、半導体チップ２０ａがＯＮすると、検査対象デバイス５２ａの端子５１ａにテスト電源が供給される。これにより、検査対象デバイス５２ａの検査が行われる。このとき、半導体チップ２０ｂ〜２０ｄはＯＦＦしているため、検査対象デバイス５２ｂ〜５２ｄの端子５１ｂ〜５１ｄにはテスト電源が供給されない。
そして、ＯＮする半導体チップ２０ａ〜２０ｄを順番に切り替えていく。こうすることで、検査対象デバイス５２ａ〜５２ｄに順番にテスト電源が供給されていき、４つの検査対象デバイス５２ａ〜５２ｄを検査することができる。
上記のように、制御ＩＣ１１は、半導体チップ２０ａ〜２０ｄのＯＮ／ＯＦＦを切り替える制御回路を有している。以下、半導体チップ２０ａ〜２０ｄのＯＮ／ＯＦＦを切り替えるための回路について説明する。制御ＩＣ１１は、テスタからの信号（図６では不図示）に基づいて、半導体チップ２０ａ〜２０ｄを制御する（以下、半導体チップ２０の制御に用いられるテスタからの信号を「検査信号」ともいう）。すなわち、制御ＩＣ１１は、検査信号に基づいて、半導体チップ２０ａ〜２０ｄを選択的にＯＮする。
制御ＩＣ１１は、半導体チップ２０ａ〜２０ｄをスイッチングするための制御スイッチ６１ａ〜６１ｄ、６２ａ〜６２ｄを備えている。制御ＩＣ１１において第１の電位Ｖｓｗが分岐されて制御スイッチ６１ａ〜６１ｄに入力されている。同様に、第２の電位Ｖｓｓが分岐されて制御スイッチ６２ａ〜６１ｄに入力されている。
制御スイッチ６１ａ、６２ａの出力は、半導体チップ２０ａのゲート電極Ｇに接続されている。制御スイッチ６１ｂ、６２ｂの出力は、半導体チップ２０ｂのゲート電極Ｇに接続されている。制御スイッチ６１ｃ、６２ｃの出力は、半導体チップ２０ｃのゲート電極Ｇに接続されている。制御スイッチ６１ｄ、６２ｄの出力は、半導体チップ２０ｄのゲート電極Ｇに接続されている。実装基板１６上の配線６３は、制御ＩＣ１１の出力と半導体チップ２０ａ〜２０ｄのゲート電極Ｇとを接続する。
制御スイッチ６１ａと制御スイッチ６２ａは対となっており、択一的にＯＮする。すなわち、制御スイッチ６１ａと制御スイッチ６２ａのどちらか一方がＯＮして、他方がＯＦＦする。例えば、半導体チップ２０ａをＯＮする場合、制御スイッチ６１ａがＯＮして、制御スイッチ６２ａはＯＦＦする。同様に、制御スイッチ６１ｂと制御スイッチ６２ｂは対となっており、択一的にＯＮする。制御スイッチ６１ｃと制御スイッチ６２ｃは対となっており、択一的にＯＮする。制御スイッチ６１ｄと制御スイッチ６２ｄは対となっており、択一的にＯＮする。
さらに、制御スイッチ６１ａ〜６１ｄは、選択的にＯＮする。すなわち、制御スイッチ６１ａ〜６１ｄのうちの一つがＯＮすると、他の３つはＯＦＦする。具体的には、半導体チップ２０ｄをＯＮする場合、制御スイッチ６１ｄがＯＮして、制御スイッチ６１ａ、６１ｂ、６１ｃがＯＦＦする。この時、制御スイッチ６１ｄと対となる制御スイッチ６２ｄはＯＦＦし、制御スイッチ６１ａ、６１ｂ、６１ｃと対となる制御スイッチ６２ａ、６２ｂ、６２ｃがＯＮする。換言すると、制御スイッチ６２ａ〜６２ｄは、選択的にＯＦＦする。すなわち、制御スイッチ６１ａ〜６１ｄのうちの一つがＯＦＦすると、他の３つはＯＮする。
制御スイッチ６１ａ〜６１ｄのうち、ＯＮとなった一つの制御スイッチに対応する半導体チップ２０には、第１の電位Ｖｓｗが供給される。この時、制御スイッチ６２ａ〜６２ｄのうち、ＯＦＦとなった３つの制御スイッチに対応する半導体チップ２０には、第２の電位Ｖｓｓが供給される。例えば、制御スイッチ６１ａがＯＮ、制御スイッチ６２ａがＯＦＦすると、半導体チップ２０ａのゲート電極Ｇには、第１の電位Ｖｓｗが供給される。この時、制御スイッチ６１ｂ、６１ｃ、６１ｄはＯＦＦ、制御スイッチ６２ｂ、６２ｃ、６２ｄがＯＮしているため、半導体チップ２０ｂ、２０ｃ、２０ｄのゲート電極Ｇには、第２の電位Ｖｓｓが供給される。よって、半導体チップ２０ａのみがＯＮして、半導体チップ２０ｂ、２０ｃ、２０ｄがＯＦＦする。このようにして、半導体チップ２０ａ〜２０ｄを選択的にＯＮすることができる。これにより、上記したように、検査対象デバイス５２ａにテスト電源が供給される。
本実施形態の検査装置は、各電源チャネルをプローブカード１００上でそれぞれ複数に分岐して、複数の検査対象デバイス５２に接続させてテスト電源を供給している。このように、半導体チップ２０ａ〜２０ｄをＯＮ／ＯＦＦ制御することで、検査対象デバイス５２の数を増やすことができる。例えば、テスタの電源チャネル数が２５６ｃｈの場合、電源チャネルを４分岐することで、一度に１０２４個の検査対象デバイスを検査することができる。
さらに、複数の検査対象デバイス５２を同時に測定する装置において、検査中の検査対象デバイス５２の異常を検出して、異常が検出された検査対象デバイス５２への検査用電源（テスト電源）を遮断する。この検査装置のプローブカード上の回路には、テスト電源を遮断する素子が組み込まれている。不良チップ（検査対象デバイス５２）が有る場合、常時、それに接続される半導体チップ２０をＯＦＦして、その不良チップに印加されたテスト電源を遮断する。こうすることで、不良チップと共通の電源チャネルから分岐した他の検査対象デバイス５２への電源異常等の影響を遮断することができる。これにより、正確に検査することができる。
例えば、制御ＩＣ１１が不良となる検査対象デバイスを記憶するようにしてもよい。そして、制御ＩＣ１１が不良チップを記憶して、不良チップに対する電源供給を遮断するようにしてもよい。あるいは、テスタ側に不良となる検査対象デバイスを特定する情報を記憶し、その情報に基づいて制御ＩＣ１１が不良チップへの電源供給を停止するようにしてもよい。
次に、半導体チップ２０のトランジスタ構成と、その制御回路について、図７を用いてさらに具体的に説明する。図７は、１つの半導体チップ２０のトランジスタ構成と、それに対する制御スイッチ６１、６２を示す回路図である。すなわち、図７では、図６で示した一部の構成を示している。具体的には、図７は、図６に示した制御スイッチ６１、６２の１ペアに相当する構成と半導体チップ２０の一つの構成を図示している。制御スイッチ６１ａ〜６１ｄ、６２ａ〜６２ｄ、及び半導体チップ２０ａ〜２０ｄの回路構成はそれぞれ図７に示す回路構成と同様となっているため、説明を省略する。すなわち、それぞれの半導体チップ２０に対して図７に示す構成が設けられている。
なお、図７において示されている、ゲートとドレインを結ぶ配線とその配線上に設けられたゲート保護回路７３、７４は説明のために図示されたものであり、実際の半導体モジュール１０には設けられていない（図８、図９、図１０についても同じ）。
テスタ８０は、半導体モジュール１０の電源入力端子１８に電源チャネルからのテスト電源を供給する。電源入力端子１８と電源出力端子１９は、半導体チップ２０を介して接続されている。さらに、テスタ８０は、半導体モジュール１０の制御入力端子６０に検査信号を供給する。デジタル信号である検査信号は、制御ＩＣ１１に供給される。具体的には、検査信号は、反転増幅器６９を介して、制御スイッチ６１、６２に供給される。
制御スイッチ６１はｐＭＯＳ、制御スイッチ６２はｎＭＯＳであり、制御スイッチ６１と制御スイッチ６２が一体となってＣＭＯＳ６７を構成している。すなわち、制御スイッチ６１のゲートと制御スイッチ６２のゲートが接続されて反転増幅器６９につながっており、制御スイッチ６１のドレインと制御スイッチ６２のドレインとが接続されて配線６３につながっている。制御スイッチ６１のソースは第１の電位Ｖｓｗに接続され、制御スイッチ６２のソースは第２の電位Ｖｓｓに接続される。反転増幅器６９からの検査信号は反転して、制御スイッチ６１と制御スイッチ６２のゲートに供給される。したがって、制御スイッチ６１及び制御スイッチ６２の一方がＯＮする。制御スイッチ６１、６２の出力は、配線６３を介して、第１トランジスタ２１、第２トランジスタ２２のゲート電極Ｇに接続されている。
このように、制御ＩＣ１１は、制御スイッチ６１、６２のＯＮ／ＯＦＦに応じた制御信号を半導体チップ２０に出力する。制御信号が配線６３を介して、第１トランジスタ２１、及び第２トランジスタ２２のゲート電極Ｇに供給される。なお、配線６３は、実装基板１６に設けられている。すなわち、配線６３は実装基板１６上で分岐されて、第１トランジスタ２１のゲート電極Ｇと、第２トランジスタ２２のゲート電極Ｇに接続されている。
したがって、制御スイッチ６１がＯＮすると、第１の電位Ｖｓｗが第１トランジスタ２１と第２トランジスタ２２のゲート電極Ｇに供給される。一方、制御スイッチ６２がＯＮすると、第２の電位Ｖｓｓが第１トランジスタ２１と第２トランジスタ２２のゲート電極Ｇに供給される。
半導体チップ２０は、上記のように、第１トランジスタ２１と第２トランジスタ２２とを備えている。第１トランジスタ２１と第２トランジスタ２２とは、電源入力端子１８と電源出力端子１９との間に直列に接続されている。第１トランジスタ２１と第２トランジスタ２２とは、それぞれｎチャネルのパワーＭＯＳトランジスタであり、ドレイン電極Ｄを基板側で共通にしている。すなわち、第１トランジスタ２１のドレイン電極Ｄと第２トランジスタ２２のドレイン電極Ｄは、導通している。第１トランジスタ２１のソース電極Ｓがテスタ８０側、すなわち、電源入力端子１８に接続されている。一方、第２トランジスタ２２のソース電極Ｓは、プローブ側、すなわち、電源出力端子１９に接続されている。
従って、第１トランジスタ２１及び第２トランジスタ２２のゲート電極Ｇに第１の電位Ｖｓｗが供給されると、スイッチである第１トランジスタ２１及び第２トランジスタ２２がＯＮする。すると、電源入力端子１８と電源出力端子１９が接続される。すなわち、プローブとテスタ８０が接続される。
一方、第１トランジスタ２１及び第２トランジスタ２２のゲート電極Ｇに第２の電位Ｖｓｓが供給されると、スイッチである第１トランジスタ２１及び第２トランジスタ２２がＯＦＦする。すると、電源入力端子１８と電源出力端子１９が非接続となる。すなわち、プローブがテスタ８０から切り離され、プローブへの電源供給を遮断することができる。このように、半導体チップ２０は、制御信号に応じて、プローブとテスタの電源チャネルとの接続を制御する。
このように、第１トランジスタ２１と第２トランジスタ２２のドレイン電極を向い合わせて、直列に接続することで、電源入力端子１８と電源出力端子１９との間のリーク電流を低減することができる。例えば、ソース電極Ｓドレイン電極Ｄとの間とには、寄生ダイオード７１、７２が入っている。このため、１つのトランジスタしか設けられていない場合、寄生ダイオードによって、電源入力端子１８と電源出力端子１９との間にリーク電流が流れてしまう。
これに対して、本実施の形態では、直列接続の第１トランジスタ２１と第２トランジスタ２２とをドレイン電極同士で接続することで、寄生ダイオード７１、７２の順方向が反対向きになる。例えば、寄生ダイオード７１は、電源入力端子１８から電源出力端子１９に向かう方向を順方向としており、寄生ダイオード７２は、電源入力端子１８から電源出力端子１９に向かう方向を逆方向としている。これにより、双方向の電流遮断を行うことができる。よって、双方向のスイッチングが可能となり、リーク電流も低減できる。
また、パワーＭＯＳトランジスタは、通常、ゲート酸化膜を保護するためにゲートとソース間にゲート保護回路７３、７４を設ける必要があり、例えば、パワーＭＯＳトランジスタの素子内や外部のゲート−ソース間にショットキーダイオードなどの保護ダイオードが設けられる。このようなゲート保護回路７３、７４は、ゲート−ソース間にリーク電流を生じさせる原因となる。
これに対して、本実施の形態では、半導体チップ２０と制御ＩＣ１１との間の配線６３が、半導体モジュール１０の外側に出ていない回路構成となっている。すなわち、ゲート電極Ｇからの配線６３が制御ＩＣ１１の出力のみに接続される構成となっている。したがって、制御ＩＣ１１の出力段をゲート保護回路として用いることができる。
この構成では、ゲート電極Ｇとソース電極Ｓとの間に、ゲート酸化膜を保護するためのゲート保護回路７３、７４を形成する必要がなくなる。半導体チップ２０の内部及び外部にゲート／ソース間をつなぐゲート保護回路７３、７４を設けていないため、リーク電流を低減することができる。これにより、テスタの電流測定時の測定精度の劣化を防ぐことができる。よって、半導体モジュール１０をプローブカード１００に搭載することによって、正確に検査することができる。
また、電源チャネルの経路と、その開閉を制御する制御回路とをパワーＭＯＳトランジスタ２１、２２を挟んで分離することができるため、リーク電流を低減でき測定精度を向上できる。また、パワーＭＯＳトランジスタ２１、２２の開閉をＣＭＯＳ６７で制御することにより、消費電力が少なくて済み、発熱量を低下させることができる。
なお、本発明においては、半導体チップ２０に備えられた二つのトランジスタにおいて、導通を制御する電極を制御電極（本実施形態におけるゲート電極Ｇ）、制御電極により制御される導電路の両端の電極であって互いに接続される同種の電極を第１電極（本実施形態におけるドレイン電極Ｄ）、入出力側となる同種の電極を第２電極（本実施形態におけるソース電極Ｓ）としている。
（変形例１）
図８は、制御ＩＣ１１の制御スイッチ６１、６２と、半導体チップ２０の回路構成の変形例１を示す回路図である。図７では、制御スイッチ６１、６２から半導体チップ２０に向かう配線６３を外部に出さない構成としていたが、図８では、配線６３が抵抗７８を介して外部と接続する構成となっている。すなわち、外部からの第２の電位Ｖｓｓが抵抗７８を介してゲート電極Ｇに供給されている。
図８では、制御スイッチ６１、６２の回路構成が図７と異なっている。なお、変形例の説明において、図７と共通する部分については、説明を省略する。例えば、半導体チップ２０における第１トランジスタ２１、第２トランジスタ２２の構成は、図７と同様であるため、説明を省略する。
第１の電位Ｖｓｗと第２の電位Ｖｓｓとの間に、制御スイッチ６１と制御スイッチ６２とが並列に接続されている。制御スイッチ６１はｐＭＯＳ、制御スイッチ６２はｎＭＯＳである。制御スイッチ６１のゲートには、増幅器６８を介して検査信号が供給されている。制御スイッチ６２のゲートには、反転増幅器６９を介して検査信号が供給されている。よって、図８では、制御スイッチ６１と制御スイッチ６２とが同時にＯＮ／ＯＦＦする。
制御スイッチ６１と制御スイッチ６２とが同時にＯＮすると、第１の電位Ｖｓｗが配線６３を介して、第１トランジスタ２１、第２トランジスタ２２のゲート電極Ｇに供給される。制御スイッチ６１と制御スイッチ６２とが同時にＯＦＦすると、第２の電位Ｖｓｓが抵抗７８、及び配線６３を介して、第１トランジスタ２１、第２トランジスタ２２のゲート電極Ｇに供給される。
このような構成を用いることで、図７と同様の効果を得ることができる。すなわち、寄生ダイオード７１、７２が逆向きで直列接続された構成となるため、両方向の電源遮断を行うことができる。また、半導体チップ２０に２つのパワーＭＯＳトランジスタ２１、２２が含まれているため、実装面積を小さくすることができる。また、パワーＭＯＳトランジスタ２１、２２のゲート電極Ｇとソース電極Ｓとの間のゲート保護回路７３、７４を取り除くことができる。これにより、ゲート／ソース間のリーク電流を低減することができ、テスタの電流測定時の測定精度の劣化を防ぐことができる。また、電源チャネルの経路と、その開閉を制御する制御回路とをパワーＭＯＳトランジスタ２１、２２を挟んで分離することができるため、リーク電流を低減でき測定精度を向上できる。また、パワーＭＯＳトランジスタ２１、２２の開閉をＭＯＳトランジスタ６１、６２で制御することにより、消費電力が少なくて済み、発熱量を低下させることができる。
（変形例２）
なお、図７では、第１トランジスタ２１、第２トランジスタ２２として、ＮチャネルパワーＭＯＳＦＥＴを用いたが、図９に示すように、ＰチャネルパワーＭＯＳＦＥＴを用いることも可能である。このような構成を用いることで、図７と同様の効果を得ることができる。
（変形例３）
なお、図８では、第１トランジスタ２１、第２トランジスタ２２として、ＮチャネルパワーＭＯＳＦＥＴを用いたが、図１０に示すように、ＰチャネルパワーＭＯＳＦＥＴを用いることも可能である。このような構成を用いることで、図８と同様の効果を得ることができる。
なお、半導体モジュール１０において、実施の形態１と、変形例１〜３を組み合わせることも可能である。例えば、半導体モジュール１０において、ＰチャネルＭＯＳＦＥＴの半導体チップ２０とＮチャネルＭＯＳＦＥＴの半導体チップ２０とを混載してもよい。
その他の実施形態．
第３トランジスタ２３、第４トランジスタ２４を含む半導体チップ２０の回路構成については、第１トランジスタ２１、第２トランジスタ２２を含む半導体チップ２０の回路構成と同様になるため、説明を省略する。なお、上記の実施の形態では、第１トランジスタ２１、第２トランジスタ２２とのドレイン電位を共通としたが、ソース電位を共通としてもよい。すなわち、直列接続した第１トランジスタ２１と第２トランジスタ２２とのソース電極Ｓが向かい合うように構成してもよい。また、上記の実施の形態では、パワーＭＯＳトランジスタが縦型構造のものとしてプレーナ型のパワーＭＯＳトランジスタを用いたが、他の縦型構造のパワーＭＯＳトランジスタであってもよく、例えば、トレンチ型パワーＭＯＳトランジスタ、スーパージャンクション型ＭＯＳトランジスタ、高速ボディダイオード型パワーＭＯＳトランジスタを用いてもよい。また、横型構造のパワーＭＯＳトランジスタであってもよい。
半導体チップ２０のパワーデバイスとして、パワーＭＯＳトランジスタを設けたが、共通基板となるトランジスタであれば、特に限定されるものではない。例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やバイポーラトランジスタを用いてもよい。したがって、第１トランジスタ２１の第１電極と第２トランジスタ２２の第１電極とが、半導体チップ２０の基板側で共通するようにする。第１トランジスタ２１の第２電極がテスタ８０側に接続し、第２トランジスタ２２の第２電極がプローブ側に接続している。第１及び第２トランジスタの制御電極に、制御ＩＣ１１からの制御信号に応じて、テスタ８０の電源チャネルとプローブ６５との接続を制御する。ＩＧＢＴやバイポーラ型のトランジスタを用いる場合、第１電極であるコレクタ電極が基板共通となっていればよい。そして、第２電極であるエミッタ電極がテスタ側とプローブ側に接続されればよい。また、半導体チップ２０の裏面にＡｕ鍍金等を行って、トランジスタのＯＮ抵抗を低減してもよい。
さらに、半導体モジュール１０において、２つのパワーＭＯＳトランジスタを有する半導体チップ２０以外のスイッチが設けられていてもよい。すなわち、半導体モジュール１０は、１つ以上の半導体チップ２０を備えていればよい。
さらに、半導体モジュール１０を用いることにより、電源チャネルを切り替えるスイッチ回路を小型化することができる。このため、プローブカード１００のテスタ側に設けられた半導体モジュール１０の接続端子と、プローブカード１００のウェーハ５０側に設けられたプローブの接続端子を垂直に接続することができる。すなわち、半導体モジュールの真下に、プローブの接続端子が存在することになる。プローブカードにおいては、スイッチ回路を設けるスペースは制限されているが、半導体モジュール１０を設けるための空間として、プローブの真上のスペースを利用することができる。これにより、プローブカード１００のスペースを効率よく利用することができる。また、半導体モジュール１０とプローブとの導電路を短くすることができる。
上記の説明では、半導体モジュール１０を半導体ウェーハ検査のプローブカード１００に用いる例について説明したが、半導体モジュール１０のアプリケーションはプローブカードに限られるものではない。例えば、半導体パッケージのパッケージテスト（ファイナルテスト）を行う検査装置の電気的接続体に半導体モジュール１０を用いてもよい。テスタヘッドとＩＣソケットの間に介在する電気的接続体（例えば、ＤＵＴボード、パフォーマンスボード等のボード類）に半導体モジュール１０を利用することも可能である。したがって、本発明は検査対象デバイスと接触する部材とテスタとの間の電気的接続体に半導体モジュール１０を用いることができる。さらには、テスタ８０に半導体モジュール１０を利用することも可能である。
また、半導体の検査装置以外の用途にも用いることができる。例えば液晶ディスプレイ製造における検査工程（アレイ検査工程、セル検査工程、モジュール検査工程）に用いる検査装置（テスタ、プローバ）に用いることができる。例えば、検査対象デバイスと接触するプローブユニットとテスタとの間に設けられる制御スイッチに半導体モジュール１０を用いることができる。
以上、本発明の実施形態を説明したが、本発明はその目的と利点を損なうことのない適宜の変形を含み、更に、上記の実施形態よる限定は受けない。
この出願は、２０１４年７月１７日に出願された日本出願特願２０１４−１４６４２７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１ インターフェース基板
３ コネクタ
４ スティフナ
５ 中間接続体
６ プローブ基板
１０ 半導体モジュール
１１ 制御ＩＣ
１２ 第１チップ列
１３ パッド列
１４ 第２チップ列
１６ 実装基板
１７ ワイヤ
１８ 電源入力端子
１９ 電源出力端子
２０ 半導体チップ
２１ 第１トランジスタ
２２ 第２トランジスタ
２３ 第３トランジスタ
２４ 第４トランジスタ
３０ パッド
３１ パッド
５０ 半導体ウェーハ
５１ 端子
５２ 検査対象デバイス
６１ 制御スイッチ
６２ 制御スイッチ
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
１００ プローブカード

Claims (11)

  1. 検査対象デバイスの電極とテスタの電源チャネルとの間に電気的に介在する電気的接続体に用いられる半導体モジュールであって、
    配線を有する実装基板と、
    前記実装基板上に実装された制御ＩＣと、
    前記実装基板上に実装された複数の半導体チップと、を備え、
    前記複数の半導体チップのそれぞれが、前記検査対象デバイスの電極側と前記テスタの電源チャネル側との間に直列に接続された第１及び第２トランジスタを備え、
    前記第１トランジスタの第１電極と前記第２トランジスタの第１電極とが、前記半導体チップの基板側で共通し、
    前記第１トランジスタの第２電極が前記テスタの電源チャネル側に接続し、前記第２トランジスタの第２電極が前記検査対象デバイスの電極側に接続し、
    前記第１及び第２トランジスタの制御電極に、前記制御ＩＣからの制御信号が前記配線を介して供給されることで、前記テスタの電源チャネル側と前記検査対象デバイスの電極側との接続を制御する半導体モジュール。
  2. 前記第１及び第２トランジスタがパワーＭＯＳトランジスタであり、
    前記第１電極がドレイン電極であり、前記第２電極がソース電極であり、前記制御電極がゲート電極である請求項１に記載の半導体モジュール。
  3. 前記制御ＩＣは、ＣＭＯＳを備え、
    前記制御ＩＣからの制御信号は、前記ＣＭＯＳからの出力である請求項１、又は２に記載の半導体モジュール。
  4. 前記実装基板上において、２以上の前記半導体チップが第１の方向に沿って配列されたチップ列が設けられ、
    前記チップ列に含まれる２以上の前記半導体チップのそれぞれにおいて、前記第１及び第２トランジスタが前記第１の方向に沿って並んでいる請求項１〜３のいずれか１項に記載の半導体モジュール。
  5. 前記半導体チップの前記第２電極及び前記制御電極と接続されるパッドが、前記実装基板上に設けられ、
    前記実装基板上には、第１の方向に沿って配列された複数の前記パッドを有するパッド列が設けられ、
    ２つの前記チップ列の間に前記パッド列が配置され、
    前記２つのチップ列に含まれる前記半導体チップの前記第２電極及び前記制御電極には、前記パッド列に含まれる前記パッドと接続されている請求項４に記載の半導体モジュール。
  6. 前記半導体チップの前記制御電極及び前記第２電極の間にはゲート保護回路が設けられていない請求項１〜５のいずれか１項に記載の半導体モジュール。
  7. 前記制御ＩＣの出力端子から前記半導体チップの前記制御電極までの配線は、その半導体チップの第１電極及び第２電極に接続されていない請求項６に記載の半導体モジュール。
  8. 配線、入力端子、及び出力端子を有する実装基板と、
    前記実装基板上に実装された制御ＩＣと、
    前記実装基板上に実装された複数の半導体チップと、を備え、
    前記複数の半導体チップのそれぞれが、直列に接続された第１及び第２トランジスタを備え、
    前記第１トランジスタの第１電極と前記第２トランジスタの第１電極とが、前記半導体チップの基板側で共通し、
    前記第１トランジスタの第２電極が前記入力端子に接続し、前記第２トランジスタの第２電極が前記出力端子に接続し、
    前記第１及び第２トランジスタの制御電極に、前記制御ＩＣからの制御信号が前記配線を介して供給されることで、前記入力端子と前記出力端子との接続を制御する半導体モジュール。
  9. 請求項１〜８のいずれか１項に記載の半導体モジュールと、
    前記半導体モジュールが実装されたインターフェース基板と、
    前記第２トランジスタの前記第２電極と接続されたプローブを複数備えたプローブ基板と、を備えた電気的接続体。
  10. 前記半導体モジュールの真下に、その半導体モジュールに接続されているプローブの接続端子が位置している請求項９に記載の電気的接続体。
  11. 請求項９、又は１０に記載の電気的接続体と、
    前記電気的接続体に電源チャネルからテスト電源を供給するテスタと、を備えた検査装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018021216A1 (ja) * 2016-07-28 2019-05-09 日本電産リード株式会社 検査治具、基板検査装置、及び検査治具の製造方法
TWI641839B (zh) * 2017-08-18 2018-11-21 中華精測科技股份有限公司 偵測裝置
KR101944693B1 (ko) * 2018-12-04 2019-02-01 황동원 반도체 소자 테스트용 bga 소켓장치
CN110534437B (zh) * 2019-08-29 2021-03-16 宜兴市三鑫电子有限公司 一种基于igbt模块的母排的新型制备工艺
KR102265325B1 (ko) * 2019-11-08 2021-06-15 주식회사 레오엘에스아이 스위치 회로 및 그 제어 방법
KR20210107411A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010156569A (ja) * 2008-12-26 2010-07-15 National Institute Of Advanced Industrial Science & Technology 積層ｌｓｉチップのシステム検査のための方法および装置
WO2013057857A1 (ja) * 2011-10-19 2013-04-25 パナソニック株式会社 昇降圧型整流回路システム
JP2014025761A (ja) * 2012-07-25 2014-02-06 Micronics Japan Co Ltd プローブカード、及び検査装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288436A (ja) 1985-06-17 1986-12-18 Hitachi Ltd スイツチング・マトリクス構造体
JPH06151531A (ja) * 1992-11-13 1994-05-31 Tokyo Electron Ltd プローブ装置
JP2004214249A (ja) 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
JP4262996B2 (ja) * 2003-02-14 2009-05-13 パナソニック株式会社 半導体装置
JP3931153B2 (ja) * 2003-04-24 2007-06-13 松下電器産業株式会社 半導体装置
JP4034242B2 (ja) * 2003-06-30 2008-01-16 Ｎｅｃエレクトロニクス株式会社 オープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法
JP2009064908A (ja) * 2007-09-05 2009-03-26 Ibiden Co Ltd 配線基板およびその製造方法
US8344746B2 (en) * 2008-09-29 2013-01-01 Thermo Fisher Scientific Inc. Probe interface for electrostatic discharge testing of an integrated circuit
JP5312227B2 (ja) * 2009-06-29 2013-10-09 株式会社日本マイクロニクス プローブカード及び検査装置
TWI515885B (zh) * 2009-12-25 2016-01-01 新力股份有限公司 半導體元件及其製造方法，及電子裝置
JP2012163466A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置
KR20120102451A (ko) * 2011-03-08 2012-09-18 삼성전자주식회사 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템
US8922230B2 (en) * 2011-05-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC testing apparatus
US8957691B2 (en) * 2011-10-21 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Probe cards for probing integrated circuits
JP6374642B2 (ja) * 2012-11-28 2018-08-15 株式会社日本マイクロニクス プローブカード及び検査装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010156569A (ja) * 2008-12-26 2010-07-15 National Institute Of Advanced Industrial Science & Technology 積層ｌｓｉチップのシステム検査のための方法および装置
WO2013057857A1 (ja) * 2011-10-19 2013-04-25 パナソニック株式会社 昇降圧型整流回路システム
JP2014025761A (ja) * 2012-07-25 2014-02-06 Micronics Japan Co Ltd プローブカード、及び検査装置

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