JP2010223791A - 半導体装置及びその検査方法 - Google Patents

Abstract

【課題】ケルビン接点ソケットを用いることなく、またチップのパッド数、及び半導体装置の端子数の増加を招くことなく、正確に出力特性を検査することを可能とする。
【解決手段】電流の流入または流出が行われる出力端子５と、出力端子に接続されサージ保護素子を構成する例えばＮチャンネルＭＯＳＦＥＴ７と、検査時にサージ保護素子を駆動制御することが可能な制御回路８、９とを備える。定電圧を出力する出力端子５の特性検査時において、ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御して、そのドレイン電流を出力端子の検査条件の負荷電流と等しくすることができる。それにより、出力バッファ２に検査条件の負荷電流が流れる状態を作り出して、出力端子の検査を行えば、テスターからの電流引き込みは不要になり、配線等の等価抵抗成分８による電圧降下は発生せず、正確な計測が可能となる。
【選択図】図１

Description

本発明は、シリーズレギュレータやＤＣ−ＤＣコンバータ等、定電圧を出力とする構成の半導体装置、およびその検査方法に関する。特に、検査時に発生する配線等のインピーダンスに影響されることなく、またいわゆるケルビン接点ソケットを用いることなく、正確に出力特性を検査することを可能とする技術に関する。

一般的に、例えばレギュレータ出力には、電流を消費する抵抗などの受動部品や、半導体回路などの能動部品が接続される。そのため、レギュレータ出力の負荷特性を検査するには、接続される負荷に相当する電流をテスターから吸い込んで、その出力電圧の電圧降下が許容できる範囲内に収まっているかどうかを検査している。しかし、検査時の負荷電流が大きい場合、レギュレータ出力端子とテスターの間に介在する配線、ソケット、異種金属間の接触抵抗のため、大きな電圧降下が発生し、正確な検査を行うことが困難である。

これを回避するため、いわゆるケルビン接点ソケットを使用する測定方法が知られている。図２は、特許文献１に記載のケルビン接点ソケットを用いた半導体装置の検査方法を示す回路図である。以下、図２を参照してケルビン接点ソケットを用いる検査方法について説明する。

ケルビン接点を用いたソケット１０１では、半導体装置１０２のリード１０３と接続するコンタクト部１０４が、第１ピン（センスピン１０５）と第２ピン（フォースピン１０６）とから構成される。フォースピン１０６は、リード１０３を通して半導体装置１０２に電力を供給するためのピンであり、センスピン１０５は、リード１０３に生じる電圧を測定するためのピンである。

テスター内の電流源１０７がフォースピン１０６に接続され、電圧計１０８がセンスピン１０５に接続される。このとき、電流源１０７とフォースピン１０６との間にコンタクト部１０４、コネクタ、リレーおよび配線などの等価抵抗成分１０９が存在し、同様に、電圧計１０８とセンスピン１０５との間に等価抵抗成分１１０が存在する。

このようなケルビン接点を用いて、半導体装置１０２の動作時の電圧など測定する際には、電流源１０７からフォースピン１０６を介して大電流を半導体装置のリード１０３に流す。さらに、このリード１０３の電圧を、センスピン１０５を介して接続されている電圧計１０８によって測定する。このとき、電圧計１０８の入力インピーダンスは等価抵抗成分１１０に対し非常に大きいことから、センスピン１０５と電圧計１０８との間に生じる等価抵抗成分１１０による電圧降下は、測定結果にほとんど影響しない。したがって、電圧計１０８によって測定される電圧は、コンタクト部１０４に発生する電圧とほぼ同じであり、正確な測定が可能である。

ケルビン接点を実現するには、半導体装置１０２の一つのリード１０３に対しフォースラインとセンスラインを並列に接続する必要があり、そのための提案は様々なされている。

しかし、半導体装置の高機能化、小型化にともなう高密度パッケージの開発により、リードピッチの短縮が進み、またボール形状の端子を面状に配置したＢＧＡ(Ball Grid Array)などが頻繁に使用されるようになってきている現状においては、半導体装置のリードまたはボール端子に直接２接点を設けることは困難である。

そこで、半導体チップ（チップ）内に、出力パッドとは別に、同じ経路からモニタ用のパッドを新たに設ける技術が、例えば、特許文献２に提案されている。この技術を応用し、チップのパッドごとにリードを接続してパッケージ実装することによって、１リード１接点としながらケルビン接点と同様の検査を実現できる。

しかしながらこの方法の欠点は、検査のためにチップのパッド数、および半導体装置の端子数が増大することである。この欠点を解消するために、様々な提案がされている。その多くは、テスト用端子（出力モニタ端子）を通常の信号出力端子とは別に１つ以上設け、その出力モニタ端子に接続する信号出力端子を、チップ内部でスイッチ群により切り替えるものである（たとえば特許文献３参照）。

ところが、この特許文献３に記載されている技術においても、出力モニタ専用に外部端子を追加する必要がある。従って、さらにこの欠点を解消するために、複数の出力端子をもつ半導体装置に限り改善の提案がなされている（特許文献４参照）。

この提案によると、例えば出力端子Ａ、出力端子Ｂの２本が存在する場合、出力を相互に接続するスイッチを設け、出力端子Ａのテスト時は、このスイッチをオンさせると同時にテスト対象でない出力端子Ｂをディスイネーブル状態にすることで、出力端子Ｂをテスト対象である出力端子Ａのモニタ端子として機能させるものである。逆に出力端子Ｂのテスト時は、このスイッチをオンさせると同時にテスト対象でない出力端子Ａをディスイネーブル状態にすることで、出力端子Ａをテスト対象である出力端子Ｂのモニタ端子として機能させる。
特開２０００−１３３３９５号公報 特開平０７−２８３２７９号公報 特開２０００−２１４２２５号公報 特開２００６−１３３１６６号公報

ただし特許文献４の提案も、複数の出力端子が存在する場合に限られ、出力端子が１系統しかない半導体装置においては、上述と同様にチップ上に新たにパッドを割り当てる必要があり、チップ面積が増大する。またパッケージの端子数に余裕がない場合、よりピン数が多いパッケージを選択せざるを得ず、これらがチップコスト、パッケージ等の組み立てコストの増加要因となる。

本発明は、上記従来の問題点に鑑み、いわゆるケルビン接点ソケットを用いることなく、またチップのパッド数、及び半導体装置の端子数の増加を招くことなく、正確に出力特性を検査することが可能な半導体装置を提供すること目的とする。

本発明の半導体装置は、内蔵する回路要素による電流の流入または流出が行われる出力端子と、前記出力端子に接続されたサージ保護素子と、検査時に前記サージ保護素子を駆動制御することが可能な制御回路とを備えたことを特徴とする。

上記構成の半導体装置によれば、出力端子に常時接続されるサージ保護素子を電気的負荷として動作させるため、いわゆるケルビン接点ソケットを用いることなく出力端子の特性を正しく得ることができ、半導体装置の高機能化、小型化にともなう高密度パッケージによるリードピッチの短縮化に対応可能である。また、新たな要素の追加が少ないので、チップ面積の増加はほとんどなく、チップのパッド数、半導体装置の端子数の増加を招くこともなく、低コストで実現することが可能である。

本発明の半導体装置は、上記構成を基本として、以下のような態様を採ることができる。

すなわち、前記サージ保護素子は、ドレインが前記出力端子に接続されソースが接地されたＮチャンネルＭＯＳＦＥＴにより構成され、前記制御回路は、検査時には前記ＮチャンネルＭＯＳＦＥＴのゲートを所定の電位に接続し、検査時以外は前記ＮチャンネルＭＯＳＦＥＴのゲートを接地するように切換えることが可能なスイッチ回路を備えた構成とすることができる。

また、前記制御回路は、前記スイッチ回路を介して前記ＮチャンネルＭＯＳＦＥＴとカレントミラー回路を構成することが好ましい。

また、電源端子を有し、前記サージ保護素子は、ドレインが前記出力端子に接続されソースが前記電源端子に接続されたＰチャンネルＭＯＳＦＥＴにより構成され、前記制御回路は、検査時には前記ＰチャンネルＭＯＳＦＥＴのゲートを所定の電位に接続し、検査時以外は前記ＰチャンネルＭＯＳＦＥＴのゲートを前記電源端子に接続するように切換えることが可能なスイッチ回路を備えた構成とすることができる。

また、前記制御回路は、前記スイッチ回路を介して前記ＰチャンネルＭＯＳＦＥＴとカレントミラー回路を構成することが好ましい。

本発明の半導体装置の検査方法は、上記構成の半導体装置を検査する方法であって、前記出力端子に計測装置を接続し、前記出力端子に接続された前記サージ保護素子のインピーダンスを、前記制御回路により制御することによって、前記出力端子に所定の負荷をかけた状態で前記計測装置による計測を行うことを特徴とする。

以下、本発明の実施の形態における半導体装置、およびその検査方法について、図面を参照しつつ説明する。

（実施の形態）
図１は、本発明の一実施の形態における半導体装置およびその検査方法の構成例を示す回路図である。図１において、１は半導体装置であり、テスター２が接続されて、その特性が検査される。

半導体装置１は、電源端子３と、電源端子３が接続された出力バッファ４と、出力バッファ４の出力が供給される出力端子５と、ＰチャンネルＭＯＳＦＥＴ６と、ＮチャンネルＭＯＳＦＥＴ７と、スイッチ回路８と、ゲート電圧制御回路９とを含んで構成されている。なお、出力バッファ４に接続されている、例えばシリーズレギュレータやＤＣ−ＤＣコンバータ等の回路要素については、図示を省略する。

ＰチャンネルＭＯＳＦＥＴ６のドレイン、及びＮチャンネルＭＯＳＦＥＴ７のドレインは、出力端子５に接続されている。ＰチャンネルＭＯＳＦＥＴ６のソースは電源端子３に接続され、ＮチャンネルＭＯＳＦＥＴ７のソースはＧＮＤ電位に接続されている。これにより、ＰチャンネルＭＯＳＦＥＴ６は＋方向サージ保護素子、ＮチャンネルＭＯＳＦＥＴ７は−方向サージ保護素子として機能する。

ＮチャンネルＭＯＳＦＥＴ７のゲートは、スイッチ回路８により選択的に、ＧＮＤ電位またはゲート電圧制御回路９に接続される。ゲート電圧制御回路９はＮチャンネルＭＯＳＦＥＴ９ａと電流源９ｂにより構成される。ＮチャンネルＭＯＳＦＥＴ９ａは、スイッチ回路８を介してＮチャンネルＭＯＳＦＥＴ７とカレントミラー回路を構成する。

半導体装置１とテスター２の間には、等価抵抗成分１０が介在している。等価抵抗成分１０には、コンタクト、コネクタ、リレーおよび配線などの抵抗成分が含まれる。テスター２は、スイッチ１１を介して測定対象と接続される電流源１２、及び電圧計１３を備えている。

まず、図１に示した半導体装置１の通常動作時について説明する。電源端子３には直流電圧が印加される。通常動作時、ＰチャンネルＭＯＳＦＥＴ６のゲートは電源端子３と同電位に接続され、ＮチャンネルＭＯＳＦＥＴ７のゲートはスイッチ回路８を介してＧＮＤ電位に接続されている。従って、サージ印加時以外は、両ＭＯＳＦＥＴ６、７はハイインピーダンス状態にある。

次に、半導体装置１の検査時の動作について説明する。出力端子５の特性検査時には、ＮチャンネルＭＯＳＦＥＴ７のゲートに接続されたスイッチ回路８を、ゲート電圧制御回路９側に切り替える。ゲート電圧制御回路９によりＮチャンネルＭＯＳＦＥＴ７のゲート電圧を制御することで、ＮチャンネルＭＯＳＦＥＴ７のドレイン電流を任意の値に設定することが出来る。それにより、出力バッファ４のソース能力（電流吐き出し能力）を検査することができる。

すなわち、ＮチャンネルＭＯＳＦＥＴ７のドレイン電流を、出力端子５の検査条件の負荷電流と等しくなる様に制御することにより、半導体装置１内部において、出力バッファ４に検査条件の負荷電流が流れる状態を作り出すことが出来る。この状態で出力端子５の検査を行えば、テスター２内の電流源１２からの電流を供給することは不要になり、等価抵抗成分１０による電圧降下は発生しない。従って、正確な測定値をテスター内の電圧計１３より得ることができ、安定した検査が可能となる。

以上の様に、本実施の形態によれば、定電圧出力端子等の負荷特性を検査するために、半導体装置内部にて負荷条件を構成することで、テスター側の電流値をゼロとすることができる。その結果、出力端子とテスター間に存在する等価抵抗成分による電圧降下が発生しないため、安定した検査が可能となる。また出力端子に常時接続されるサージ保護素子を電気的負荷として動作させるため、チップ面積の増加もほとんどなく低コストで実現可能である。

なお、本実施形態の半導体装置およびその検査方法では、出力バッファ４のソース能力（電流吐き出し能力）を正確に検査するために、−方向サージ保護素子であるＮチャンネルＭＯＳＦＥＴ７を制御する構成を説明したが、本発明はこの構成に限定されるものではない。例えば出力バッファ４のシンク能力（電流吸い込み能力）を正確に検査するためには、＋方向サージ保護素子であるＰチャンネルＭＯＳＦＥＴ６を制御するための、スイッチ回路８及びゲート電圧制御回路９と同様の構成を設けることによって、同様の効果を得ることが可能である。

本発明によれば、パッド数、端子数の増加を招くことなく、またいわゆるケルビン接点ソケットを用いることなく出力端子の特性を正しく得ることができ、レギュレータ等の定電圧出力を有する半導体チップ、及びパッケージ化した半導体装置において広く有用である。

本発明の実施の形態における半導体装置の構成、およびその検査方法を示す回路図 従来例のケルビン接点ソケットを用いた半導体装置の検査方法を示す回路図

１ 半導体装置
２ テスター
３ 電源端子
４ 出力バッファ
５ 出力端子
６ ＰチャンネルＭＯＳＦＥＴ
７ ＮチャンネルＭＯＳＦＥＴ
８ スイッチ回路
９ ゲート電圧制御回路
９ａ ＮチャンネルＭＯＳＦＥＴ
９ｂ 電流源
１０ 等価抵抗成分
１２ 電流源
１３ 電圧計
１０１ ソケット
１０２ 半導体装置
１０３ リード
１０４ コンタクト部
１０５ センスピン
１０６ フォースピン
１０７ 電流源
１０８ 電圧計

Claims (6)

1. 内蔵する回路要素による電流の流入または流出が行われる出力端子と、
   前記出力端子に接続されたサージ保護素子と、
   検査時に前記サージ保護素子を駆動制御することが可能な制御回路とを備えた半導体装置。
2. 前記サージ保護素子は、ドレインが前記出力端子に接続されソースが接地されたＮチャンネルＭＯＳＦＥＴにより構成され、
   前記制御回路は、検査時には前記ＮチャンネルＭＯＳＦＥＴのゲートを所定の電位に接続し、検査時以外は前記ＮチャンネルＭＯＳＦＥＴのゲートを接地するように切換えることが可能なスイッチ回路を備えた請求項１記載の半導体装置。
3. 前記制御回路は、前記スイッチ回路を介して前記ＮチャンネルＭＯＳＦＥＴとカレントミラー回路を構成する請求項２記載の半導体装置。
4. 電源端子を有し、前記サージ保護素子は、ドレインが前記出力端子に接続されソースが前記電源端子に接続されたＰチャンネルＭＯＳＦＥＴにより構成され、
   前記制御回路は、検査時には前記ＰチャンネルＭＯＳＦＥＴのゲートを所定の電位に接続し、検査時以外は前記ＰチャンネルＭＯＳＦＥＴのゲートを前記電源端子に接続するように切換えることが可能なスイッチ回路を備えた請求項１記載の半導体装置。
5. 前記制御回路は、前記スイッチ回路を介して前記ＰチャンネルＭＯＳＦＥＴとカレントミラー回路を構成する請求項４記載の半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置を検査する方法であって、
   前記出力端子に計測装置を接続し、
   前記出力端子に接続された前記サージ保護素子のインピーダンスを、前記制御回路により制御することによって、前記出力端子に所定の負荷をかけた状態で前記計測装置による計測を行うことを特徴とする半導体装置の検査方法。

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