JP2010190839A - 半導体装置 - Google Patents

Abstract

【課題】内部端子の電気特性を測定することによって、製造上の不具合を検出すること。
【解決手段】出力バッファ回路１８を有する第１のデバイス１１と、内部に入力バッファ回路２０を有する第２のデバイス１２とを内部に具備し、第１のデバイス１１の内部出力端子１５と、第２のデバイスの内部入力端子１６とがワイヤ１４によって接続された半導体装置であって、第２のデバイス１２は、さらに内部入力端子１６にそれぞれ接続された抵抗２１ａ、２１ｂと、これらの抵抗２１ａ、２１ｂにそれぞれ接続されたスイッチ２２ａ、２２ｂとを有している。これらのスイッチ２２ａ、２２ｂを制御し、かつ、第１のデバイス１１の内部出力端子１５の電圧を制御することにより、出力バッファ回路１８の出力電流または、入力バッファ回路２０の入力リーク電流を検出する。
【選択図】図２

Description

本発明は、一つのパッケージ内に複数の半導体デバイスを含む半導体装置に関し、特に、複数の半導体デバイスを相互に接続する内部端子の試験を行うことができるシステムＬＳＩ等のＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）製品に関するものである。

従来、一つのパッケージ内に複数の半導体デバイスを封入したＳＩＰ製品においては、パッケージ内部の個々の半導体デバイスを接続する内部端子の試験を行うことは困難であった。

これに対し、パッケージ内部の半導体デバイスを接続する内部端子の試験を行うことができる構成として、以下のマルチチップモジュールが知られている。

これは、検査対象チップと検査実施チップとを有するマルチチップモジュールであって、検査対象チップは、出力バッファ回路と、この出力バッファ回路から出力端子に供給するハイレベル又はローレベルの電圧を設定することができる出力レベル設定レジスタと、を有している。一方で検査実施チップは、入力バッファ回路と、定電流源を任意に選択することにより、閾値を任意の値に設定可能なコンパレータと、を有している。

このようなマルチチップモジュールにおいて、コンパレータの閾値は、検査対象チップのハイレベル出力またはローレベル出力が正常な値であれば、コンパレータの出力レベルが反転するように設定されている。従って、コンパレータの出力を観測することにより、検査対象チップから検査実施チップへの電圧の供給が正常であるか否かを確認することが可能である（特許文献１参照）。

しかし、上述のＳＩＰ製品において、内部のデバイス同士を互いに接続するために用いられる内部端子についての試験は、基本的には個々のデバイスの内部端子同士がボンディングされているか否かを確認するのみである。従って、内部端子の電気特性を測定することはできなかった。このため、内部端子に不具合が生じても、製造上の不具合を検出することはできなかった。

例えば入力端子に不具合が生じた場合、定常的にリーク電流が流れ、余計な消費電力を消費する。しかし、このリーク電流を検出することはできなかった。また、出力端子に不具合が生じた場合、出力電流が不足し、何らかの影響で接続経路に抵抗成分が加わり、ドライブ能力が足りずに正常な動作を阻害する。しかし、このような動作の異常を検出することはできなかった。

特開２００７−１７２３１号公報

本発明は、内部端子の電気特性を測定することが可能であり、これによって製造上の不具合を検出することが可能な半導体装置を提供することを目的とする。

本発明の半導体装置は、第１の内部端子を有する第１のデバイスと、第２の内部端子を有する第２のデバイスとを内部に具備し、前記第１の内部端子と前記第２の内部端子とが相互に接続された半導体装置であって、前記第１のデバイスは、第１の信号処理回路と、この信号処理回路に接続され、前記第１の内部端子から出力される電圧を制御する出力バッファ回路と、を具備し、前記第１の信号処理回路及び前記出力バッファ回路は、それぞれ第１の電源に接続され、かつ接地されるとともに、前記第２のデバイスは、前記第２の内部端子に接続される入力バッファ回路と、この入力バッファ回路に接続される第２の信号処理回路と、前記第２の内部端子にそれぞれ一端が接続された第１の抵抗及び第２の抵抗と、この第１抵抗の他端に一端が接続され、他端が第２の電源に接続される第１のスイッチと、前記第２抵抗の他端に一端が接続され、他端が接地される第２のスイッチと、を具備し、前記第２の信号処理回路及び前記入力バッファ回路は、それぞれ前記第２の電源に接続され、かつ接地されることを特徴とするものである。

また、本発明の半導体装置は、第１の内部端子を有する第１のデバイスと、第２の内部端子を有する第２のデバイスとを内部に具備し、前記第１の内部端子と前記第２の内部端子とが相互に接続された半導体装置であって、前記第１のデバイスは、第１の信号処理回路と、この信号処理回路に接続され、前記第１の内部端子から出力される電圧を制御する第１の出力バッファ回路と、を具備し、前記第１の信号処理回路及び前記第１の出力バッファ回路は、それぞれ第１の電源に接続され、かつ接地されるとともに、前記第２のデバイスは、前記第２の内部端子に接続される入力バッファ回路と、この入力バッファ回路に接続される第２の信号処理回路と、前記第２の内部端子に一端が接続される抵抗と、この抵抗の他端に接続され、前記第２の内部端子の電圧を制御する第２の出力バッファ回路と、を具備し、前記第２の信号処理回路、前記第２の出力バッファ回路及び前記入力バッファ回路は、それぞれ第２の電源に接続され、かつ接地されることを特徴とするものである。

本発明によれば、内部端子の電気特性を測定することが可能であり、これによって製造上の不具合を検出することが可能な半導体装置を提供することができる。

本発明の全体構成を説明するための上面図である。 本発明の第１の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第１の実施形態に係るＳＩＰ製品が内部に有するデバイスの出力バッファ回路の構成を説明するための説明図である。 本発明の第１の実施形態に係るＳＩＰ製品が内部に有するデバイスの入力バッファの構成を説明するための説明図である。 本発明の第１の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第１の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第１の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第２の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第２の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第３の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第３の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第４の実施形態に係るＳＩＰ製品の構成を示す上面図である。 本発明の第４の実施形態に係るＳＩＰ製品の構成を示す上面図である。

以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の各実施形態に係る半導体装置はＳＩＰ製品である。

（第１の実施形態）
まず、本発明の第１の実施形態に係るＳＩＰ製品について、図１乃至図４を参照して説明する。

図１は、本発明の第１の実施形態に係るＳＩＰ製品の全体構造を模式的に示す上面図である。

図１に示すように、本発明の第１の実施形態に係るＳＩＰ製品は、パッケージ内部に半導体デバイスである第１のデバイス１１と第２のデバイス１２とを有している。これらの第１のデバイス１１と第２のデバイス１２とは、それぞれがパッケージ側面に形成された複数の外部接続端子１３に例えば金等のワイヤ１４がボンディングされることによって接続されている。さらに、第１のデバイス１１は内部出力端子１５を有しており、一方で第２のデバイス１２は内部入力端子１６を有している。この第１のデバイス１１の内部出力端子１５と第２のデバイス１２の内部入力端子１６とは、例えば金等のワイヤ１４がボンディングされることによって接続されている。

図２、図５は、図１に示すＳＩＰ製品の要部を示す上面図である。

図２、図５に示すように、第１のデバイス１１は、この内部に、第１の電源ＶＤＤ１に接続され、かつ接地された第１の信号処理回路１７および出力バッファ回路１８を有している。第１の信号処理回路１７は、出力バッファ回路１８の入力端に接続されており、この出力バッファ回路１８の出力端は、第１のデバイス１１の内部出力端子１５に接続されている。

第１のデバイス１１の出力バッファ回路は、図３に示すように、例えばＣＭＯＳからなる。ＣＭＯＳのｐチャネル側のドレイン端子には第１の電源ＶＤＤ１に接続されており、ｎチャネル側のソース端子は、接地されている。

第２のデバイス１２は、この内部に、第２の電源ＶＤＤ２に接続され、かつ接地された第２の信号処理回路１９および入力バッファ回路２０を有している。第２の信号処理回路１９は、入力バッファ回路２０の出力端に接続されており、この入力バッファ回路２０の入力端は、第２のデバイス１２の内部入力端子１６に接続されている。

第２のデバイス１２の入力バッファ回路２０も、図４に示すように、例えばＣＭＯＳからなる。図３と同様に入力バッファ回路２０を構成するＣＭＯＳのｐチャネル側のドレイン端子には第２の電源ＶＤＤ２に接続されており、ｎチャネル側のソース端子は、接地されている。

また、第２のデバイス１２の入力バッファ回路２０の内部入力端子１６には、第１の抵抗２１ａおよび第２の抵抗２１ｂの一端がそれぞれ接続されている。この第１の抵抗２１ａの他端には、第１のスイッチ２２ａの一端が接続されており、この第１のスイッチ２２ａの他端は、第２の電源ＶＤＤ２に接続されている。また、第２の抵抗２１ｂの他端には、第２のスイッチ２２ｂの一端が接続されており、この第２のスイッチの他端は、接地されている。

第１のスイッチ２２ａは、第１のテスト信号ｓｉｇ１が、第２の信号処理回路１９に含まれるテスト信号生成回路（図示せず）から第１のスイッチ２２ａに供給されることによってオンとなるものである。同様に、第２のスイッチ２２ｂは、第２のテスト信号ｓｉｇ２が、第２の信号処理回路１９に含まれるテスト信号生成回路（図示せず）から第２のスイッチ２２ｂに供給されることによってオンとなるものである。これらの第１のスイッチ２２ａおよび第２のスイッチ２２ｂは、例えばそれぞれＭＯＳＦＥＴからなる。

第１の抵抗２１ａおよび第２の抵抗２１ｂは、ドライブ能力を測定するための電流パスを作るために設けるものである。例えば、ドライブ能力が４ｍＡであれば、この電流が流れる程度の抵抗値の抵抗を用いる。

（出力端子の測定）
次に、上述したＳＩＰ製品による第１のデバイス１１の内部出力端子１５の試験方法について説明する。

まず、図３に示す第１のデバイス１１の出力バッファ回路１８のｎチャネル側の出力電流ＩＯＬを測定する場合について、図２を参照して説明する。

始めに、第１のデバイス１１の内部出力端子１５の出力電圧がローレベルとなるように設定する。すなわち、図３に示すＣＭＯＳのｐチャネル側の出力をオフ、ｎチャネル側の出力をオンに設定する。このとき、第２のデバイス１２が有する第１、第２のスイッチ２２ａ、２２ｂをオフにする。この状態において、図２に示す第２のデバイス１２の第２の信号処理回路１９を流れる電流ＩＯＬａを測定する。測定は、テスターを用いて図１に示すＳＩＰ製品の外部接続端子１３から測定する。

次に、第２のデバイス１２の第１のスイッチ２２ａに第１のテスト信号ｓｉｇ１を供給することによって、第１のスイッチ２２ａをオンにする。このとき電流は、図２に示すように、電流ＩＯＬａの他に、第１の抵抗２１ａを通り、第２のデバイス１２の内部入力端子１６と第１のデバイス１１の内部出力端子１５とを接続するワイヤ１４を通って第１のデバイス１１の出力バッファ回路１８のｎチャネル側にも電流ＩＯＬが流れる。これらＩＯＬａとＩＯＬとの合計（これを電流ＩＯＬｂと称す）を、先にＩＯＬａを測定したのと同様に、テスターを用いて図１に示すＳＩＰ製品の外部接続端子１３から測定する。

このように測定された電流ＩＯＬａと電流ＩＯＬｂとの差分をとることによって、第１のデバイス１１の出力バッファ回路１８のｎチャネル側の出力電流ＩＯＬを検出することができる。

次に、図３に示す第１のデバイス１１の出力バッファ回路１８のｐチャネル側の出力電流ＩＯＨを測定する場合について、図５を参照して説明する。

始めに、第１のデバイス１１の内部出力端子１５の出力電圧がハイレベルとなるように設定する。すなわち、ＣＭＯＳのｐチャネル側の出力をオン、ｎチャネル側の出力をオフに設定する。このとき、第２のデバイス１２が有する第１、第２のスイッチ２２ａ、２２ｂを、オフにする。この状態において、第１のデバイス１１の第１の信号処理回路１７を流れる電流ＩＯＨａを測定する。

次に、第２のデバイス１２の第２のスイッチ２２ｂに第２のテスト信号ｓｉｇ２を供給することによって、第２のスイッチ２２ｂをオンにする。このとき電流は、図５に示すように、電流ＩＯＨａの他に、第１のデバイス１１の出力バッファ回路１８のｐチャネル側を通り、第１のデバイス１１の内部出力端子１５と第２のデバイス１２の内部入力端子１６とを接続するワイヤ１４を通って第２の抵抗２１ｂにも電流ＩＯＨが流れる。これらＩＯＨａとＩＯＨとの合計（これを電流ＩＯＨｂと称す）を、先にＩＯＨａを測定したのと同様に測定する。

このように測定された電流ＩＯＨａと電流ＩＯＨｂとの差分をとることによって、第１のデバイス１１の出力バッファ回路１８のｐチャネル側の出力電流ＩＯＨを検出することができる。

以上に説明したように、第１の実施形態のＳＩＰ製品によれば、第１のデバイス１１の出力バッファ回路１８のｎチャネル側の出力電流ＩＯＬと、ｐチャネル側の出力電流ＩＯＨと、を検出することができる。従って、第１のデバイス１１の内部出力端子１５に異常が発生していることを検出することができる。

（入力リーク電流の測定）
次に、上述したＳＩＰ製品による第２のデバイス１２の内部入力端子１６の試験方法について説明する。なお、内部入力端子１６の試験方法においては、上述した第１のスイッチ２２ａおよび第２のスイッチ２２ｂは、常にオフの状態で試験を行う。

なお、第２のデバイス１２の入力リーク電流については、ローレベルの入力リーク電流ＩＤＤｌ（入力バッファ回路２０のｎチャネル側のゲートからソースに流れる電流）と、ハイレベルの入力リーク電流ＩＤＤｈ（入力バッファ回路２０のｐチャネル側のドレインからゲートに流れる電流）と、が考えられる。しかし通常の場合において、入力リーク電流が発生する場合は、どちらか一方にのみ発生する。従って、以下のローレベルの入力リーク電流ＩＤＤｌの測定方法においては、ハイレベルの入力リーク電流ＩＤＤｈはないものと考える。ハイレベルの入力リーク電流ＩＤＤｈの測定方法においても同様である。

まず、図４に示す第２のデバイス１２のローレベルの入力リーク電流ＩＤＤｌを測定する場合について、図６を参照して説明する。

始めに、第１のデバイス１１の内部出力端子１５の出力電圧がローレベルとなるように設定する。この状態で、図６に点線で示すように、第１のデバイス１１の第１の信号処理回路１７を流れる電流ＩＤＤａを測定する。

次に、第１のデバイス１１の内部出力端子１５の出力電圧がハイレベルとなるように設定する。このとき電流は、図６に示すように、電流ＩＤＤａの他に、第１のデバイス１１の出力バッファ回路１８のｐチャネル側を通り、内部入出力端子１５、１６を接続するワイヤ１４を通って第２のデバイス１２の入力バッファ回路２０のｎチャネル側にも電流ＩＤＤｌが流れる。これらＩＤＤａとＩＤＤｌとの合計（これを電流ＩＤＤｂと称す）を、先にＩＤＤｌを測定したのと同様に測定する。

このように測定された電流ＩＤＤａと電流ＩＤＤｂとの差分をとることによって、第２のデバイス１２の入力バッファ回路２０のｎチャネル側の入力リーク電流ＩＤＤｌを検出することができる。通常、ＭＯＳ入力の入力リーク電流は数μＡ以下である。従って、ＩＤＤａとＩＤＤｂとの差分、すなわちＩＤＤｌが数μＡ以上で有れば、第２のデバイス１２の内部入力端子１６にて異常な電流が流れていることが明らかとなる。

次に、図４に示す第２のデバイス１２のハイレベルの入力リーク電流を測定する場合について、図７を参照して説明する。

始めに、第１のデバイス１１の内部出力端子１５の出力電圧がハイレベルとなるように設定する。この状態で、図７に点線で示すように、第１のデバイス１１の第１の信号処理回路１７を流れる電流ＩＤＤａを測定する。

次に、第１のデバイス１１の内部出力端子１５の出力電圧がローレベルとなるように設定する。このとき電流は、図７に示すように、電流ＩＤＤａの他に、第２のデバイス１２の入力バッファ回路２０のｐチャネル側を通り、内部入出力端子１５、１６を接続するワイヤ１４を通って第１のデバイス１１の出力バッファ回路１８のｎチャネル側にも電流ＩＤＤｈが流れる。これらＩＤＤａとＩＤＤｈとの合計（これを電流ＩＤＤｂと称す）を、先にＩＤＤａを測定したのと同様に測定する。

このように測定された電流ＩＤＤａと電流ＩＤＤｂとの差分をとることによって、第２のデバイス１２の入力バッファ回路２０のｎチャネル側の入力リーク電流ＩＤＤｈを検出することができる。従って、ＩＤＤａとＩＤＤｂとの差分、すなわちＩＤＤｈが数μＡ以下で有れば、第２のデバイス１２の内部入力端子１６にて異常な電流が流れていることが明らかとなる。

以上に説明したように、第１の実施形態のＳＩＰ製品によれば、第１のデバイス１１の出力バッファ回路１８の出力電流と、第２のデバイス１２の入力バッファ回路２０の入力リーク電流とを測定することができる。従って、第１のデバイス１１の内部出力端子１５および、第２のデバイス１２の内部入力端子１６の電気特性を測定することが可能であるため、製造上での不具合を検出することが可能となる。

（第２の実施形態）
次に、本発明の第２の実施形態に係るＳＩＰ製品について、図８、図９を参照して説明する。なお、この本発明の第２の実施形態に係るＳＩＰ製品の説明については、第１の実施形態に係るＳＩＰ製品との相違点について説明する。

図８、図９は、本発明の第２の実施形態に係るＳＩＰ製品の要部を示す上面図である。第２の実施形態に係るＳＩＰ製品の第１のデバイス１１は、第１の実施形態と同様であるため、説明を省略する。なお、説明の都合上、第１の実施形態の第１のデバイス１１を、以降の各実施形態においては、第１の出力バッファ回路１８と称す。

図８、図９に示す第２のデバイス１２は、この内部に、第１の電源ＶＤＤ１に接続され、かつ接地された第２の信号処理回路１９、入力バッファ回路２０および第２の出力バッファ回路２３を有している。第２の信号処理回路１９は、入力バッファ回路２０の出力端に接続されており、この入力バッファ回路２０の入力端は、第２のデバイス１２の内部入出力端子２４に接続されている。

第２のデバイス１２の入力バッファ回路２０は、第１の実施形態と同様に、例えば図４に示すようなＣＭＯＳからなり、このＣＭＯＳのｐチャネル側のドレイン端子には第１の電源ＶＤＤ１に接続されており、ｎチャネル側のソース端子は、接地されている。

第２のデバイス１２の第２の出力バッファ回路２３は、第２の信号処理回路１９に含まれるテスト信号生成回路（図示せず）から出力されたテスト信号ｓｉｇ_ｔが供給されることにより、第２のデバイス１２の内部入出力端子２４を出力とすることが可能なものであり、かつ、ローレベル出力またはハイレベル出力のいずれかに設定することが可能なものである。この第２の出力バッファ回路２３は、例えば図３に示したようなＣＭＯＳからなり、このＣＭＯＳのｐチャネル側のドレイン端子には第２の電源ＶＤＤ２に接続されており、ｎチャネル側のソース端子は、接地されている。

また、第２のデバイス１２の内部入出力端子２４には、抵抗２５の一端が接続されている。この抵抗２５の他端には、第２の出力バッファ回路２３が接続されている。

第２のデバイス１２の抵抗２５は、第２のデバイス１２のドライブ能力を、第１のデバイス１１のドライブ能力よりも小さくするために設けられている。

次に、上述したＳＩＰ製品による第１のデバイス１１の内部出力端子１５の試験方法について説明する。

まず、図３に示す第１のデバイス１１の第１の出力バッファ回路１８のｎチャネル側の出力電流ＩＯＬを測定する場合について、図８を参照して説明する。

始めに、第１のデバイス１１の内部出力端子１５の出力電圧がローレベルとなるように設定する。さらに、第２のデバイス１２の内部入出力端子２４を入力端子とする。この状態において、図８において点線で示すように、第２のデバイス１２の第２の信号処理回路１９を流れる電流ＩＯＬａを測定する。測定手段は、第１の実施形態と同様に、テスターを用いて図１に示すＳＩＰ製品の外部接続端子１３から測定する。

次に、第２のデバイス１２の第２の出力バッファ回路２３にテスト信号ｓｉｇ_ｔを供給することにより、第２のデバイス１２の内部入出力端子２４の電圧がハイレベルになるように設定する。このとき電流は、図８に示すように、電流ＩＯＬａの他に、抵抗２５を通り、第２のデバイスの内部入出力端子２４と第１のデバイス１１の内部出力端子１５とを接続するワイヤ１４を通って第１の出力バッファ回路１８のｎチャネル側にも電流ＩＯＬが流れる。これらＩＯＬａとＩＯＬとの合計（これを電流ＩＯＬｂと称す）を、先にＩＯＬａを測定したのと同様に、テスターを用いて図１に示すＳＩＰ製品の外部接続端子１３から測定する。

このように測定された電流ＩＯＬａと電流ＩＯＬｂとの差分をとることによって、第１のデバイス１１の第１の出力バッファ回路１８のｎチャネル側の出力電流ＩＯＬを検出することができる。

次に、図３に示す第１のデバイス１１の第１の出力バッファ回路１８のｐチャネル側の出力電流ＩＯＨを測定する場合について、図９を参照して説明する。

始めに、第１のデバイス１１の内部出力端子１５の出力電圧がハイレベルとなるように設定する。さらに、第２のデバイス１２の内部入出力端子２４を入力端子とする。この状態において、図９において点線で示すように、第１のデバイス１１の第１の信号処理回路１７を流れる電流ＩＯＨａを測定する。

次に、第２のデバイス１２の第２の出力バッファ回路２３にテスト信号ｓｉｇ_ｔを供給することにより、第２のデバイス１２の内部入出力端子２４の電圧がローレベルになるように設定する。このとき電流は、図９に示すように、電流ＩＯＨａの他に、第１の出力バッファ回路１８のｐチャネル側を通り、内部端子２４、１６を接続するワイヤ１４を通って第２のデバイス１２の抵抗２５にも電流ＩＯＨが流れる。これらＩＯＨａとＩＯＨとの合計（これを電流ＩＯＨｂと称す）を、先にＩＯＨａを測定したのと同様に測定する。

このように測定された電流ＩＯＨａと電流ＩＯＨｂとの差分をとることによって、第１のデバイス１１の第１の出力バッファ回路１８のｐチャネル側の出力電流ＩＯＨを検出することができる。

また、第２のデバイス１２の入力バッファ回路２０の入力リーク電流の測定方法については、第１の実施形態と同様であるため、説明を省略する。だたし、第１の実施形態においては、第１、第２のスイッチ２２ａ、２２ｂを常にオフの状態にして測定したが、第２の実施形態においては、第２のデバイス１２の第２の出力バッファ回路２３にディセーブル信号を供給することにより、第２のデバイス１２の内部入出力端子２４を常に入力状態にして測定する点は異なる。

以上に説明したように、第２の実施形態のＳＩＰ製品によれば、第１のデバイス１１の第１の第１の出力バッファ回路１８の出力電流と、第２のデバイス１２の入力バッファ回路２０の入力リーク電流とを測定することができる。従って、第１のデバイス１１の内部出力端子１５および、第２のデバイス１２の内部入出力端子２４の電気特性を測定することが可能であるため、製造上での不具合を検出することが可能となる。

（第３の実施形態）
次に、本発明の第３の実施形態に係るＳＩＰ製品について、図１０、図１１を参照して説明する。

図１０、図１１は、第３の実施形態に係るＳＩＰ製品の要部を示す上面図である。この図１０および図１１に示すＳＩＰ製品は、第２の実施形態のＳＩＰ製品とほぼ同様の構成である。ただし、第２のデバイス１２のドライブ能力は、第１のデバイス１１のドライブ能力よりも小さいものである。従って、第２の実施形態のＳＩＰ製品における第２のデバイス１２に使用された抵抗２５は、第３の実施形態のＳＩＰ製品においては使用されておらず、第２のデバイス１２の内部入出力端子２４には、第２の出力バッファ回路２３が直接接続されている。

この第２のデバイス１２の第２の出力バッファ回路２３は、第１のデバイス１１の内部出力端子１５の試験を行う場合には、第２の信号処理回路１９に含まれる出力イネーブル信号生成回路（図示せず）から出力された出力イネーブル信号ｓｉｇ_ｉが供給されることによって、第２の実施形態の第２の出力バッファ回路２３と同様に作動する。また、第２のデバイス１２の内部入出力端子２４の試験を行う場合には、第２の実施形態と同様にディセーブル信号が供給されることによって、第２の実施形態の第２の出力バッファ回路２３と同様に作動する。

なお、上述した第３の実施形態のＳＩＰ製品による第１のデバイス１１の内部出力端子１５の試験方法及び、第２のデバイス１２の内部入出力端子２４の試験方法については、第２の実施形態のＳＩＰ製品による試験方法と同一であるため、説明を省略する。

このような第３の実施形態のＳＩＰ製品であっても、第２の実施形態のＳＩＰ製品と同様に、第１のデバイス１１の第１の出力バッファ回路１８の出力電流と、第２のデバイス１２の入力バッファ回路２０の入力リーク電流とを測定することができる。従って、第１のデバイス１１の内部出力端子１５および、第２のデバイス１２の内部入出力端子２４の電気特性を測定することが可能であるため、製造上での不具合を検出することが可能となる。

（第４の実施形態）
次に、本発明の第４の実施形態に係るＳＩＰ製品について、図１２、図１３を参照して説明する。

図１２、図１３は、第４の実施形態に係るＳＩＰ製品の要部を示す上面図である。この図１２および図１３に示すＳＩＰ製品は、第３の実施形態のＳＩＰ製品とほぼ同様の構成である。ただし、第２のデバイス１２のドライブ能力と、第１のデバイス１１のドライブ能力とは等しいものである。従って、第２のデバイス１２の第２の出力バッファ回路２３には、上述した出力イネーブル信号ｓｉｇ_ｉの他に、この第２の出力バッファ回路２３のドライブ能力を制御する信号ｓｉｇ_ｄが、第２の信号処理回路１９に含まれるドライブ能力制御信号生成回路（図示せず）より供給される。このドライブ能力制御信号ｓｉｇ_ｄを第２のデバイス１２の第２の出力バッファ回路２３に供給することによって、第２のデバイス１２のドライブ能力を、第１のデバイス１１のドライブ能力よりも小さくする。

このような第４の実施形態に係るＳＩＰ製品の構成であっても、第３の実施形態のＳＩＰ製品と同様に、第１のデバイス１１の第１の出力バッファ回路１８の出力電流と、第２のデバイス１２の入力バッファ回路２０の入力リーク電流とを測定することができる。従って、第１のデバイス１１の内部出力端子１５および、第２のデバイス１２の内部入出力端子２４の電気特性を測定することが可能であるため、製造上での不具合を検出することが可能となる。

以上に、本発明の実施形態について説明した。しかし発明の実施形態は、上述した各実施形態に限定されるものではない。例えば、上述の各実施形態のＳＩＰ製品は、パッケージ内部に２個のデバイスが封入されたものであった。しかし、封入されるデバイスは２個以上であってもよい。この場合、測定対象となる内部端子を有する２個のデバイスに対して、上述の測定方法を適用すればよい。

また、実施形態１にて説明した第１、第２のスイッチ２２ａ、２２ｂに供給されるテスト信号Ｓｉｇ１、Ｓｉｇ２や、実施形態２乃至実施形態４にて説明した第２のデバイス１２の第２の出力バッファ回路２３に供給されるテスト信号Ｓｉｇ_ｔ、出力イネーブル制御信号Ｓｉｇ_ｉ、ドライブ能力制御信号Ｓｉｇ_ｄは、外部接続端子１３から供給されてもよい。

１１・・・第１のデバイス、１２・・・第２のデバイス、１３・・・外部接続端子、１４・・・ワイヤ、１５・・・内部出力端子、１６・・・内部入力端子、１７・・・第１の信号処理回路、１８・・・出力バッファ回路、１９・・・第２の信号処理回路、２０・・・入力バッファ回路、２１ａ・・・第１の抵抗、２１ｂ・・・第２の抵抗、２２ａ・・・第１のスイッチ、２２ｂ・・・第２のスイッチ、２３・・・第２の出力バッファ回路、２４・・・内部入出力端子、２５・・・抵抗。

Claims (5)

1. 第１の内部端子を有する第１のデバイスと、第２の内部端子を有する第２のデバイスとを内部に具備し、前記第１の内部端子と前記第２の内部端子とが相互に接続された半導体装置であって、
   前記第１のデバイスは、
   第１の信号処理回路と、
   この信号処理回路に接続され、前記第１の内部端子から出力される電圧を制御する出力バッファ回路と、
   を具備し、
   前記第１の信号処理回路及び前記出力バッファ回路は、それぞれ第１の電源に接続され、かつ接地されるとともに、
   前記第２のデバイスは、
   前記第２の内部端子に接続される入力バッファ回路と、
   この入力バッファ回路に接続される第２の信号処理回路と、
   前記第２の内部端子にそれぞれ一端が接続された第１の抵抗及び第２の抵抗と、
   この第１抵抗の他端に一端が接続され、他端が第２の電源に接続される第１のスイッチと、
   前記第２抵抗の他端に一端が接続され、他端が接地される第２のスイッチと、
   を具備し、
   前記第２の信号処理回路及び前記入力バッファ回路は、それぞれ前記第２の電源に接続され、かつ接地されることを特徴とする半導体装置。
2. 第１の内部端子を有する第１のデバイスと、第２の内部端子を有する第２のデバイスとを内部に具備し、前記第１の内部端子と前記第２の内部端子とが相互に接続された半導体装置であって、
   前記第１のデバイスは、
   第１の信号処理回路と、
   この信号処理回路に接続され、前記第１の内部端子から出力される電圧を制御する第１の出力バッファ回路と、
   を具備し、
   前記第１の信号処理回路及び前記第１の出力バッファ回路は、それぞれ第１の電源に接続され、かつ接地されるとともに、
   前記第２のデバイスは、
   前記第２の内部端子に接続される入力バッファ回路と、
   この入力バッファ回路に接続される第２の信号処理回路と、
   前記第２の内部端子に一端が接続される抵抗と、
   この抵抗の他端に接続され、前記第２の内部端子の電圧を制御する第２の出力バッファ回路と、
   を具備し、
   前記第２の信号処理回路、前記第２の出力バッファ回路及び前記入力バッファ回路は、それぞれ第２の電源に接続され、かつ接地されることを特徴とする半導体装置。
3. 前記第２の出力バッファ回路は、前記第２の内部端子に直接接続され、前記第１の出力バッファ回路よりもドライブ能力が低いことを特徴とする請求項２に記載の半導体装置。
4. 前記第２の出力バッファ回路は、ドライブ制御信号が供給されることによって前記第１の出力バッファ回路よりもドライブ能力が低くなることを特徴とする請求項３に記載の半導体装置。
5. 前記第１、第２の出力バッファ回路及び前記入力バッファ回路は、それぞれＣＭＯＳからなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。

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