JP2007315789A - 半導体集積回路およびその実装検査方法 - Google Patents

半導体集積回路およびその実装検査方法 Download PDF

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Abstract

【課題】入出力端子の入出力特性を劣化させることなく実装不良の検出を行うことを可能とする半導体集積回路、および、その不良端子の特定を可能とする検査方法を提供する。
【解決手段】半導体集積回路2は、内部回路3、電源端子4、グランド端子5、入出力端子6、および保護ダイオード8の他、検査時に電流または電圧が印加されるテスト端子10と、テスト端子10と入出力端子6との間に接続された検査用ダイオード9とを備える。集積回路2を回路基板20に実装したとき、信号配線23にグランド電圧を与えるとともに、テスト端子10に対して電流印加電圧測定を行うことにより、入出力端子6の実装不良を検出することができる。また、テスト端子10にグランド電圧を与えるとともに、信号配線23に対して電流印加電圧測定を行うことにより、入出力端子6の実装不良を検出することも可能である。
【選択図】図3

Description

本発明は、回路基板に実装される半導体集積回路、およびその実装検査方法に関する。
従来、パーソナルコンピュータなどの電子機器に用いられる回路基板(プリント基板)上には、CPUやメモリなどの多数の半導体集積回路が実装されている。これらの半導体集積回路は、SOP(Small Outline Package)と呼ばれる表面実装型のフラット2方向型パッケージやQFP(Quad Flat Package)と呼ばれる表面実装型のフラット4方向型パッケージなどに封入され、回路基板に実装されて他の集積回路との電気的導通が図られる。
通常、回路基板への半導体集積回路の実装は、半田付けによって行われるが、半田付け時にオープン不良などの実装不良が生じる可能性があるため、半導体集積回路の実装後に、実装が確実に行われているか否かを検査する必要がある。そこで、特許文献1には、回路基板に複数の半導体集積回路を実装して、入出力端子を相互に信号線で接続した状態において実装不良の有無を検査する技術が開示されている。この技術は、入出力端子と内部回路との間に抵抗値が既知のプルアップ抵抗またはプルダウン抵抗を設け、接続された2つの入出力端子間の信号配線とプルアップ先の電源配線またはプルダウン先のグランド配線との間の抵抗値を測定することにより実装不良の有無を判定することを特徴としている。
特開平7−113850号公報
しかしながら、特許文献1記載の技術では、入出力端子に接続されたプルアップ抵抗またはプルダウン抵抗により、時定数の変化などが生じ、入出力端子の入出力特性が劣化するといった問題がある。また、特許文献1記載の技術では、実装不良が検出された場合、信号線で接続された2つの入出力端子のうち、どちらに実装不良が生じているのかを特定することができない。
本発明は、上記課題を鑑みてなされたものであって、入出力端子の入出力特性を劣化させることなく実装不良の検出を行うことを可能とする半導体集積回路、および、その不良端子の特定を可能とする検査方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体集積回路は、半導体によって構成された内部回路と、前記内部回路に信号を入出力するための入出力端子と、前記内部回路に電源電圧を入力するための電源端子と、前記内部回路にグランド電圧を入力するためのグランド端子とを備えた半導体集積回路において、検査時に電流または電圧が印加されるテスト端子と、前記テスト端子と前記入出力端子との間に接続された検査用ダイオードとを設けたことを特徴とする。なお、前記入出力端子が複数設けられており、前記検査用ダイオードは、前記テスト端子と前記各入出力端子との間にそれぞれ設けられていることが好ましい。
また、上記目的を達成するために、本発明の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、実装時に前記入出力端子が接続される信号配線に定電圧を与えるとともに、前記テスト端子に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする。
また、上記目的を達成するために、本発明の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、前記テスト端子に定電圧を与えるとともに、実装時に前記入出力端子が接続される信号配線に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする。
本発明の半導体集積回路によれば、検査用ダイオードは、テスト端子に電流または電圧が印加される検査時にのみ導通し、実動作時には導通しないため、入出力端子の入出力特性を劣化させることなく実装不良の検出を行うことができる。また、実動作時において、検査用ダイオードの接続方向に応じて、テスト端子に電源電圧またはグランド電圧を与えることにより、検査用ダイオードを、入出力端子に印加される過大な電圧から内部回路を保護するための保護ダイオードとして用いることができる。
また、本発明の実装検査方法によれば、半導体集積回路を回路基板に実装した状態であっても半導体集積回路ごとに個別に検査を行うことを可能とするので、信号配線によって2つの半導体集積回路の入出力端子同士が接続された場合においても、いずれの入出力端子に実装不良が生じているのかを確実に特定することができる。
図1において、本発明の第1実施形態に係わる半導体集積回路(以下、単に集積回路と称す)2は、半導体によりCPUやメモリなどを構成された内部回路3と、内部回路3に電源電圧を入力するための電源端子4と、内部回路3にグランド電圧を入力するためのグランド端子5と、内部回路3に信号を入出力するための入出力端子6と、入出力端子6と内部回路3との間に接続された入力保護回路8と、入出力端子6と入力保護回路8との間にアノード側が接続された検査用ダイオード9と、検査用ダイオード9のカソード側が接続されたテスト端子10とによって構成されている。なお、図示の簡略化のため、集積回路2内には入出力端子6を2つのみ示しているが、実際は入出力する信号数に応じた数だけ入出力端子6が設けられる。
入力保護回路8は、入出力端子6に高電圧が印加された際に内部回路3を保護するための回路であり、アノード側が入出力端子6と入力保護回路8との間に接続され、カソード側が電源端子4に接続された保護ダイオード11と、カソード側が入出力端子6と入力保護回路8との間に接続され、アノード側がグランド端子5に接続された保護ダイオード12とからなる。保護ダイオード11は、入出力端子6に過大な正電圧が印加された場合に導通し、保護ダイオード12は、過大な負電圧が印加された場合に導通し、内部回路3を静電気などによる過大な印加電圧から保護する。
図2は、上記のように構成された2つの集積回路2,2’を回路基板20に実装し、電源端子4,4’、グランド端子5,5’、入出力端子6,6’を回路基板20に形成された電源配線21、グランド配線22、信号配線23でそれぞれ接続した場合を示している。回路基板20への集積回路2,2’の実装は、各端子を回路基板20の所定位置に半田付けすることによってなされており、テスト端子10,10’は、回路基板20に形成されたテスト用のパッド24,24’に配線25,25’を介して接続されている。
同図は、集積回路2,2’を実動作させる場合を示しており、電源配線21には電源電圧(VDD)が与えられ、グランド配線22にはグランド電圧(0V)が与えられている。また、実動作時には、テスト端子10,10’に電源電圧を与え、検査用ダイオード9,9’を正電圧印加に対する保護ダイオードとして、入力保護回路8,8’に加えて付加的に用いることも可能である。
次に、集積回路2,2’の実装不良の検査を行う方法について説明する。この検査は、半導体テスタ等の検査装置を用いて行われる。図3は、入出力端子6の実装状態を検査する場合を示し、配線21,22およびパッド24’には、電圧は供給せず、オープンとした状態で、信号配線23にグランド電圧(0V)を与え、パッド24にDC測定ユニット30を接続する。DC測定ユニット30は、図4に示すように、定電流Ifを測定対象へ供給する定電流源31と、定電流Ifを供給した状態で測定対象に生じる電圧値を測定する電圧計32とを備えた、電流印加電圧測定器である。図3の場合、定電流Ifを負(例えば、−10μA)として、集積回路2からDC測定ユニット30へ電流を引き込む。
実装不良がなく入出力端子6と信号配線23との間が接続されている場合には、検査用ダイオード9は導通して順方向に電流が流れる。この結果、パッド24の測定電圧は、信号配線23のグランド電圧(0V)から、検査用ダイオード9のオン電圧(例えば1V)だけ低下した値(−1V)となる。一方、実装不良により入出力端子6と信号配線23との間が非接続となっている場合には、電流経路が存在しないので、検査用ダイオード9はオフ(非導通)となり、パッド24の電圧は、測定不能(負側のレンジオーバー)となる。このように、パッド24に対して電流印加電圧測定を行うことにより、入出力端子6の実装不良の有無を容易に検査することができる。また、検査対象の入出力端子6および信号配線23が複数存在する場合には、グランド電圧を与える信号配線23を順次に変更することにより、実装不良が生じた入出力端子6を特定することができる。
なお、上記の検査時に信号配線23に与える電圧は、グランド電圧に限られず、適宜の定電圧に変更することができる。また、上記とは逆に、信号配線23にDC測定ユニット30を接続し、パッド24にグランド電圧などの定電圧を与えることによって実装不良を検査することも可能である。この場合には、定電流Ifを正(例えば、+10μA)として、DC測定ユニット30から集積回路2へ電流を流し込めばよい。また、集積回路2’について入出力端子6’の実装不良の検査を行う場合には、同様に、パッド24’または信号配線23の一方にDC測定ユニット30を接続し、他方にグランド電圧などの定電圧を印加した状態で、DC測定ユニット30により電流印加電圧測定を行えばよい。
また、上記実施形態では、検査用ダイオード9は、入出力端子6からテスト端子10へ順方向となるように接続されているが、図5に示すように、検査用ダイオード9を、テスト端子10から入出力端子6へ順方向となるように接続してもよい。この場合、DC測定ユニット30が印加する定電流Ifの正負(極性)は、上記の逆である。また、この場合、実動作時には、テスト端子10にグランド電圧を与え、検査用ダイオード9を負電圧印加に対する保護ダイオードとして入力保護回路8に加えて付加的に用いることも可能である。
本発明の第1実施形態に係わる集積回路の構成を示す図である。 回路基板に実装された2つの集積回路の実動作時の様子を示す図である。 回路基板に実装された2つの集積回路の実装検査時の様子を示す図である。 DC測定ユニットの構成を示す図である。 本発明の第2実施形態に係わる集積回路の構成を示す図である。
符号の説明
2 半導体集積回路
3 内部回路
4 電源端子
5 グランド端子
6 入出力端子
8 入力保護回路
9 検査用ダイオード
10 テスト端子
11,12 保護ダイオード
20 回路基板
21 電源配線
22 グランド配線
23 信号配線
24 パッド
25 配線
30 DC測定ユニット
31 定電流源
32 電圧計

Claims (4)

  1. 半導体によって構成された内部回路と、前記内部回路に信号を入出力するための入出力端子と、前記内部回路に電源電圧を入力するための電源端子と、前記内部回路にグランド電圧を入力するためのグランド端子とを備えた半導体集積回路において、
    検査時に電流または電圧が印加されるテスト端子と、前記テスト端子と前記入出力端子との間に接続された検査用ダイオードとを設けたことを特徴とする半導体集積回路。
  2. 前記入出力端子が複数設けられており、前記検査用ダイオードは、前記テスト端子と前記各入出力端子との間にそれぞれ設けられていることを特徴とする請求項1記載の半導体集積回路。
  3. 請求項1または2記載の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、
    実装時に前記入出力端子が接続される信号配線に定電圧を与えるとともに、前記テスト端子に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする実装検査方法。
  4. 請求項1または2記載の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、
    前記テスト端子に定電圧を与えるとともに、実装時に前記入出力端子が接続される信号配線に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする実装検査方法。
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