JP2007315789A

JP2007315789A - 半導体集積回路およびその実装検査方法

Info

Publication number: JP2007315789A
Application number: JP2006142798A
Authority: JP
Inventors: Mitsuhiro Kobata; 光裕木幡
Original assignee: Fujifilm Corp
Current assignee: Fujifilm Corp
Priority date: 2006-05-23
Filing date: 2006-05-23
Publication date: 2007-12-06

Abstract

【課題】入出力端子の入出力特性を劣化させることなく実装不良の検出を行うことを可能とする半導体集積回路、および、その不良端子の特定を可能とする検査方法を提供する。
【解決手段】半導体集積回路２は、内部回路３、電源端子４、グランド端子５、入出力端子６、および保護ダイオード８の他、検査時に電流または電圧が印加されるテスト端子１０と、テスト端子１０と入出力端子６との間に接続された検査用ダイオード９とを備える。集積回路２を回路基板２０に実装したとき、信号配線２３にグランド電圧を与えるとともに、テスト端子１０に対して電流印加電圧測定を行うことにより、入出力端子６の実装不良を検出することができる。また、テスト端子１０にグランド電圧を与えるとともに、信号配線２３に対して電流印加電圧測定を行うことにより、入出力端子６の実装不良を検出することも可能である。
【選択図】図３

Description

本発明は、回路基板に実装される半導体集積回路、およびその実装検査方法に関する。

従来、パーソナルコンピュータなどの電子機器に用いられる回路基板（プリント基板）上には、ＣＰＵやメモリなどの多数の半導体集積回路が実装されている。これらの半導体集積回路は、ＳＯＰ（Small Outline Package）と呼ばれる表面実装型のフラット２方向型パッケージやＱＦＰ（Quad Flat Package）と呼ばれる表面実装型のフラット４方向型パッケージなどに封入され、回路基板に実装されて他の集積回路との電気的導通が図られる。

通常、回路基板への半導体集積回路の実装は、半田付けによって行われるが、半田付け時にオープン不良などの実装不良が生じる可能性があるため、半導体集積回路の実装後に、実装が確実に行われているか否かを検査する必要がある。そこで、特許文献１には、回路基板に複数の半導体集積回路を実装して、入出力端子を相互に信号線で接続した状態において実装不良の有無を検査する技術が開示されている。この技術は、入出力端子と内部回路との間に抵抗値が既知のプルアップ抵抗またはプルダウン抵抗を設け、接続された２つの入出力端子間の信号配線とプルアップ先の電源配線またはプルダウン先のグランド配線との間の抵抗値を測定することにより実装不良の有無を判定することを特徴としている。
特開平７−１１３８５０号公報

しかしながら、特許文献１記載の技術では、入出力端子に接続されたプルアップ抵抗またはプルダウン抵抗により、時定数の変化などが生じ、入出力端子の入出力特性が劣化するといった問題がある。また、特許文献１記載の技術では、実装不良が検出された場合、信号線で接続された２つの入出力端子のうち、どちらに実装不良が生じているのかを特定することができない。

本発明は、上記課題を鑑みてなされたものであって、入出力端子の入出力特性を劣化させることなく実装不良の検出を行うことを可能とする半導体集積回路、および、その不良端子の特定を可能とする検査方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体集積回路は、半導体によって構成された内部回路と、前記内部回路に信号を入出力するための入出力端子と、前記内部回路に電源電圧を入力するための電源端子と、前記内部回路にグランド電圧を入力するためのグランド端子とを備えた半導体集積回路において、検査時に電流または電圧が印加されるテスト端子と、前記テスト端子と前記入出力端子との間に接続された検査用ダイオードとを設けたことを特徴とする。なお、前記入出力端子が複数設けられており、前記検査用ダイオードは、前記テスト端子と前記各入出力端子との間にそれぞれ設けられていることが好ましい。

また、上記目的を達成するために、本発明の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、実装時に前記入出力端子が接続される信号配線に定電圧を与えるとともに、前記テスト端子に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする。

また、上記目的を達成するために、本発明の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、前記テスト端子に定電圧を与えるとともに、実装時に前記入出力端子が接続される信号配線に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする。

本発明の半導体集積回路によれば、検査用ダイオードは、テスト端子に電流または電圧が印加される検査時にのみ導通し、実動作時には導通しないため、入出力端子の入出力特性を劣化させることなく実装不良の検出を行うことができる。また、実動作時において、検査用ダイオードの接続方向に応じて、テスト端子に電源電圧またはグランド電圧を与えることにより、検査用ダイオードを、入出力端子に印加される過大な電圧から内部回路を保護するための保護ダイオードとして用いることができる。

また、本発明の実装検査方法によれば、半導体集積回路を回路基板に実装した状態であっても半導体集積回路ごとに個別に検査を行うことを可能とするので、信号配線によって２つの半導体集積回路の入出力端子同士が接続された場合においても、いずれの入出力端子に実装不良が生じているのかを確実に特定することができる。

図１において、本発明の第１実施形態に係わる半導体集積回路（以下、単に集積回路と称す）２は、半導体によりＣＰＵやメモリなどを構成された内部回路３と、内部回路３に電源電圧を入力するための電源端子４と、内部回路３にグランド電圧を入力するためのグランド端子５と、内部回路３に信号を入出力するための入出力端子６と、入出力端子６と内部回路３との間に接続された入力保護回路８と、入出力端子６と入力保護回路８との間にアノード側が接続された検査用ダイオード９と、検査用ダイオード９のカソード側が接続されたテスト端子１０とによって構成されている。なお、図示の簡略化のため、集積回路２内には入出力端子６を２つのみ示しているが、実際は入出力する信号数に応じた数だけ入出力端子６が設けられる。

入力保護回路８は、入出力端子６に高電圧が印加された際に内部回路３を保護するための回路であり、アノード側が入出力端子６と入力保護回路８との間に接続され、カソード側が電源端子４に接続された保護ダイオード１１と、カソード側が入出力端子６と入力保護回路８との間に接続され、アノード側がグランド端子５に接続された保護ダイオード１２とからなる。保護ダイオード１１は、入出力端子６に過大な正電圧が印加された場合に導通し、保護ダイオード１２は、過大な負電圧が印加された場合に導通し、内部回路３を静電気などによる過大な印加電圧から保護する。

図２は、上記のように構成された２つの集積回路２，２’を回路基板２０に実装し、電源端子４，４’、グランド端子５，５’、入出力端子６，６’を回路基板２０に形成された電源配線２１、グランド配線２２、信号配線２３でそれぞれ接続した場合を示している。回路基板２０への集積回路２，２’の実装は、各端子を回路基板２０の所定位置に半田付けすることによってなされており、テスト端子１０，１０’は、回路基板２０に形成されたテスト用のパッド２４，２４’に配線２５，２５’を介して接続されている。

同図は、集積回路２，２’を実動作させる場合を示しており、電源配線２１には電源電圧（ＶＤＤ）が与えられ、グランド配線２２にはグランド電圧（０Ｖ）が与えられている。また、実動作時には、テスト端子１０，１０’に電源電圧を与え、検査用ダイオード９，９’を正電圧印加に対する保護ダイオードとして、入力保護回路８，８’に加えて付加的に用いることも可能である。

次に、集積回路２，２’の実装不良の検査を行う方法について説明する。この検査は、半導体テスタ等の検査装置を用いて行われる。図３は、入出力端子６の実装状態を検査する場合を示し、配線２１，２２およびパッド２４’には、電圧は供給せず、オープンとした状態で、信号配線２３にグランド電圧（０Ｖ）を与え、パッド２４にＤＣ測定ユニット３０を接続する。ＤＣ測定ユニット３０は、図４に示すように、定電流Ｉｆを測定対象へ供給する定電流源３１と、定電流Ｉｆを供給した状態で測定対象に生じる電圧値を測定する電圧計３２とを備えた、電流印加電圧測定器である。図３の場合、定電流Ｉｆを負（例えば、−１０μＡ）として、集積回路２からＤＣ測定ユニット３０へ電流を引き込む。

実装不良がなく入出力端子６と信号配線２３との間が接続されている場合には、検査用ダイオード９は導通して順方向に電流が流れる。この結果、パッド２４の測定電圧は、信号配線２３のグランド電圧（０Ｖ）から、検査用ダイオード９のオン電圧（例えば１Ｖ）だけ低下した値（−１Ｖ）となる。一方、実装不良により入出力端子６と信号配線２３との間が非接続となっている場合には、電流経路が存在しないので、検査用ダイオード９はオフ（非導通）となり、パッド２４の電圧は、測定不能（負側のレンジオーバー）となる。このように、パッド２４に対して電流印加電圧測定を行うことにより、入出力端子６の実装不良の有無を容易に検査することができる。また、検査対象の入出力端子６および信号配線２３が複数存在する場合には、グランド電圧を与える信号配線２３を順次に変更することにより、実装不良が生じた入出力端子６を特定することができる。

なお、上記の検査時に信号配線２３に与える電圧は、グランド電圧に限られず、適宜の定電圧に変更することができる。また、上記とは逆に、信号配線２３にＤＣ測定ユニット３０を接続し、パッド２４にグランド電圧などの定電圧を与えることによって実装不良を検査することも可能である。この場合には、定電流Ｉｆを正（例えば、＋１０μＡ）として、ＤＣ測定ユニット３０から集積回路２へ電流を流し込めばよい。また、集積回路２’について入出力端子６’の実装不良の検査を行う場合には、同様に、パッド２４’または信号配線２３の一方にＤＣ測定ユニット３０を接続し、他方にグランド電圧などの定電圧を印加した状態で、ＤＣ測定ユニット３０により電流印加電圧測定を行えばよい。

また、上記実施形態では、検査用ダイオード９は、入出力端子６からテスト端子１０へ順方向となるように接続されているが、図５に示すように、検査用ダイオード９を、テスト端子１０から入出力端子６へ順方向となるように接続してもよい。この場合、ＤＣ測定ユニット３０が印加する定電流Ｉｆの正負（極性）は、上記の逆である。また、この場合、実動作時には、テスト端子１０にグランド電圧を与え、検査用ダイオード９を負電圧印加に対する保護ダイオードとして入力保護回路８に加えて付加的に用いることも可能である。

本発明の第１実施形態に係わる集積回路の構成を示す図である。回路基板に実装された２つの集積回路の実動作時の様子を示す図である。回路基板に実装された２つの集積回路の実装検査時の様子を示す図である。ＤＣ測定ユニットの構成を示す図である。本発明の第２実施形態に係わる集積回路の構成を示す図である。

符号の説明

２半導体集積回路
３内部回路
４電源端子
５グランド端子
６入出力端子
８入力保護回路
９検査用ダイオード
１０テスト端子
１１，１２保護ダイオード
２０回路基板
２１電源配線
２２グランド配線
２３信号配線
２４パッド
２５配線
３０ＤＣ測定ユニット
３１定電流源
３２電圧計

Claims

半導体によって構成された内部回路と、前記内部回路に信号を入出力するための入出力端子と、前記内部回路に電源電圧を入力するための電源端子と、前記内部回路にグランド電圧を入力するためのグランド端子とを備えた半導体集積回路において、
検査時に電流または電圧が印加されるテスト端子と、前記テスト端子と前記入出力端子との間に接続された検査用ダイオードとを設けたことを特徴とする半導体集積回路。
前記入出力端子が複数設けられており、前記検査用ダイオードは、前記テスト端子と前記各入出力端子との間にそれぞれ設けられていることを特徴とする請求項１記載の半導体集積回路。
請求項１または２記載の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、
実装時に前記入出力端子が接続される信号配線に定電圧を与えるとともに、前記テスト端子に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする実装検査方法。
請求項１または２記載の半導体集積回路を回路基板に実装した状態で行う実装検査方法において、
前記テスト端子に定電圧を与えるとともに、実装時に前記入出力端子が接続される信号配線に対して電流印加電圧測定を行うことにより、前記入出力端子の実装不良を検出することを特徴とする実装検査方法。