JP2013518285A - 静止電流（ｉｄｄｑ）指示および試験装置および方法 - Google Patents

Abstract

電子デバイスの実施形態が、論理回路１３０、スイッチング素子１３２および静止電流（ＩＤＤＱ）評価回路１３４を含む。論理回路１３０は第１接地ノード１５４に接続される。スイッチング素子１３２は、第１接地ノード１５４と第２接地ノード１５６との間に接続される。スイッチング素子１３２は、電子デバイスがＩＤＤＱ評価状態２１６である場合に電気的に非導通状態であり、電子デバイスがＩＤＤＱ評価状態２１３ではない場合に、電気的に導通状態であるように構成される。電子デバイスがＩＤＤＱ評価状態である場合に、ＩＤＤＱ評価回路１３４は、第１接地ノード１５４と第２接地ノード１５６との間に生じるＩＤＤＱ指示電圧が基準電圧２２０を超える場合に第１出力信号を供給するように構成される（ブロック２２４）。他の実施形態は、電子デバイス内でＩＤＤＱの指示子を生成する方法（図２）およびＩＤＤＱの指示子を生成する機能を有する電子デバイスを製造する方法（図４）を含む。

Description

実施形態は、電子デバイスによって生成される静止電流（ＩＤＤＱ）を指示および試験する装置および方法に関するものである。

電子デバイスの不活性化中に生成される漏洩電流（すなわち、「静止電流」または「ＩＤＤＱ」）の測定によってデバイスの論理回路の１以上のトランジスタの故障が示される。より具体的に、ＩＤＤＱ測定が通常動作値の範囲外である時、論理回路内の１以上のトランジスタが故障されることが仮定される。したがって、通常、ＩＤＤＱ測定は製造工程に採用されて、出荷に先立って不良デバイスを識別して排除する。

デバイスのＩＤＤＱを測定する従来方法は、自動試験装置（automated test equipment:ＡＴＥ）に電気的に相互的に接続されたデバイスキャリアにデバイスを設置するステップおよびＡＴＥ ＩＤＤＱ測定試験を開始するステップを含む。１つのＩＤＤＱ測定方法にしたがって、デバイスの特定ピンは、内部電圧源を論理回路にピンアウトする（pinning out）ために設定される。内部電圧源がピンアウトされた状態で、ＩＤＤＱ測定は、内部電圧源を非活性化し、ＡＴＥを介して外部に供給電圧を供給することによって実行される。この方法を用いて、ＩＤＤＱは論理回路の供給側で測定される。別のＩＤＤＱ測定方法にしたがって、デバイスの特定ピンは、グランドラインを論理回路にピンアウトするために設定される。試験中に、ピンは主デバイス接地に外部から短絡され、ＩＤＤＱは論理回路の接地側で測定される。

このようなＩＤＤＱ測定方法はいくつかのデバイスを試験するために十分であるが、他のデバイスを試験するのに不適切である。例えば、ダイサイズを限定された、および／またはピンを制限されたデバイスにおいて、１以上のピンをＩＤＤＱ測定を実行するために設定することは不可能である。さらにまたは代替的には、いくつかのデバイスが、相対的に小さな論理回路（例えば、相対的に少ないトランジスタを有する論理回路）を含んでもよく、非常に小さなＩＤＤＱ（例えば、マイクロまたはナノアンプ範囲のＩＤＤＱ）がトランジスタ故障を指示してもよい。ＩＤＤＱ試験に使用される従来ＡＴＥが小さなＩＤＤＱを正確に測定できない可能性がある。不正確な測定は、客に不良デバイスを販売することに起因する。

例示的な実施形態にしたがって、ＩＤＤＱを指示する装置を含む電子デバイスの一部分およびＩＤＤＱ試験セットアップの簡易化される概略的ブロック図である。 例示的な実施形態にしたがって、電子デバイスのＩＤＤＱ指示子を生成する方法のフローチャートである。 例示的な実施形態にしたがって、ＩＤＤＱ試験の実施に関連付けされた種々の信号を示す。 例示的な実施形態にしたがって、ＩＤＤＱ評価回路を含む電子デバイスを製造および試験する方法のフローチャートである。

実施形態が、電子デバイスによって生成された静止電流（ＩＤＤＱ）を指示および試験する装置および方法を含む。一実施形態にしたがって、電子デバイスが、論理回路の接地側にＩＤＤＱ評価回路を備える。一実施形態にしたがって、デバイスがＩＤＤＱ評価状態である時、ＩＤＤＱ評価回路は、デバイスのピンを介して、論理回路からのＩＤＤＱが許容値を超えるかどうかの指示子を生成する。例えば、ＩＤＤＱ指示子はバイナリ指示子であってよく、ここで、第１論理レベルが、ＩＤＤＱが許容値を超えることを示し、第２論理レベルが、ＩＤＤＱが許容値を超えてないことを示す。このような指示子は、従来方法を用いて実施されるような実際のＩＤＤＱの外部測定に従うよりもデバイスを不合格する根拠として用いられる。したがって、実施形態は、相対的に小さな論理回路を含むデバイスでも正確なＩＤＤＱの指示を可能とする。別の実施形態にしたがって、（ＩＤＤＱ評価状態ではなくて）デバイスは通常動作状態である時、ＩＤＤＱ指示子を生成するために設定されたピンは、他の目的に使用され得る。したがって、実施形態は、ＩＤＤＱ試験のために、電源を切断せずに、または1つまたは複数のピンを特に設定せずにＩＤＤＱ指示子を生成することができる。

図１が、代表的実施形態にしたがって、ＩＤＤＱを指示する装置を含む電子デバイス１１０の一部分およびＩＤＤＱ試験装置１００の簡易化された概略的ブロック図を示す。一実施形態にしたがって、ＩＤＤＱ試験装置１００は、電子デバイス１１０が設置される試験ベッド（図示せず）を介して電子デバイス１１０の外部ピン（例えば、ピン１２０、１２１、１２２、１２３）と電気的に相互的に接続される。様々の実施形態にしたがって、ＩＤＤＱ試験に先立って、電子デバイス１１０は、多くのパッケージの異なるタイプ（例えば、インライン、フラットパック、ボールグリッドアレイ、ピングリッドアレイおよびリードレスパッケージ）の何れかにパッケージングされてもよい。他の実施形態にしたがって、電子デバイス１１０は、ウェハまたは個片化されたデバイス（すなわち、パッケージングされない）段階で試験されてもよい。
ＩＤＤＱ試験装置１００が、例えば、試験制御セクション１０２、シグナリングおよびパターン生成セクション１０４および評価セクション１０６を含んでもよい。様々な実施形態にしたがって、ＩＤＤＱ試験装置１００が、試験制御セクション１０２の制御の下でＩＤＤＱ試験を自動的に実行してもよく（すなわち、ＩＤＤＱ試験装置１００は自動試験装置（automated test equipment:ＡＴＥ）セットアップであってよい）、またはＩＤＤＱ試験装置１００は、作業者が電子デバイス１１０のＩＤＤＱ試験を手動で実行することを可能にするように構成され得る。ＡＴＥの実施形態において、試験制御セクション１０２は、電子デバイス１１０のＩＤＤＱ評価を実行するとともに、シグナリングおよびパターン生成セクション１０４および評価セクション１０６によって実行される動作の順番および時間を制御するアルゴリズムを実行するように構成されてもよい。シグナリングおよびパターン生成セクション１０４および評価セクション１０６によって実行される動作は、ＩＤＤＱ試験で電子デバイス１１０の機能の説明とともに以下に詳細に説明される。

電子デバイス１１０が、電子デバイス１１０の回路と外部システム（例えば、電子デバイス１１０が最終的に一体化されるシステムのＩＤＤＱ試験装置１００および／または電子デバイス）との間に電気信号の交換を可能にする複数のピン１２０〜１２３を備える。例えば、電子デバイス１１０の内部接地構造は、電子デバイス１１０が最終的に一体化されるシステムのＩＤＤＱ試験装置１００および／または接地平面に電気的に接続され得る１つまたは複数のピン（例えば、ピン１２２）に電気的に接続され得る。一実施形態において、いかなるまたはすべてのピン１２０〜１２３は複数の目的に使用されてもよい。より具体的に、電子デバイス１１０が通常動作状態である時、ピン１２０〜１２３に存在する入力および出力信号は第１仕様で供給されるかまたは評価され、電子デバイス１１０がＩＤＤＱ評価状態である時、ピン１２０〜１２３に存在する入力および出力信号は第２仕様または異なる仕様で供給されるかまたは評価される。したがって、一実施形態にしたがって、ＩＤＤＱ評価の実行機能は、この目的に設定された追加ピンを必要とせず電子デバイス１１０に実装され得る。「ピン」という用語は本明細書に使用されるが、「ピン」という用語は、デバイスの回路と外部デバイスとの間に信号の交換を可能にする異なるタイプの接触部（例えば、ピン、パッド、突き、半田ボール、ウェハ接触点、など）を含むことを意図することを理解されたい。４つのピン１２０〜１２３のみが示されるが、電子デバイス１１０が、追加ピンを含み得ることを理解されたい。しかしながら、簡潔のために、ピン１２０〜１２３が様々の実施形態の説明に関係するように、ピン１２０〜１２３のみが示される。

一実施形態にしたがって、電子デバイス１１０は、少なくとも１つの論理回路１３０、スイッチング素子１３２、ＩＤＤＱ評価回路１３４および電源１３６を備える。一実施形態において、論理回路１３０、電流源１４０およびプルアップ抵抗器１４４が電源１３６から電力を受け取る。他の実施形態において、この要素が、電子デバイス１１０の別個の電源から電力を受け取ってもよくまたは１つまたは複数の要素が外部電源から電力を受け取ってもよい。図１には論理回路１３０、スイッチング素子１３２、ＩＤＤＱ評価回路１３４および電源１３６が各１つずつ示されるが、このデバイス要素の１つまたは複数のインスタンス化（instantiations）が電子デバイスに含み得ることを理解されたい。例えば、この要素の１つまたは複数のインスタンス化は、電子デバイスの複数の異なる機能ブロックおよび／または電力サブドメインの各々に関連してもよい。簡潔のために、論理回路１３０、スイッチング素子１３２、ＩＤＤＱ評価回路１３４および電源１３６の１つのインスタンス化のみが本明細書に記載される。電子デバイス１１０が、本明細書に記載された機能と必ず関連する機能を実行し得る追加回路１９０を含んでもよい。

一実施形態にしたがって、論理回路１３０が、供給入力１５０（すなわち、論理回路１３０の「供給側」の入力）で電源１３６から電力を受け取る。論理回路１３０は、異なる機能を実行するように構成される１つまたは複数のトランジスタを含む。一実施形態にしたがって、ＩＤＤＱ試験工程中、論理回路１３０の様々なトランジスタは、電子デバイス１１０に信号（例えば、試験パターン１５１）を「取り込み（スキャン）」することによって特定の状態に設定される。例えば、試験装置１００のシグナリングおよびパターン生成セクション１０４は、デバイスピン（例えば、ピン１２０）を介して論理回路１３０に試験パターン１５１を供給する。論理回路１３０のトランジスタが定常状態（すなわち、トランジスタがアクティブにスイッチングされなく、論理回路１３０が「静止状態」である）となった後に、トランジスタ（またはＩＤＤＱ１５３）を流れる累積静止漏洩電流は、論理接地出力１５２（すなわち、論理回路１３０の「接地側」の出力）に存在する。一実施形態にしたがって、論理接地出力１５２は、第１接地ノード１５４に電気的に接続されて、論理回路１３０によって生成されたＩＤＤＱ１５３は第１接地ノード１５４に存在する。

一実施形態にしたがって、スイッチング素子１３２およびＩＤＤＱ評価回路１３４は、第１接地ノード１５４および第２接地ノード１５６に並列に電気的に接続される。スイッチング素子１３２は、導通状態および非導通状態に構成される。導通状態の間、電流は、第１接地ノード１５４からスイッチング素子１３２を介して第２接地ノード１５６に流れる。一方に、非導通状態の間、第１および第２接地ノード１５４、１５６の間のスイッチング素子１３２に流れる電流が限定される（すなわち、ゼロまたは無視できる量に減少される）。一実施形態にしたがって、スイッチング素子１３２は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み、ＭＯＳＦＥＴは、第１接地ノード１５４に接続されたソースと、第２接地ノード１５６に接続されたドレインと、制御ノード１５８に接続されたゲートとを含む。より具体的な実施形態において、スイッチング素子１３２がＮＭＯＳＦＥＴを含むが、他の実施形態において、スイッチング素子１３２が異なるタイプのトランジスタおよび／またはスイッチング素子１３２が複数のトランジスタおよび追加回路を含んでもよいことを理解されたい。

制御信号１５９は、制御ノード１５８を介してスイッチング素子１３２（例えば、ＭＯＳＦＥＴのゲートに）に供給され、スイッチング素子１３２は、スイッチング素子１３２を導通状態または非導通状態にするための制御信号１５９に応答する。一実施形態において、相対的に高い電圧値を有する制御信号１５９は、スイッチング素子１３２を導通状態に遷移させるかまたはその状態を維持させ、相対的に低い電圧値を有する制御信号１５９は、スイッチング素子１３２を非導通状態に遷移させるかまたはその状態を維持させる。一実施形態にしたがって、電子デバイス１１０がＩＤＤＱ評価状態に遷移するかまたはその状態を維持する時、制御信号１５９がスイッチング素子１３２を非導通状態にするように供給される。一方に、電子デバイス１１０が通常動作状態に遷移するかまたはその状態を維持する時、制御信号１５９がスイッチング素子１３２を導通状態にするように供給される。制御ノード１５８が定常状態であること（すなわち、スイッチング素子１３２の導通モードがいつも意図された状態であること）を保障するために、電子デバイス１１０が、電源１３６と制御ノード１５８との間に電気的に接続されるプルアップ抵抗１４４を含み、プルアップ抵抗１４４は、反対の信号が存在しない場合、制御信号１５９を相対的に高いレベルに設定する。

一実施形態において、スイッチング素子１３２に供給される制御信号１５９は、ＩＤＤＱ試験イネーブル回路１４２によって生成される。ＩＤＤＱ試験イネーブル回路１４２は、スイッチング素子１３２に電気的に接続され、電子デバイス１１０がＩＤＤＱ評価状態に移行すべきかどうかを決定するように構成される。ＩＤＤＱ試験イネーブル回路１４２が、電子デバイス１１０をＩＤＤＱ評価状態に移行すべきと決定する場合、ＩＤＤＱ試験イネーブル回路１４２は、スイッチング素子１３２を非導通状態にさせるレベルの制御信号１５９を生成する。

一実施形態において、ＩＤＤＱ試験イネーブル回路１４２は、状態判定回路１４６および状態確定素子１４８を含む。一実施形態において、状態判定回路１４６は、外部接触部（例えば、ピン１２０）を介して外部信号１４５を受信し、外部信号１４５を評価して、電子デバイス１１０がＩＤＤＱ評価状態に移行すべきかどうかを決定するように構成される。状態判定回路１４６に電気的に接続されるピン１２０は、試験装置１００（例えば、試験装置１００のシグナリングおよびパターン生成セクション１０４）に電気的に接続される。一実施形態において、シグナリングおよびパターン生成セクション１０４は、電子デバイス１００をＩＤＤＱ評価状態に移行するための要求に相当する特定のシグナリングパターン（例えば、外部信号１４５）を生成し、このパターンはピン１２０を介して供給される。状態判定回路１４６が特定のシグナリングパターンを検出する時、状態判定回路１４８は、ＩＤＤＱ評価状態イネーブル信号１４７（以下、「イネーブル信号」と呼称される）を供給する。

一実施形態において、イネーブル信号１４７は、別の外部コンタクト（例えば、ピン１２１）に供給される外部確定信号１４９とともに状態確定素子１４８に供給される。（例えば、電子デバイス１１０が通常動作状態である場合に）スイッチング素子１３２が状態判定回路１４６によって不本意に非導通状態にスイッチングされないことを保障するために外部確定信号１４９は具体化される。一実施形態にしたがって、ピン１２１は、試験装置１００（例えば、試験装置１００のシグナリングおよびパターン生成セクション１０４）に電気的に接続され、シグナリングおよびパターン生成セクション１０４は、外部確定信号１４９を供給する。状態確定素子１４８は、例えば、状態判定回路１４６と電気的に接続された第１入力、外部ピン１２１に電気的に接続された第２入力、およびスイッチング素子１３２に制御信号１５９を供給するように構成された出力を有する論理要素を含んでもよい。より具体的な実施形態において、状態確定素子１４８は、論理ＮＡＮＤ動作を具体化するゲート（例えば、ＮＡＮＤゲート）を含み、電子デバイス１１０をＩＤＤＱ評価状態に移行することが決定される場合、状態判定回路１４６が、相対的に高いレベルのイネーブル信号１４７を供給する。外部確定信号１４９が相対的に高いレベルで供給される時、状態確定素子１４８は、（例えば、電子デバイス１１０をＩＤＤＱ評価状態に移行させる）スイッチング素子１３２を非導通状態にする相対的に低いレベルの制御信号１５９を生成する。

代替的な実施形態において、状態評価回路１４６は、電子デバイス１１０がＩＤＤＱ評価状態に移行すべきことを示すための相対的に低いレベルでイネーブル信号を供給し、および／または、試験装置１００は、電子デバイス１１０がＩＤＤＱ評価状態に移行すべきと判定するための相対的に低いレベルの外部確定信号１４９を供給し、および／または、状態確定素子１４８は、電子デバイス１１０がＩＤＤＱ評価状態に移行すべきと決定されて確認された場合に、相対的に低いレベルの制御信号１５９を生成するために異なるタイプの論理を具体化する。別の代替的な実施形態において、状態判定回路１４６は、スイッチング素子１３２に直接的にイネーブル信号１４７を供給してもよく（例えば、状態判定回路１４６が、電子デバイス１１０をＩＤＤＱ評価状態に移行させることを示すための相対的に低いレベルでイネーブル信号１４７を供給してもよく）、状態確定素子１４８は全体的に備えなくてもよい。別のさらなる代替的な実施形態において、状態判定回路１４６および状態確定素子１４８の両方は電子デバイス１１０から削除されてもよく、試験装置１００は、外部確定信号１４９を制御信号１５９として供給してもよい（例えば、試験装置１００が、電子デバイス１１０をＩＤＤＱ評価状態に移行させることを示すための相対的に低いレベルの外部確定信号１４９（または制御信号１５９）を供給してもよい）。

スイッチング素子１３２が非導通状態である時（例えば、電子デバイス１１０がＩＤＤＱ評価状態である時）、論理回路１３０によって生成されたＩＤＤＱ１５３はＩＤＤＱ評価回路１３４によって受信されて評価される。一実施形態において、ＩＤＤＱ評価回路１３４は、第１抵抗素子１６０、比較回路１６２および第２抵抗素子１６６を含む。一実施形態にしたがって、第１抵抗素子１６０は、第１および第２接地ノード１５４、１５６の間に電気的に接続され、スイッチング素子１３２と並列に電気的に接続される。抵抗素子１６０が、第１及び第２接地ノード１５４、１５６の間の相対的に高い抵抗値となる構成において互いに接続される１つまたは複数の抵抗器を含んでもよい。一実施形態にしたがって、抵抗素子１６０は、約２０キロオーム（ｋオーム）よりも大きな全抵抗値を有するが、代替的な実施形態において、抵抗素子１６０はより低い全抵抗値を有してもよい。

電子デバイス１１０がＩＤＤＱ評価状態である時（例えば、スイッチング素子１３２が非導通状態である時）、論理回路１３０によって生成されたＩＤＤＱ１５３の全体が抵抗素子１６０を介して流れる。一実施形態にしたがって、ＩＤＤＱが無視できない時、測定可能電圧は抵抗素子１６０にわたって生成され、電圧は、抵抗素子１６０の全抵抗値をＩＤＤＱ電流値と乗算された値とほぼ等しい。本明細書に用いられるように、論理回路１３０によって生成されるＩＤＤＱ１５３の結果として抵抗素子１６０にわたって示される電圧は「ＩＤＤＱ指示電圧」として呼称される。

一実施形態にしたがって、第２抵抗素子１６６は、基準ノード１７０と第２接地ノード１５６との間に電気的に接続される。第２抵抗素子１６６は、基準ノード１７０と第２接地ノード１５６との間の相対的に高い抵抗となる構成において互いに接続された１つまたは複数の抵抗器を含んでもよい。一実施形態にしたがって、抵抗素子１６６が、約３０ｋオームよりも高い全抵抗値を有するが、代替的な実施形態において、抵抗素子１６６がより低い全抵抗値を有してもよい。一実施形態にしたがって、第１および第２抵抗素子１６０、１６６は、実質的に等しい抵抗値を有する。別の実施形態にしたがって、工程、電圧および温度（ＰＶＴ）の変化に直面にしても第１および第２抵抗素子１６０、１６６が等しい抵抗を有するように、第１および第２抵抗素子１６０、１６６が同一構成を有し、同一工程ステップで生成される。

一実施形態において、電子デバイス１１０は、電源１３６と基準ノード１７０との間に電気的に接続される電流源１４０を含む。電流源１４０が、基準ノード１７０の第１レベルで電流１４１を生成し、電流１４１が第２抵抗素子１６６を通して流れる。したがって、電流１４１が、基準電圧を第２抵抗素子１６６にわたって（すなわち、基準ノード１７０と第２接地ノード１５６との間に）示す。一実施形態において、基準電圧は、論理回路１３０によって生成されたＩＤＤＱが許容できないほど高いかどうかを決定するために使用される（例えば、論理回路１３０内の１つまたは複数のトランジスタが不良であり、よって電子デバイス１１０は不合格されるべきである）。以下により詳細に説明されるように、論理回路１３０によって生じられるＩＤＤＱ１５３は、基準電圧よりも高いまたは低いことを決定するために、（例えば、比較回路１６２によって）第２抵抗素子１６６にわたる基準電圧は、第１抵抗素子１６０にわたるＩＤＤＱ指示電圧と比較される。

ＩＤＤＱ１５３はデバイス温度によって影響される。より具体的に、論理回路１３０内のいかなるトランジスタは不良であることに関わらず、電子デバイス１１０が相対的に高い温度を有する時、ＩＤＤＱ１５３は、電子デバイス１１０が相対的に低い温度を有する時よりも高い。一実施形態において、電子デバイス１１０は、温度に基づいて基準電圧を変化させるように構成されて、デバイス温度に基づいてＩＤＤＱ指示電圧と基準電圧との比較結果を変化させる。より具体的に、電子デバイス１１０の温度が「冷たい」または「室温度」と考えられる時、基準電圧は第１の相対的に低いレベルで設けられ、電子デバイス１１０の温度が「熱い」と考えられる時、基準電圧は第２の相対的に高いレベルで設けられる。

一実施形態にしたがって、可変基準電圧の具体化は、温度検出回路１８０を使用することによって達成され、可変または切り換え可能な電流源１４０の実施形態もある。より具体的に、一実施形態において、上述に記載されるように、電流源１４０は、前述した第１のレベルおよび相対的に高い第２のレベルの両方の電流１４１を生成するように構成される。このような実施形態において、電流源１４０は、第１電流レグ１７２および第２電流レグ１７４を備えてもよく、ここで、第１および第２電流レグ１７２、１７４によって生成される電流１４１は基準ノード１７０で足し合わされ、第２電流レグ１７４から基準ノード１７０へ電流導電性は、トランジスタ１７６または他のスイッチング素子を介して可能または限定され得る。より具体的な実施形態にしたがって、各電流レグ１７２、１７４、が、それぞれの電流を高い精度で生成されることを可能にする電流ミラー回路を含み得る。一実施形態において、電流源１４０によって生成される電流１４１は、約０．５マイクロアンペア（μＡ）から３μＡの範囲であり、ここで、各電流レグ１７２、１７４が約０．５μＡから１．５μＡの範囲の電流を生成可能である。電流源１４０によって供給される電流１４１が相対的に低いレベル（例えば、電流レグ１７２のみは基準ノード１７０に接続される）である時、相対的に低い値を有する基準電圧が、第２抵抗素子１６６にわたって示される。一方に、（例えば、電流レグ１７２、１７４の両方は基準ノード１７０に接続される）電流源１４０によって供給される電流１４１が相対的に高いレベルである時、相対的に高い値を有する基準電圧が、第２抵抗素子１６６にわたって示される。

上述に記載されたように、一実施形態にしたがって、電子デバイス１１０は、電流源１４０に電気的に接続される温度検出回路１８０を含んでもよい。温度検出回路１８０が出力信号１８１を生成し、電流源１４０は、出力信号１８１に応答して相対的に低いまたは高いレベルの電流１４１を生成する。より具体的に、温度検出回路１８０は、デバイスの温度を検出し、デバイス温度が温度閾値を超えるかを判定するように構成される。温度検出回路１８０が、デバイス温度が閾値を超えていないと判定した場合、温度検出回路１８０が、第１のレベルの出力信号１８１を生成し、温度検出回路１８０が、デバイス温度が閾値を超えたと判定した場合、温度検出回路１８０が、第１のレベルと異なる第２のレベルの出力信号１８１を生成する。出力信号１８１のレベルが、電流源１４０によって生成される電流１４１のレベルを制御する。一実施形態において、出力信号１８１によって、電流源１４０の第２電流レグ１７４を流れる電流通電が許可または制限されることが決定され得る（例えば、出力信号は、トランジスタ１７６に第２電流レグ１７４から基準ノード１７０への電流通電を許可にするかどうかを制御させる）。したがって、出力信号１８１のレベルによって、抵抗素子１６６にわたって示される基準電圧が相対的に高いレベルかまたは相対的に低いレベルかを判定可能である。

一実施形態において、温度検出回路１８０によって使用される温度閾値は所定値であってよい。例えば、温度閾値は約５０℃から６０℃の範囲であるが、温度閾値はより高い値かまたはより低い値を有してもよい。一実施形態にしたがって、電子デバイス１１０がＩＤＤＱ評価状態である場合に用いられる温度閾値は、（例えば、温度閾値は、高い動作温度によるデバイス損害を回避するために電子デバイスを一時的に停止するべきかを決定するために使用される）通常動作状態の間に使用される「オーバテンプ（over temp）」温度閾値と異なってもよい（例えば、それより低い）。このような「オーバテンプ」温度閾値が、例えば、１００℃よりも高い値を有してもよい。

上述に記載された一実施形態において、温度検出回路１８０は、デバイス温度がＩＤＤＱ評価状態に関連する単一の温度閾値よりも高いかまたは低いことを示すように構成される。代替的な実施形態において、温度検出回路１８０は、デバイス温度を複数の閾値（例えば、２つまたは複数の閾値）と比較して、デバイス温度が複数の閾値よりも高いかまたは低いことを示すように構成され得る。このような実施形態において、電流源１４０は、２つ以上のレベルの（例えば、３つ以上のレベル）の電流１４１を生成して、２つよりも多くの基準電圧が、抵抗素子１６６（例えば、３つ以上の基準電圧）にわたって設定されるように構成される。別の代替え実施形態において、温度検出回路１８０が、アナログ仕様でデバイス温度を指示可能であり、電流源１４０が、指示された温度のアナログ関数として生成される電流１４１を増加または減少させてもよい。したがって、代替的な実施形態において、基準電圧はアナログ仕様で変化されてもよい。

上述したように、比較回路１６２は、ＩＤＤＱ指示電圧（すなわち、第１および第２接地ノード１５４、１５６または抵抗素子１６０にわたって生成される電圧）を基準電圧（すなわち、基準ノード１７０と第２接地ノード１５６との間に生成される電圧）と比較し、ＩＤＤＱ指示電圧が基準電圧を超えた場合、比較回路１６２の出力１６４に出力信号１６３（または「ＩＤＤＱ閾値信号」と呼称される）を供給するように構成される。例えば、ＩＤＤＱ指示電圧が基準電圧を超えた場合、比較回路１６２が相対的に高いレベルの出力信号１６３を供給し、ＩＤＤＱ指示電圧が基準電圧を超えない場合、比較回路１６２が相対的に低いレベルの出力信号１６３を供給するが、代替的な実施形態において、この逆も実行されてもよい。出力１６４は、電気デバイス１１０の外部接触部（例えば、ピン１２３）に電気的に接続される。したがって、比較回路１６２によって生成される出力信号１６３は、ピン１２３に電気的に接続された外部装置によって検出され得る。本明細書に使用されるように、出力信号１６３は「ＩＤＤＱ 指示子」と呼称される。

一実施形態にしたがって、試験装置１００はピン１２３に電気的に接続され、試験装置１００の評価セクション１０６は、比較回路１６２によって生成された出力信号１６３のレベルを検出するように構成される。出力信号１６３が、ＩＤＤＱ指示電圧が基準電圧を超えたことを示す値を有する場合、評価セクション１０６が、人間またはコンピュータ感知可能警告信号を試験装置１００に生成させる。製造工程において実行された場合、感知可能警告信号によって、電子デバイス１１０の不合格が人間の評価者または製造ラインに関連するコンピュータ／機械デバイスに通知される（例えば、電子デバイス１１０は自動的に不合格部品を送る）。つまり、ＩＤＤＱ指示子（例えば、出力信号１６３）が、ＩＤＤＱ１５３が合格レベルを超えたこと（例えば、ＩＤＤＱ指示電圧が基準電圧を超えたこと）を示し、電子デバイス１１０を不合格としてもよい。そうでなければ、電子デバイス１１０は合格とされる。

図２が、代表的な実施形態にしたがって、電子デバイスのＩＤＤＱ指示子を生成する方法のフロー図を示す。図２の以下の説明が図１の実施形態を参照して、より理解するために、図２は図１とともに参照すべきである。しかしながら、図２に関連して説明される方法の実施形態は、図１に示される実施形態に限定されない。

ＩＤＤＱ指示子を生成する方法は、試験装置（例えば、試験装置１００）を、上述したＩＤＤＱを指示するように構成された被試験体（device under test:ＤＵＴ）（例えば、電子デバイス１１０）に接続することによってブロック２００において開始される。試験装置を接続することが、試験装置に接続されるデバイスキャリアにＤＵＴを設置するステップを含んでもよく、ＩＤＤＱ試験を実行することに関連するデバイスキャリアの接触部は、ＩＤＤＱ試験を実行することに関連するＤＵＴのピン（例えば、ピン１２０〜１２３、図１）に相当する位置に配置される。ＩＤＤＱ試験は試験装置によって開始され得る。

ブロック２０２において、試験装置が、ＤＵＴの１つまたは複数のピンに外部信号を供給し、信号は、ＤＵＴをＩＤＤＱ評価状態に遷移させるように構成される。例えば、試験装置のシグナリングおよびパターン生成セクション（例えば、セクション１０４）が、第１ピン（例えば、ピン１２０）に特定のシグナリングパターンを供給してもよく、シグナリングパターンはＤＵＴ内で（例えば、状態判定回路１４６によって）受信されて評価され得る。また、上述したように、シグナリングおよびパターン生成セクションが外部確定信号（例えば、信号１４９）を別のＤＵＴピン（例えば、ピン１２１）に供給してもよい。代替的な実施形態において、試験装置が、１つまたは他のシグナリングパターンまたは外部確定信号を供給してもよいが、その両方はない。

ブロック２０４において、ＤＵＴは、試験装置によって供給される外部信号がＤＵＴをＩＤＤＱ評価状態に遷移すべきことを示すことかどうかを決定させる。様々な実施形態にしたがって、この決定は、例えば、ＩＤＤＱ試験イネーブル回路（例えば、回路１４２）によって実行される。外部信号が、ＤＵＴをＩＤＤＱ評価状態に遷移すべきではないことを示す場合、この方法は反復される。外部信号が、ＤＵＴをＩＤＤＱ評価状態に遷移すべきことを示す場合、このような遷移はＤＵＴによって開始される。ブロック２０６〜２１６が、ＤＵＴをＩＤＤＱ評価状態に遷移することに関連する様々な工程を含む。

ＤＵＴの温度に基づいて設定される基準電圧の実施形態において、（例えば、温度検出回路１８０によって）ブロック２０６においてデバイス温度が測定される。ブロック２０８において、デバイス温度が閾値を超えたかどうかの決定が実行される。温度が閾値を超えた場合、ブロック２１０において相対的に高い基準電圧が設定される。一実施形態にしたがって、相対的に高い基準電圧を設定することが、電流源（例えば、電流源１４０）が相対的に高いレベルの電流（例えば、電流４１１）を生成させる出力信号（例えば、信号１８１）を生成する温度検出回路を含んでもよい。相対的に高い電流によって、抵抗素子（例えば、抵抗素子１６６）に供給された場合、抵抗素子にわたって相対的に高い基準電圧が設定させる。デバイス温度が閾値を超えない場合、相対的に基準電圧がブロック２１２において設定される。一実施形態にしたがって、相対的に低い基準電圧を設定することが、電流源に相対的に低いレベルの電流を生成させる出力信号を生成する温度検出回路を含んでもよい。抵抗素子に供給される相対的に低い電流が抵抗素子に供給されて、抵抗素子にわたって相対的に低い基準電圧が設定される。

ブロック２１３において、論理回路の接地側のスイッチング素子（例えば、スイッチング素子１３２）が導通状態ではない場合、論理回路の接地側のスイッチング素子（例えば、スイッチング素子１３２）は導通状態に設定される。一実施形態にしたがって、このことは、スイッチング回路に関連付けされた制御ノード（例えば、制御ノード１５８）に制御信号（例えば、制御信号１５９）を供給することを含み、制御信号は、スイッチング回路を導通状態に遷移するかまたはその状態を維持させる。一実施形態にしたがって、スイッチング回路を導通状態に設定することは、ＤＵＴの論理回路（例えば、論理回路１５０）に試験パターンをスキャンすることの準備段階において実行される。ブロック２１４において、論理回路は、初期試験状態（または後の繰り返し）に設定される。一実施形態にしたがって、このことは、試験装置１００のシグナリングおよびパターン生成セクション１０４がＤＵＴピン（例えば、ピン１２０）を介して論理回路１５０に初期（または次の）試験パターンをスキャンすることを含む。ブロック２１６において、論理回路の接地側のスイッチング素子（例えば、スイッチング素子１３２）は非導通状態に設定される。一実施形態にしたがって、これが、スイッチング回路に関連付けされた制御ノード（例えば、制御ノード１５８）に制御信号（例えば、制御信号１５９）を供給することを含み、制御信号は、スイッチング回路を非導通状態に遷移させるかまたはその状態を維持させる。上述したように、制御信号は、電子デバイスの１つまたは複数のピン（例えば、ピン１２０および／または１２１）を介して試験装置によって供給される外部信号に応答して生成される。例えば、（例えば、状態判定回路１４６によって）第１外部信号（例えば、ピン１２０を通して受信される信号１４５）が評価されて、ＩＤＤＱイネーブル信号（例えば、信号１４７）を生成する。一実施形態において、ＩＤＤＱイネーブル信号は制御信号として供給されるか、または別の実施形態において、ＩＤＤＱイネーブル信号は、別の外部に供給される信号（例えば、ピン１２１を介して受信される外部確定信号１４９）とともに制御信号を生じるために評価される。別のさらなる実施形態において、制御信号は試験装置によって直接的に供給される（例えば、ピン１２１を介して受信される信号１４９は制御信号として供給される）。いずれにしても、スイッチング回路を非導通状態に設けることにおいて、論理回路によるＩＤＤＱ（例えば、ＩＤＤＱ１４３）が、スイッチング素子と並列に電気的に接続される抵抗素子（例えば、抵抗素子１６０）を介して流れる。従って、ＩＤＤＱによって、抵抗素子にわたって示されるＩＤＤＱ指示電圧が生成される。

ブロック２１８において、（例えば、比較回路１６２によって）ＩＤＤＱ指示電圧は基準電圧と比較される。ブロック２２０において、ＩＤＤＱ指示電圧は基準電圧よりも高いかどうか決定が実行される。基準電圧はＩＤＤＱ指示電圧よりも低いかの決定が実行され得る。いずれにしても、ＩＤＤＱ指示電圧が基準電圧よりも大きくない場合、ブロック２２２においてＤＵＴが、ＩＤＤＱが相対的に低い値を有することを示す指示子（例えば、ピン１２３）を出力する。ＩＤＤＱ指示電圧は基準よりも大きい場合、ＤＵＴは、ブロック２２４において、ＩＤＤＱが相対的に高い値を有することを示す指示子を出力する。試験装置は、論理回路に現在にスキャンされる特定試験パターンについて相対的に高いかまたは相対的に低いＩＤＤＱ指示子を受信して格納する。ブロック２１６において、すべての論理状態が試験されたかどうかの決定が実行されてもよい。そうでなければ、方法は、論理回路を次の試験状態に設定することによって、示されるように繰り返される。すべての所望論理状態が試験された場合に、方法が終了してもよい。

図３が、代表的な実施形態にしたがって、ＩＤＤＱ試験を実行することに関連する様々な信号を示す。論理接地電流信号３０２が、論理回路の接地側（例えば、論理回路１５０の論理接地出力１５２）に存在する電流を示し、スイッチング素子制御信号３０４が、論理回路の接地側（またはＩＤＤＱ試験イネーブル信号の逆）のスイッチング素子（例えば、スイッチング素子１３２）への制御信号（例えば、信号１５９）として存在する電圧信号を示し、ＩＤＤＱ指示電圧信号３０６が、ＩＤＤＱ評価回路（例えば、回路１３４）に存在する電圧を示し、ＩＤＤＱ閾値信号３０８が、ＤＵＴ（例えば、電子回路１１０のピン１２３）のピンに存在するＩＤＤＱ指示子（例えば、出力信号１６３）を示す。各信号の表示について、横軸が時間を示し、縦軸が信号の大きさ（例えば、必要に応じて電流または電圧）を示す。

第１期間３１０中に、電子デバイス（例えば、電子デバイス１１０）は通常動作状態である。通常動作状態中に、論理電流パルス３１２は論理接地電流信号３０２に存在する。スイッチング素子制御信号３０４がアサートされた状態（またはＩＤＤＱ試験イネーブル信号がアサートされていない状態）では、論理回路の接地側のスイッチング素子（例えば、スイッチング素子１３２）は導通状態であり、論理電流パルス３１２に関連付けされ、且つ論理回路（例えば、第１接地ノード１５４）の接地側に存在する電流が瞬時にスイッチング素子を介して接地（例えば、第２接地ノード１５６）に流れる。電流の１つの部分も、スイッチング素子と並列に接続される第１抵抗素子（例えば、第１抵抗素子１６０）を通して流れて、ＩＤＤＱ指示電圧信号３０６が抵抗素子にわたって相対的に低い電圧を示す。

時刻３１４において、電子デバイスが、デバイスはＩＤＤＱ評価状態に遷移することを決定して、スイッチング素子制御信号３０４は、アサートされる状態に遷移するＩＤＤＱ試験イネーブル信号に対応するアサートされない状態に遷移される。時刻３１４において、論理回路の接地側のスイッチング素子が非導通状態に遷移し、スイッチング素子の接地側に存在するＩＤＤＱのすべてが第１抵抗素子（例えば、抵抗素子１６０）を介して流れる。時刻３１４後に、無視できないＩＤＤＱは、論理接地電流信号３０２の増加される電流として示され、第１抵抗素子にわたって得られた増加される電圧が、ＩＤＤＱ指示電圧信号３０６に示される。論理電流信号３０２およびＩＤＤＱ指示電圧信号３０６の増加は線形的に示されるが、この態様は例としての目的のみである。他の場合において、論理電流信号３０２およびＩＤＤＱ指示電圧信号３０６が、段階的または他の方法において、非線形的に増加する可能性がある。

閾値電圧３１６が基準電圧（例えば、第２抵抗素子１６６にわたって示される基準電圧）に相当する。第２期間３２０中に、ＩＤＤＱ指示電圧信号３０６は閾値電圧３１６よりも低い。したがって、ＩＤＤＱ閾値指示信号３０８はアサートされない状態（例えば、相対的に低いレベル）で維持する。しかしながら、時刻３２２において、ＩＤＤＱ指示電圧信号３０６が閾値電圧３１６を超える。これが起こる時、ＩＤＤＱ閾値信号３０８がアサートされる状態（例えば、相対的に高いレベル）に遷移し、ＩＤＤＱ指示電圧信号３０６が閾値電圧３１６を超えることが続く限り（例えば、第３期間３３０中）、ＩＤＤＱ閾値信号３０８がアサートされる状態を維持する。上述したように、ＩＤＤＱ閾値信号３０８は外部に、外部デバイス（例えば、試験装置１００によって）に監視される。したがって、ＩＤＤＱ閾値信号３０８のアサートは電子デバイスを不合格にする根拠となる。

図４が、代表的実施形態にしたがって、ＩＤＤＱ評価回路を含む電子デバイスを製造および試験する方法のフロー図を示す。方法は、ブロック４００において半導体基板（例えば、ウェハ）を提供することによって開始される。半導体基板が、例えば、シリコン基板、シリコンゲルマニウム基板または他のタイプの基板を含んでもよい。

１つまたは複数の電子デバイス（例えば、電子デバイス１１０）はその後に半導体基板上に形成される。以下の説明は単一の電子デバイスの製造のみを参照するが、電子デバイスの複数のインスタンスが同時に半導体基板上に製造される可能性があることを理解されるべきである。ブロック４０２、４０４および４０６が、電子デバイスの様々な部分の製造に相当し、並列または他のシーケンスで実行され得る。ブロック４０２において、論理回路（例えば、論理回路１３０）は基板上に製造され、ここで、論理回路の接地側は第１接地ノード（例えば、接地ノード１５４）に電気的に接続される。上述したように論理回路が、論理回路の接地側に存在する不合格の高いＩＤＤＱが得られる１つまたは複数の内部不良点（例えば、頑丈ではなく形成されるトランジスタ）を含んでもよい。

ブロック４０４において、スイッチング素子（例えば、スイッチング素子１３２）は、第１接地ノードと第２接地ノード（例えば、接地ノード１５６）との間の基板に製造され、ここで、スイッチング素子は、制御ノード（例えば、制御ノード１５８）を含む。上述したように、制御ノードのアサートされる信号がスイッチングノードを導通状態にして、電流を第１接地ノードと第２接地ノードとの間に自由に流れることを可能にする。一方に、アサートされない信号がスイッチングノードを非導通状態にして、第１ノードと第２接地ノードとの間の電流の自由な流れを制限する。

ブロック４０６において、ＩＤＤＱ評価回路（例えば、ＩＤＤＱ評価回路１３４）は、第１および第２接地ノードとともに電気通信の基板に製造される。一実施形態にしたがって、ＩＤＤＱ評価回路に製造することが、第１および第２接地ノードに接続された両方の第１抵抗素子（例えば、抵抗素子１６０）および比較回路（例えば、比較回路１６２）を製造することを含む。別の実施形態にしたがって、電流源（例えば、電流源１４０）および温度検出回路（例えば、温度検出回路１８０）も基板上に製造され得る。ＩＤＤＱ評価回路（またはより具体的に、比較回路）および電流源の両方は基準ノード（例えば、基準ノード１７０）に電気的に接続されて、電流源によって生成される電流の結果として示される基準電圧をＩＤＤＱ評価回路に検出させる。上述したように、ＩＤＤＱ評価回路は、第１接地ノードと第２接地ノードとの間に電気的に接続された抵抗素子を含むように製造可能であり、ここで、電子デバイスはＩＤＤＱ評価状態である時、ＩＤＤＱ指示電圧は抵抗素子にわたって示される。上述した回路を加えて、追加回路（例えば、ＩＤＤＱ試験イネーブル回路１４２、電源１３６、追加回路１９０および図１に示されない回路）も基板上に製造され得る。

ブロック４０８において、電子デバイスは個片化され、パッケージングされる。個片化が、電子デバイスを同一基板に製造される他の電子デバイスから分離することを含み得る。パッケージングが、論理回路およびＩＤＤＱ評価回路を電子デバイスのピン（例えば、ピン１２０、１２３）に電気的に接続し、ピンは外部にアクセスできるように電子デバイスを封止することを含み得る。

ブロック４１０において、ＩＤＤＱ試験は電子デバイスのために実行される。上述したように、このことは、デバイスキャリアにパッケージングされる電子デバイスを設置することを含んでもよく、ここで、デバイスキャリアは外部試験装置（例えば、試験装置１００）に電気的に相互的に接続される。一実施形態にしたがって、試験装置が、論理回路に試験パターンをスキャンするためにデバイスピンに様々な信号を供給し、電子デバイスをＩＤＤＱ評価状態に遷移し、スイッチング素子を非導通状態に遷移し、ＩＤＤＱ指示子が存在するデバイスピンをモニタ可能である。

ブロック４１２において、ＩＤＤＱ試験故障が示されたかどうかの判定が実行される。上述したように、デバイスピンに存在するＩＤＤＱ指示子が、ＩＤＤＱを示す電圧が基準電圧を超えないことを指示する場合、デバイスがＩＤＤＱ試験を合格とすることが判定される。このような状況において、ブロック４１４において、デバイスは合格とされて、方法が終了する。一方に、デバイスピンに存在するＩＤＤＱ指示子が、ＩＤＤＱ指示電圧が基準電圧を超えることを指示する場合、デバイスはＩＤＤＱ試験を不合格とされたことが判定される。このことが起こる場合、ブロック４１６においてデバイスは不合格されて、方法が終了する。

これにより、ＩＤＤＱ測定を実行する方法および装置の様々な実施形態が上述された。一実施形態が、第１接地ノード、第２接地ノード、論理回路、スイッチング素子およびＩＤＤＱ評価回路を含む電子デバイスを含む。論理回路が、論理接地出力を含み、論理接地出力は第１接地ノードに電気的に接続される。スイッチング素子は、第１接地ノードと第２接地ノードとの間に電気的に接続され、電子デバイスがＩＤＤＱ評価状態である場合、スイッチング素子は非導通状態に構成される。電子デバイスがＩＤＤＱ評価状態ではない場合、スイッチング素子は導通状態に構成される。ＩＤＤＱ評価回路は、第１接地ノードと第２接地ノードとの間に電気的に接続される。電子デバイスがＩＤＤＱ評価状態である場合、ＩＤＤＱ評価回路は、第１接地ノードと第２接地ノードとの間のＩＤＤＱ指示電圧が基準電圧を超えるときに、第１出力信号を供給するように構成される。

別の実施形態が、電子デバイスのＩＤＤＱの指示子を生成する方法を含む。該方法が、電子デバイスの論理回路を試験状態に設定することを含み、ここで、論理回路の論理接地出力は、電子デバイスの第１接地ノードに電気的に接続される。また、該方法は、電子デバイスのスイッチング素子を非導通状態に制御することを含み、スイッチング素子は、電子デバイスの第１接地ノードと第２接地ノードとの間に電気的に接続される。また、該方法は、電子デバイス内に一体化される比較回路によって基準電圧を第１接地ノードと第２接地ノードとの間のＩＤＤＱ指示電圧と比較することを含む。ＩＤＤＱ指示電圧が基準電圧を超える場合、出力信号は電子デバイスの第１外部接触部で生成される。出力信号が、ＩＤＤＱは相対的に高いことを示す。

別の実施形態が、電子デバイスを製造する方法を含む。該方法が、基板を提供し、基板上に論理回路を製造することを含み、ここで、論理回路が、論理接地出力を含み、論理接地出力は第１接地ノードに電気的に接続される。該方法が、第１接地ノードと第２接地ノードとの間に電気的に接続されるスイッチング素子を基板上に製造することを含む。電子デバイスがＩＤＤＱ評価状態である場合、スイッチング素子は非導通状態に構成され、電子デバイスがＩＤＤＱ評価状態ではない場合、スイッチング素子は導通状態に構成される。また、該方法は、第１接地ノードと第２接地ノードとの間に電気的に接続されるＩＤＤＱ評価回路を基板上に製造することを含む。電子デバイスがＩＤＤＱ評価状態である場合、ＩＤＤＱ評価回路は、第１接地ノードと第２接地ノードとの間のＩＤＤＱ指示電圧が基準電圧を超える場合、第１出力信号を供給するように構成される。

明細書および特許請求の範囲内の「第１の」、「第２の」、「第３の」、「第４の」などの用語は、もしあれば、必ずしも特定の連続または時系列を説明するためではなく、同様の要素を区別するために使用されている。このように使用された用語は、本明細書に記載された本発明の実施形態が例えば、本明細書で図示あるいは記載されたもの以外の順序の動作または使用が可能であるように、適当な状況で交換可能であることを理解されたい。さらに、「備える」、「含む」、「有する」という用語およびあらゆるその変形は、要素のリストを備えた工程、方法、物体、または装置が必ずしもこれらの要素に限られるわけでないが、明示的には挙げられていないか、またはこのような工程、方法、物体、または装置に固有である他の要素を含むことができるように、非排他的包含を含むことを意図している。明細書および特許請求の範囲内の「左」、「右」、「中」、「外」、「前」、「後」、「上側に」、「下側に」、「上部」、「底部」、「上 に」、「下に」、「上」、「下」などの用語は、もしあれば、必ずしも空間における永久的な位置を説明するためではなく、相対位置を説明するために使用されている。本明細書に記載された本発明の実施形態は、例えば、本明細書に図示あるいは記載されたもの以外の配向で使用することもできることを理解されたい。 本明細書で使用する「結合された」という用語は、電気的または非電気的に、直接または間接的に接続されていると定義される。「結合パッド」という用語は単数でも複数でも、デバイス上のあらゆるタイプの電気接続位置のことを言うことを意図しており、ワイヤまたは他のリード上の溶接またははんだ付けによる電気接続に適切なものに単に限るものではない。

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。

上述の実施形態に対して、特許請求の範囲に規定される本発明の範囲から逸脱しなく、種々の改良や変更が可能 である。本発明の事項の原理は特定システム、装置、および方法に関連して説明されるが、本発明の事項の範囲により限定されるものではないことを理解されたい。本明細書に記載され、図示される様々な機能または処理ブロックはハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実施され得る。本明細書において用いられる術語又は用語は、説明することを目的としており、限定することは意図していない。したがって、本発明の主題は、添付の特許請求の範囲の精神及び広範な範囲内に入るような全ての代替形態、変更形態、均等形態及び変形形態を含む。

具体的な実施形態のこれまでの説明は、一般的概念から逸脱することなく、現在の知識を適用することによって、他の人が種々の応用形態に合わせて容易に変更、且つ／又は改変することができるほど十分に、本発明の主題に汎用性があることを明らかにする。それゆえ、そのような改変及び変更は、開示される実施形態の均等物の意味及び範囲内にある。本発明の主題は、添付の特許請求の範囲の精神及び広い範囲内に入るような全ての代替物、変更物、均等物及び変形物を包含する。

Claims (20)

1. 電子デバイスであって、
   第１接地ノードと、
   第２接地ノードと、
   論理接地出力を有する論理回路であって、前記論理接地出力は前記第１接地ノードに電気的に接続される、前記論理回路と、
   前記第１接地ノードと前記第２接地ノードとの間に電気的に接続されたスイッチング素子であって、前記電子デバイスが静止電流（ＩＤＤＱ）評価状態である場合に前記スイッチング素子は非導通状態で構成可能であり、前記電子デバイスが前記ＩＤＤＱ評価状態ではない場合に前記スイッチング素子は導通状態に構成可能である、前記スイッチング素子と、
   前記第１接地ノードと前記第２接地ノードとの間に電気的に接続されたＩＤＤＱ評価回路であって、前記電子デバイスが前記ＩＤＤＱ評価状態である場合にＩＤＤＱ評価回路は、前記第１接地ノードと前記第２接地ノードとの間に生じるＩＤＤＱ指示電圧が基準電圧を超える場合に第１出力信号を供給するように構成される、前記ＩＤＤＱ評価回路とを備える、電子デバイス。
2. 前記ＩＤＤＱ評価回路は、
   前記第１接地ノードと前記第２接地ノードとの間に電気的に接続された抵抗素子と、
   前記第１接地ノードに電気的に接続された第１入力と、前記第２接地ノードに電気的に接続された第２入力と、基準ノードに接続された第３入力と、出力とを有する比較回路であって、前記ＩＤＤＱ指示電圧は、前記第１入力と前記第２入力との間に生じ、前記基準電圧が前記第３入力と前記第２入力との間に生じ、前記比較回路は、前記基準電圧を、前記ＩＤＤＱ指示電圧と比較して、前記ＩＤＤＱ指示電圧が前記基準電圧を超える場合に前記出力に前記第１出力信号を供給するように構成される、前記比較回路とを含む、請求項１に記載の電子デバイス。
3. 前記ＩＤＤＱ評価回路の出力は、前記電子デバイスの外部接触部に電気的に接続され、前記第１出力信号は前記ＩＤＤＱ評価回路の前記出力を介して前記外部接触部に供給される、請求項１に記載の電子デバイス。
4. 前記ＩＤＤＱ評価回路は、基準ノードに電気的に接続され、前記基準電圧は前記基準ノードと前記第２接地ノードとの間に生じ、
   前記ＩＤＤＱ評価回路は、前記基準ノードと前記第２接地ノードとの間に電気的に接続された基準抵抗素子を含み、
   前記電子デバイスは、前記基準ノードに電気的に接続され、前記基準電圧を生成するために前記基準抵抗素子を介して電流を供給するように構成される電流源を備える、請求項１に記載の電子デバイス。
5. 前記電流源に電気的に接続され、デバイス温度が所定温度閾値を超えるかどうかを示す第２出力信号を供給するように構成された温度検出回路をさらに備え、
   前記電流源は、前記第２出力信号が前記デバイス温度が前記所定温度閾値を超えないことを示す場合に第１のレベルの電流を供給し、前記第１出力信号が前記デバイス温度が前記所定温度閾値を超えることを示す場合に前記第１のレベルよりも高い第２のレベルの電流を供給するように構成される、請求項４に記載の電子デバイス。
6. 前記電流源は、電流ミラー回路を含む、請求項４に記載の電子デバイス。
7. 前記スイッチング素子は、制御信号に応答して前記スイッチング素子を導通状態または非導通状態に遷移し、
   前記電子デバイスは、前記スイッチング素子に電気的に接続されたＩＤＤＱ試験イネーブル回路であって、前記ＩＤＤＱ試験イネーブル回路は、前記電子デバイスが前記ＩＤＤＱ評価状態に遷移させるべきかどうかを判定し、前記電子デバイスが前記ＩＤＤＱ状態に遷移させるべきと判定した場合に、前記スイッチング素子を非導通状態に遷移させるように制御信号を供給するように構成される、前記ＩＤＤＱ試験イネーブル回路を備える、請求項１に記載の電子デバイス。
8. 前記ＩＤＤＱ試験イネーブル回路は、
   前記電子デバイスの第１外部接触部を介して外部信号を受信し、前記判定するための前記外部信号を評価し、前記判定されるかどうかを示すＩＤＤＱ試験イネーブル信号を供給するように構成される状態判定回路を含む、請求項７に記載の電子デバイス。
9. 前記ＩＤＤＱ試験イネーブル回路は、
   第１入力、第２入力および出力を有する論理素子であって、前記第１入力は前記状態判定回路に電気的に接続され、前記第２入力は前記電子デバイスの第２外部接触部に電気的に接続され、前記制御信号は、前記論理素子によって実行される論理動作の結果として前記出力に生成される、前記論理素子を含む、請求項８に記載の電子デバイス。
10. 前記論理素子が、論理ＮＡＮＤ動作を実行するゲートを含む、請求項９に記載の電子デバイス。
11. 前記ＩＤＤＱ試験イネーブル信号が前記制御信号に相当する、請求項８に記載の電子デバイス。
12. 前記スイッチング素子は、制御信号に応答して前記スイッチング素子を導通状態または非導通状態に遷移し、前記スイッチング素子が、ソース、ドレインおよびゲートを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み、前記ソースおよび前記ドレインは前記第１接地ノードと前記第２接地ノードとの間に接続され、前記ゲートは、前記ＭＯＳＦＥＴを電気的に導通状態または非導通状態に遷移させるための制御信号に応答する、請求項１に記載の電子デバイス。
13. 電子デバイスの静止電流（ＩＤＤＱ）の指示子を生成する方法であって、
    前記電子デバイスの論理回路を試験状態に設定することであって、前記論理回路の論理接地出力は前記電子デバイスの第１接地ノードに電気的に接続される、前記論理回路を試験状態に設定すること、
    前記電子デバイスのスイッチング素子を電気的に非導通状態に制御することであって、前記スイッチング素子は前記電子デバイスの前記第１接地ノードと第２接地ノードとの間に電気的に接続される、前記スイッチング素子を非導通状態に制御すること、
    前記スイッチング素子は非導通状態中に、前記電子デバイス内に一体化される比較回路によって基準電圧を、前記第１接地ノードと前記第２接地ノードとの間に生じるＩＤＤＱ指示電圧と比較すること、
    前記ＩＤＤＱ指示電圧が前記基準電圧を超える場合、前記電子デバイスの第１外部接触部に出力信号を生成することであって、前記出力信号は、前記ＩＤＤＱが相対的に高いことを示す、前記出力信号を生成することを備える、方法。
14. 前記出力信号を生成することは、第１論理レベルが、前記ＩＤＤＱ指示電圧が前記基準電圧を超えたことを示し、第２論理レベルが、前記ＩＤＤＱ指示電圧が前記基準電圧を超えていないことを示すためのバイナリ信号を生成することを含む、請求項１３に記載の方法。
15. 前記スイッチング素子を制御することは、
    前記電子デバイスの第２外部接触部を介して受信される外部信号に基づいて、前記電子デバイスはＩＤＤＱ評価状態に設定するべきかどうかを判定すること、
    前記電子デバイスは前記ＩＤＤＱ評価状態に設定するべきと判定された場合に、前記スイッチング素子を電気的に非導通状態に設定させるための制御信号を前記スイッチング素子に供給することを含む、請求項１３に記載の方法。
16. 前記電子デバイスは、
    前記第１接地ノードと前記第２接地ノードとの間に電気的に接続された第１抵抗素子と、
    基準ノードと前記第２接地ノードとの間に電気的に接続された第２抵抗素子とを含み、
    前記基準電圧を前記ＩＤＤＱ指示電圧と比較することは、前記第１抵抗素子にわたって生成される前記ＩＤＤＱ指示電圧を前記第２抵抗素子にわたって生成される前記基準電圧と比較することを含む、請求項１３に記載の方法。
17. デバイス温度が閾値を超えるかどうかを判定すること、
    前記デバイス温度が閾値を超える場合に、前記基準電圧を相対的に高い電圧レベルに設定すること、
    前記デバイス温度が閾値を超えない場合に、前記基準電圧を相対的に低い電圧レベルに設定することをさらに含む、請求項１３に記載の方法。
18. 電子デバイスを製造する方法であって、
    基板を提供すること、
    前記基板に論理回路を製造することであって、前記論理回路が論理接地出力を含み、前記論理接地出力は第１接地ノードに電気的に接続される、前記論理回路を製造すること、
    前記第１接地ノードと第２接地ノードとの間に電気的に接続され、前記基板にスイッチング素子を製造することであって、前記電子デバイスが静止電流（ＩＤＤＱ）評価状態である場合に、前記スイッチング素子は電気的に非導通状態に構成可能であり、前記電子デバイスがＩＤＤＱ評価状態でない場合に、前記スイッチング素子は電気的に導通状態に構成可能である、前記スイッチング素子を製造すること、
    前記第１接地ノードと前記第２接地ノードとの間に電気的に接続され、前記基板にＩＤＤＱ評価回路を製造することであって、前記電子デバイスが前記ＩＤＤＱ評価状態である場合に、前記ＩＤＤＱ評価回路は、前記第１接地ノードと前記第２接地ノードとの間に生じるＩＤＤＱ指示電圧が基準電圧を超える場合に、第１出力信号を提供するように構成される、前記ＩＤＤＱ評価回路を製造することを備える、方法。
19. 前記ＩＤＤＱ評価回路を製造することは、
    前記第１接地ノードと前記第２接地ノードとの間に電気的に接続された抵抗素子を製造すること、
    前記第１接地ノードに電気的に接続された第１入力、前記第２接地ノードに電気的に接続された第２入力、基準ノードに電気的に接続された第３入力、および出力を有する比較回路を製造することであって、前記ＩＤＤＱ指示電圧が前記第１入力と前記第２入力との間に生じ、前記基準電圧が前記第３入力と前記第２入力との間に生じ、前記比較器回路は、前記基準電圧を前記ＩＤＤＱ指示電圧と比較し、前記ＩＤＤＱ指示電圧が前記基準電圧を超えた場合に、前記第１出力信号を前記出力に供給するように構成される、前記比較回路を製造することを含む、請求項１８に記載の方法。
20. 前記ＩＤＤＱ評価回路は、基準ノードに電気的に接続され、
    前記基準電圧は、前記基準ノードと前記第２接地ノードとの間に生じ、
    前記ＩＤＤＱ評価回路を製造することは、
    前記基準ノードと前記第２接地ノードとの間に電気的に接続された基準抵抗素子を製造することを含み、
    前記方法は、
    前記基準ノードに接続され、且つ前記基準電圧を生成するために前記基準抵抗素子を通して電流を供給するように構成された電流源を製造すること、
    前記電流源に電気的に接続され、且つデバイス温度が所定温度閾値を超えるかまたは超えないかを示す第２出力信号を供給するように構成された温度検出回路を製造することを備え、
    前記電流源は、前記第２出力信号が前記デバイス温度が所定温度閾値を超えないことを示す場合に第１レベルの前記電流を供給し、前記第２出力信号が前記デバイス温度が前記所定温度閾値を超えないことを示す場合に、前記第１レベルよりも高い第２レベルの前記電流を供給するようにさらに構成される、請求項１８に記載の方法。