JP2005164467A - Iddq測定回路 - Google Patents
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Abstract
【課題】解析や検証のために、条件を異ならせた多数回のIDDQ(静止時電流)テストを繰り返し実施するような場合においても、IDDQテストの効率を向上させ、テスト時間を短縮する。
【解決手段】内部電源110の静止時電流を電流電圧変換回路122で電圧に変換し、コンパレータ124で判定電圧(基準電圧)Vgeと比較する。この判定電圧Vgeの電圧レベルは、端子T1を介して外部から自由に設定することが可能である。また、メモリ128が設けられおり、このメモリ128に、複数回のIDDQテストの測定データを蓄積し、一括してLSIテスタに転送する。
【選択図】 図2
【解決手段】内部電源110の静止時電流を電流電圧変換回路122で電圧に変換し、コンパレータ124で判定電圧(基準電圧)Vgeと比較する。この判定電圧Vgeの電圧レベルは、端子T1を介して外部から自由に設定することが可能である。また、メモリ128が設けられおり、このメモリ128に、複数回のIDDQテストの測定データを蓄積し、一括してLSIテスタに転送する。
【選択図】 図2
Description
本発明はIDDQ測定回路に関する。
LSIの故障診断手法の一つとして、LSIを静止状態にし、その電源電流(IDD)を測定する静止時電流(IDDQ)テストがある。LSIは、静止状態(停止状態)のとき、理論上は、回路の電源から電流が流れないが、何らかの欠陥があると、電源(VDD)から電流(過渡電流)が流れる傾向があり、この点に着目することで、欠陥のあるデバイスを検出することができる。
LSIの故障を検出するための一般的なテストとしては、ロジック回路に所定のテストパターンを入力し、その結果としてロジック回路から出力されるデータを期待値と比較する機能テストがあるが、この機能テストに合格したLSIでも、IDDQ不良となる場合がある。
IDDQテストでは、ロジック回路としての機能は正常であるLSIについても、特に、信号のタイミングに微妙な影響を与える欠陥を検出できたり、あるいは、バーイン後において、フィールド(素子形成領域)で顕在化してくるような欠陥(障害を引き起こす原因となる欠陥)を検出できるといった利点をもつ。
このように、IDDQ異常は、LSI内部に何らかの微少な物理故障が発生していることを知らせるシグナルであり、このシグナルを検出することで故障診断を行うことができ、また、そのシグナルを解析することで、故障の発生箇所の絞り込みを行ったり、あるいは、製造プロセス改善の指針を得るといったことが可能である。
特許文献1には、デジタル集積回路をスタンバイ状態とし、この状態でテストパターンを印加したときに生じる異常電流を測定する、ファンクションIDDQテストを実施する回路が記載されている。この回路では、静止時電流を電圧に変換し、その電圧を、コンパレータにて所定のしきい値(固定された判定電圧)と比較することで1ビットのデータとし、これをLSIテスタに送る構成となっている。
特開2001−51010号公報
テストパターンを入力することで故障を明確に診断できる機能テストと異なり、IDDQテストは微妙な判断を伴うテストである。つまり、どのようなLSIでも、静止時に微少な電流が流れるものであり、したがって、静止時に電流が検出されたからといって、直ちに異常であると判定することはできない。また、故障には、IDDQ異常の他、スタック故障、遅延異常、機能故障などがあり、これらを総合的(および統計的)に勘案してIDDQ測定結果に基づく検証を行う必要がある。このように、IDDQテストでは、単に故障を検出するというだけでなく、統計的なデータに基づく解析、検証が重要となり、そのためには、条件を異ならせたテストを何回も繰り返して実施することが必要となる場合も多い。
従来のIDDQ測定回路では、このような、条件を異ならせた多数回のテストの繰り返しの実施という観点からの配慮がなされておらず、したがって、テスト効率が低下する場合がある。例えば、特許文献1に記載のIDDQ測定回路では、電流電圧変換を行った後に、その電圧を、コンパレータにて所定の判定電圧(基準電圧)と比較し、その判定結果をLSIテスタに送り、このLSIテスタにて期待値と比較して良品/不良品の判定を行うが、判定電圧(基準電圧)は固定されている。したがって、判定電圧(基準電圧)をあらかじめ、設計段階でLSI内部に作りこまなくてはならず、この構成では、実デバイスでの測定結果を反映することが難しい。また、IDDQ測定を多数回行う場合には、1回の測定が終わる毎に、LSIテスタにて期待値との比較による良/不良判定を行う必要があるため、テストの効率が悪く、テスト時間が長くなる場合がある。
本発明は、解析や検証のために、条件を異ならせた多数回のIDDQテストを繰り返し実施するような場合においても、テスト効率を向上させ、テスト時間を短縮することを目的とする。
本発明のIDDQ測定回路の一態様は、半導体集積回路装置に搭載されるIDDQ(静止時電流)測定回路であって、内部電源の静止時電流を電圧に変換する電流電圧変換回路と、前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、前記判定電圧の電圧レベルを前記半導体集積回路装置の外部から調整する電圧レベル調整手段とを備える。
この構成により、判定電圧(基準電圧)を自在に変化させながらコンパレータから判定結果を得ることができる。したがって、実際のIDDQ測定の結果を反映させてタイムリーに判定電圧を設定すること(つまり、実デバイスの測定結果を反映した自由度の高い判定電圧の設定)が可能であり、IDDQテストが効率化される。
本発明のIDDQ測定回路の第二の態様は、前記コンパレータから出力される、複数回分のIDDQ測定データを蓄積するメモリ回路を備える。この構成により、IDDQ測定を多数回行う際に、判定電圧を変化させつつIDDQ測定を実施し、その測定データをメモリに蓄積していき、蓄積された全測定データを一括してLSIテスタに渡すことができる。このとき、LSIテスタが行う、期待値との比較/判定処理は1回ですむため、極めて効率的なIDDQテストを行うことができ、テスト時間を大幅に短縮することができる。
本発明のIDDQ測定回路の第三の態様は、半導体集積回路装置に搭載されるIDDQ(静止時電流)測定回路であって、内部電源の静止時電流を電圧に変換する電流電圧変換回路と、前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、前記コンパレータから出力される複数回分のIDDQ測定データを蓄積するメモリ回路と、前記メモリ回路に蓄積された前記測定データに基づいて前記判定電圧の電圧レベルを調整する電圧調整回路とを備える。
この構成によると、例えば、コンパレータによる判定によりNG(静止時電流に相当する電圧レベルが判定電圧を越える場合)が連続したような場合に、判定電圧の電圧レベルを外部から再設定して再テストをするといった面倒な手続が必要ない。すなわち、このような場合、LSI内部に設けられた電圧調整回路により自動的に判定電圧が変更され、新たなデータが収集されるため、効率的なIDDQ測定(データ収集)が可能である。コンパレータの出力パターンに応じて電圧調整回路が所定の動作(判定電圧を調整する動作)を行うようにプログラムしておくことで、柔軟な判定電圧の変更を行うことができ、IDDQ測定が効率化される。
本発明のIDDQ測定回路の第四の態様は、前記メモリ回路に蓄積された測定データに基づいて前記静止時電流の値を求める演算回路を備える。この構成により、コンパレータの出力値(比較判定の結果を示すデータ)のみならず、静止電流値自体もLSI内部で測定することができるため、LSIテスタの負担がさらに軽減される。
本発明のIDDQ測定回路の第五の態様は、前記演算回路は、前記静止時電流の電流値の最大値と最小値の差分を求める。この構成により、LSI内部に設けられた演算回路を活用して、静止時電流の電流値の最大値と最小値の差分を求めるデルタIDDQテストの結果も得ることができる。したがって、LSIテスタの負担がさらに軽減される。
本発明のIDDQテスト方法は、本発明のIDDQ測定回路を搭載する半導体集積回路装置にLSIテスタを接続してIDDQテストを行うIDDQテスト方法であって、前記判定電圧の電圧レベルを異ならせて複数回のIDDQ測定を実施し、各測定における測定データを前記メモリ回路に蓄積する第1のステップと、前記メモリに蓄積された前記複数回の測定データを一括して前記LSIテスタに転送し、一括転送された測定データを所定の期待値と比較する第2のステップとを含む。
本発明のIDDQテスト方法では、IDDQテストの特徴(他の機能テスト等とは違う性質)を十分に勘案し、非常に効率的なIDDQテストを実現するという観点から、データ収集のためのステップ(第1のステップ)と、収集せれたデータに基づいてLSIテスタが期待値との比較/判定を行うステップ(第2のステップ)とを、区別して実施する点に特徴がある。つまり、1回のテスト(データ収集からLSIテスタによる判定を含む)が終わった後、再度テストを繰り返すのではなく、条件を異ならせて種々のデータを収集し、その後、一括してLSIテスタに転送して一括判定を行うことで、テスト時間が長くなりがちなIDDQテストの効率向上を図ることができる。
IDDQテストは、テストパターンを入力してロジック回路の動作を検証する機能テストと異なり、単純に検証結果が得られるというものではなく、複数の統計データの解析、分析、推論等に基づく慎重な検証が必要であり、そのために、条件を異にして自在に(試行錯誤的に)データを収集することが重要となる。本発明では、このようなIDDQテストの特質に着目し、LSI内部に、自由度の高いデータ収集を可能とする回路(IDDQ測定回路)を内蔵させ、テスト時間が長くなりがちなIDDQテストの効率化を達成するものである。
本発明によれば、実際のIDDQ測定の結果を反映させてタイムリーにコンパレータの判定電圧を設定すること(つまり、実デバイスの測定結果を反映した自由度の高い判定電圧の設定)が可能であり、IDDQテストが効率化される。
また、IDDQ測定を多数回行う際に、判定電圧を変化させつつIDDQ測定を実施し、その測定データをメモリに蓄積していき、蓄積された全測定データを一括してLSIテスタに渡すことができ、このとき、LSIテスタが行う、期待値との比較/判定処理は1回ですむため、極めて効率的なIDDQテストを行うことができ、テスト時間を大幅に短縮することができる。
また、LSIに演算器も搭載することで、コンパレータの出力値(比較判定の結果を示すデータ)のみならず、IDDQ値自体もLSI内部で測定することができ、また、所定の演算を実行してデルタIDDQ測定も行うことができ、したがって、IDDQテストの精度を向上させることができると共に、LSIテスタの負担をさらに軽減することができる。
(第1の実施形態)
図1は、本発明のIDDQ測定回路を搭載した半導体集積回路装置(LSI)の要部構成を示す図である。図示されるように、半導体集積回路装置(LSI)100は、IDDQ測定回路120を備える。
図1は、本発明のIDDQ測定回路を搭載した半導体集積回路装置(LSI)の要部構成を示す図である。図示されるように、半導体集積回路装置(LSI)100は、IDDQ測定回路120を備える。
IDDQ測定回路120は、LSI100の内部電源(LSIに搭載される回路ブロックの電源配線)110における静止時電流を電圧に変換するための電流電圧変換回路122と、電流電圧変換回路122の出力電圧を所定の判定電圧(基準電圧)Vgeと比較するコンパレータ124と、コンパレータ124に判定電圧(基準電圧)Vgeを外部から入力するための端子T1とを有する。
端子T1は、判定電圧(基準電圧)Vgeを入力するための専用の端子であるため、外部から、Vgeの電圧レベルを自由に変更することができる。また、端子T1から判定電圧(基準電圧)Vgeを入力する代わりに、可変電圧源126を設けておき、端子T2から制御電圧VSを与えて、可変電圧源126から所望の判定電圧(基準電圧)Vgeを発生させる構成としてもよい。端子T1、可変電圧源126および端子T2は、LSI100の外部からコンパレータ124に与える判定電圧(基準電圧)Vgeの電圧レベルを調整するための、電圧レベル調整手段として機能する。
コンパレータ124から出力される比較判定結果は、信号線L5、端子T3を介してLSIテスタ(不図示)に転送される。LSIテスタは、LSI100から送られてくる測定結果を期待値と比較し、故障(IDDQ異常)を判定する。
以上のように構成されたIDDQ測定回路について、以下、その動作を説明する。まず、LSI100の内部電源110の静止時電流を測定するために、全てのロジック回路部(図1では不図示)のクロック供給を止めて静止状態をつくる。そして、その状態(静止状態)での電源電流が、電流電圧変換回路122により、電圧に変換される。
変換された電圧は、コンパレータ124において判定電圧(基準電圧)Vgeと比較される。ここでは、静止時の電源電流の電圧換算値が、判定電圧(基準電圧)Vge以下であれば正常(OK)であり、この場合には、コンパレータ124の出力はLレベルとなる。その逆の場合は、異常(NG)であり、コンパレータ124の出力はHレベルとなる。
コンパレータ124の出力信号は信号線L5、出力端子T3を介してLSIテスタ(不図示)に送られ、そのLSIテスタにて期待値と比較され、良/不良の判定がなされる。
この構成によると、一般的なIDDQ値をLSIテスタで電流計を設けて判定する手法に比べてテスト時間を短縮できる。また、判定電圧(基準電圧)Vgeを外部から供給したり、あるいは、可変電圧源を利用したりすることで、Vgeの電圧レベルを自在に設定することが可能である。これにより、実デバイスの測定結果から判定電圧(基準電圧)を決定すること、すなわち、判定電圧(基準電圧)の適応的な設定が可能である。したがって、IDDQテストの効率化を達成することができる。
(第2の実施形態)
図2は、本発明の第2の実施形態にかかるIDDQ測定回路を内蔵するLSIの構成を示す図である。図2において、図1と共通する部分には同じ参照符号を付してある。図2では、図1の構成に加え、さらに、コンパレータ124から出力される、複数回のIDDQ測定のデータを蓄積することができるメモリ(例えば、SRAM)128が設けられている。そして、メモリ(SRAM)128から、複数の端子T4〜T6を介してLSIテスタ(不図示)に、並列にデータを出力する構成を備える。
図2は、本発明の第2の実施形態にかかるIDDQ測定回路を内蔵するLSIの構成を示す図である。図2において、図1と共通する部分には同じ参照符号を付してある。図2では、図1の構成に加え、さらに、コンパレータ124から出力される、複数回のIDDQ測定のデータを蓄積することができるメモリ(例えば、SRAM)128が設けられている。そして、メモリ(SRAM)128から、複数の端子T4〜T6を介してLSIテスタ(不図示)に、並列にデータを出力する構成を備える。
すなわち、判定電圧(基準電圧)Vgeを変化させつつ、IDDQ測定を多数回行う際に、メモリ128に、コンパレータ128による比較結果を一時的に蓄積しつつ測定(すなわちデータの収集)を続行し、多数回の測定が完了した後に、メモリ128からデータを一括して読み出し、LSIテスタにて、期待値と一括して比較できる構成を有している。
以上のように構成されたIDDQ測定回路について、以下、その動作を説明する。まず、LSI100の内部電源110の静止電源電流を測定するために全てのロジック回路部のクロック供給をとめて、静止状態をつくる。その状態(静止状態)での電源電流を電流電圧変換回路122で電圧に変換する。変換された電圧は、コンパレータ124において判定電圧(基準電圧)Vgeと比較される。ここでは、静止時の電源電流の電圧換算値が、判定電圧(基準電圧)Vge以下であれば正常(OK)であり、この場合には、コンパレータ124の出力はLレベルとなる。その逆の場合は、異常(NG)であり、コンパレータ124の出力はHレベルとなる。コンパレータ124からの出力信号は、1測定毎に、メモリ(SRAM)128の1ビットに書き込まれる。
全測定回数が終了した後に、そのメモリ(SRAM)128のデータを一括して読み出し、端子T4〜T6を介して並列にLSIテスタ(不図示)に転送し、このLSIテスタにて期待値と比較することで、良/不良判定が行われる。
この構成によると、毎回LSIテスタで期待値と比較する場合に比べ、1回だけの比較ですむことになり、テスト時間の短縮を実現できる。また、コンパレータ124の判定電圧(Vge)を、例えば、外部から供給できる構成を利用することで、実デバイスの結果から判定電圧を決定することが可能である。したがって、条件を異ならせつつ、多数回のIDDQ測定を実施する場合に、極めて効率的に多数のデータを収集することができ、また、そのデータを一括して期待値と比較して良品/不良品の判定を行うことができ、IDDQテストに要する時間を大幅に短縮することができる。
(第3の実施形態)
図3は、本発明の第3の実施形態にかかるIDDQ測定回路を内蔵するLSIの構成を示す図である。図3において、図2と同じ部分には同じ参照符号を付してある。図3に示されるIDDQ測定回路120は、多数回の測定データを一時的に蓄積するためのメモリ128を備え、それらの測定データを端子T4、T5、T6を介して並列に出力することができる点で、図2のIDDQ測定回路と共通する。
図3は、本発明の第3の実施形態にかかるIDDQ測定回路を内蔵するLSIの構成を示す図である。図3において、図2と同じ部分には同じ参照符号を付してある。図3に示されるIDDQ測定回路120は、多数回の測定データを一時的に蓄積するためのメモリ128を備え、それらの測定データを端子T4、T5、T6を介して並列に出力することができる点で、図2のIDDQ測定回路と共通する。
ただし、図3のIDDQ測定回路120は、さらに電圧調整回路130を有し、コンパレータ124に供給される判定電圧(基準電圧)Vgeの電圧レベルを、測定結果に基づいて自動的に調整することができるようになっており、この点で、図2とは異なる。電圧の自動調整機能は、主に、解析に使用する機能である。
つまり、コンパレータ128で比較した結果でNGが所定回、連続するような場合に、判定電圧(基準電圧)Vgeを変更して再度テストするのでなく、電圧調整回路130にて、コンパレータ124による比較判定の結果に基づき、自動的に判定電圧(基準電圧)Vgeの電圧レベルを調整することを可能とする。これにより、デバイスの特性評価を効率的に行うことができる。
コンパレータ124の出力パターンに応じて電圧調整回路130が所定の動作(判定電圧を調整する動作)を行うように、予めプログラムしておくことで、適応的な判定電圧の変更を行うことができ、結果的に、IDDQ測定が効率化される。
(第4の実施形態)
図4は、本発明の第4の実施形態にかかるIDDQ測定回路を内蔵するLSIの構成を示す図である。図4において、図3と同じ部分には同じ参照符号を付してある。図4のIDDQ測定回路120では、図3の構成に、演算器132を追加し、IDDQ測定毎に、IDDQ値も取得できるようにしている。
図4は、本発明の第4の実施形態にかかるIDDQ測定回路を内蔵するLSIの構成を示す図である。図4において、図3と同じ部分には同じ参照符号を付してある。図4のIDDQ測定回路120では、図3の構成に、演算器132を追加し、IDDQ測定毎に、IDDQ値も取得できるようにしている。
すなわち、コンパレータ124の比較判定結果を示すデータだけではIDDQ値がわからないため、演算器132を設け、メモリ128に蓄積される比較判定結果を示すデータに基づいて演算を行い、IDDQ値を取得できるようになっている。演算器132にて求められた、各測定毎のIDDQ値は、メモリ128に保持され、最終的に読み出されてLSIテスタに送られる。
本実施形態では、コンパレータの判定電圧(基準電圧)Vgeを自動的に制御しつつIDDQ値を取得し、そのIDDQ値を読み出せるようにすることで、デバイスの、より詳細な特性評価を行うことが可能となる。また、LSIテスタの負担も軽減される。また、本実施形態では、デルタIDDQ手法によるデバイス評価を行う際に、演算器132がLSIテスタの代わりに所定の演算を行うことで、LSIテスタの負担を軽減することもできる。
つまり、デバイスの欠陥を高度なIDDQ測定にて検査するために、多ポイントでのIDDQ値を測定し、測定されたIDDQ値の最大値と最小値の減算を行い、その値に規格(しきい値)を設け、これによって良/不良の判定を行うデルタIDDQ手法による評価、検証を、演算器132がLSIテスタに変わって行うことも可能である。
(第5の実施形態)
図5は、本発明の第5の実施形態にかかるIDDQ測定回路を搭載した半導体集積回路装置(LSI)のレイアウト構成を示す図である。図5において、本発明のIDDQ測定回路120を搭載したLSI(チップ)100は、パッケージ(PC)内に設置されている。
図5は、本発明の第5の実施形態にかかるIDDQ測定回路を搭載した半導体集積回路装置(LSI)のレイアウト構成を示す図である。図5において、本発明のIDDQ測定回路120を搭載したLSI(チップ)100は、パッケージ(PC)内に設置されている。
LSI100は、CMOSで構成される2つの回路ブロック(回路ブロックA,B)を搭載している。また、LSI100の外部接続端子(Tx、Ty、T3等)は、リードフレーム(f1〜f3等)と、ワイヤー(W)を介して電気的に接続されている。
図5において、外部接続端子(Tx)は電源(VDD)が印加される端子であり、電源電圧(VDD)は、電源配線L1,L2を介してブロックA,Bに与えられる。また、図中、外部接続端子Tyは、グランド(接地)端子であり、配線L3,L4はグランド(接地)配線である。
IDDQ測定回路120は、電源配線L1,L2に接続されており、ブロックA,Bに流れる静止時電流を測定する。測定されたデータは、配線L5(図中、太い矢印で示されている)、外部接続端子T3、リードフレームf2を介して外部に導出され、LSIテスタ(不図示)に送られる。
IDDQ測定回路120を利用することで、検査対象のブロックA,BについてのIDDQテスト(特に、条件を異ならせた多数回のテスト)の結果(データ)を効率的に取得することができる。
IDDQテストは、テストパターンを入力してロジック回路の動作を検証する機能テストと異なり、単純に検証結果が得られるというものではなく、複数の統計データの解析、分析、推論等に基づく慎重な検証が必要であり、そのために、条件を異にして自在に(試行錯誤的に)データを収集することが重要となる。本発明では、このようなIDDQテストの特質に着目し、LSI内部に、自由度の高いデータ収集を可能とする回路(IDDQ測定回路)を内蔵させ、テスト時間が長くなりがちなIDDQテストの効率化を達成するものである。
本発明のIDDQ測定回路は、実際のIDDQ測定の結果を反映させてタイムリーにコンパレータの判定電圧を設定すること(つまり、実デバイスの測定結果を反映した自由度の高い判定電圧の設定)が可能であり、IDDQテストが効率化されるという効果を有し、システムLSIの検査、評価および解析等として有用である。
100 半導体集積回路装置(LSI)
110 内部電源(VDD)
120 IDDQ測定回路
122 電流電圧変換回路
124 コンパレータ
126 可変電圧源
T1〜T3 端子
110 内部電源(VDD)
120 IDDQ測定回路
122 電流電圧変換回路
124 コンパレータ
126 可変電圧源
T1〜T3 端子
Claims (6)
- 半導体集積回路装置に搭載されるIDDQ(静止時電流)測定回路であって、
内部電源の静止時電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、
前記判定電圧の電圧レベルを前記半導体集積回路装置の外部から調整する電圧レベル調整手段と、
を備えるIDDQ測定回路。 - 請求項1記載のIDDQ測定回路であって、
前記コンパレータから出力される複数回分のIDDQ測定データを蓄積するメモリ回路を備えるIDDQ測定回路。 - 半導体集積回路装置に搭載されるIDDQ(静止時電流)測定回路であって、
内部電源の静止時電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、
前記コンパレータから出力される複数回分のIDDQ測定データを蓄積するメモリ回路と、
前記メモリ回路に蓄積された前記測定データに基づいて前記判定電圧の電圧レベルを調整する電圧調整回路と、
を備えるIDDQ測定回路。 - 請求項3記載のIDDQ測定回路であって、
前記メモリ回路に蓄積された測定データに基づいて前記静止時電流の値を求める演算回路を備えるIDDQ測定回路。 - 請求項4記載のIDDQ測定回路であって、
前記演算回路は前記静止時電流の電流値の最大値と最小値の差分を求めるIDDQ測定回路。 - 請求項3記載のIDDQ測定回路を搭載する半導体集積回路装置にLSIテスタを接続してIDDQテストを行うIDDQテスト方法であって、
前記判定電圧の電圧レベルを異ならせて複数回のIDDQ測定を実施し、各測定における測定データを前記メモリ回路に蓄積するステップと、
前記メモリに蓄積された前記複数回の測定データを一括して前記LSIテスタに転送し、一括転送された測定データを所定の期待値と比較するステップと、
を含むIDDQテスト方法。
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JP2013518285A (ja) * | 2010-01-29 | 2013-05-20 | フリースケール セミコンダクター インコーポレイテッド | 静止電流(iddq)指示および試験装置および方法 |
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