KR20010081625A - 테스트 중인 반도체 디바이스를 이용한 반도체 테스트장치의 타이밍 파라메터 점검 및 보정 방법 - Google Patents

Abstract

본 발명은 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정 방법에 관한 것으로, 테스트 중인 반도체 디바이스를 이용하여 반도체 테스트 장치의 타이밍 파라메터를 점검하고 이를 통해 타이밍 파라메터 보정을 수행하기 위한 방법에 관한 것이다. 테스트 공정이 진행되기 전에 테스트 중인 반도체 디바이스(DUT)와 동일한 종류의 기준 디바이스를 이용하여 반도체 테스트 장치의 설비 상태를 점검하고, DUT의 타이밍 파라메터 측정값을 이용하여 반도체 테스트 장치의 설비 상태를 판단한다. 그리고 기준 디바이스를 통해 측정된 타이밍 파라메터가 설정된 한계 범위를 벗어나면, 자동으로 반도체 테스트 장치의 캘리브레이션 데이터를 보정한 후, 양산의 해당 반도체 디바이스를 롯트 단위로 테스트한다.

Description

테스트 중인 반도체 디바이스를 이용한 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정 방법{CHECKING AND CORRECTING METHOD FOR TIMING PARAMETER USING DEVICE UNDER TEST IN SEMICONDUCTOR TEST APPARATUS}

본 발명은 반도체 테스트 장치에 관한 것으로, 좀 더 구체적으로 테스트 중인 반도체 디바이스(DUT : Device Under Test)를 이용하여 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정 방법에 관한 것이다.

제조 공정이 완료된 반도체 디바이스는 디바이스의 품질을 검사하기 위하여 웨이퍼 상에 있는 칩(chip) 상태에서 전기적인 특성을 검사하는 EDS(Electronic Die Sorting) 테스트 공정과, 패키지 조립이 완료된 상태에서 전기적인 특성을 검사하는 최종 테스트(final test) 공정을 수행하게 된다.

이러한 테스트 공정에서는 반도체 테스트 장치를 사용하게 되는데, 반도체 테스트 장치는 테스트 중인 반도체 디바이스(DUT : Device Under Test)의 전류, 전압 등과 같은 DC 특성과, 타이밍 파라메터 등과 같은 AC 특성 등을 빠른 시간 내에 정확하게 측정해야 한다. 따라서 반도체 테스트 장치는 정밀한 특성을 구비해야 한다. 특히, CPU와 같은 핀(pin)이 많고 빠른 속도로 동작하는 고속의 반도체 디바이스를 테스트하는 반도체 테스트 장치는 정밀도가 매우 뛰어나야 한다.

그러나 정밀도가 뛰어난 반도체 테스트 장치일수록 시간의 흐름에 따라 설비 자체의 전기적인 특성이 변하기 때문에 반도체 테스트 장치를 정기적 또는 부정기적으로 캘리브레이션(calibration)을 해주어야 하는 불편함이 있다. 캘리브레이션은 최고 정도의 국가 표준 원기와의 소급성 유지를 위하여 하위급의 표준 기기 또는 정밀 계측 기기를 정밀한 측정 절차에 따라 비교, 검사하여 하위 계측 기기의 정밀, 정확도에 대한 편이를 검출, 조정하고 보정하는 기능을 말한다.

또한 정밀도가 뛰어난 반도체 테스트 장치의 타이밍(timing) 특성은 고속 반도체 디바이스(high speed device)의 테스트를 위해서 매우 중요한 특성이므로 중점적으로 관리하여야 한다.

일반적으로 반도체 테스트 장치의 특성이 변하였는지 변하지 않았는지를 확인하기 위하여 기준 디바이스(reference device)를 사용한다. 그리고 테스트 엔지니어는 기준 디바이스의 테스트 결과가 해당 디바이스의 기존 테스트 결과와 다르면, 설비 이상으로 판단하고 테스트 장치 부품 중의 하나인 캘리브레이션 보드를 테스트 장치(예컨대, 테스트 헤더)에 장착한다. 그리고 반도체 디바이스의 종류에 관계없이 반도체 테스트 장치 고유의 캘리브레이션 프로그램을 이용하여 장치의 이상 유무를 진단하고 캘리브레이션 기능을 실행한다.

그러나 이러한 종래의 방법은 다음과 같은 문제점들을 가지고 있다.

즉, CPU 등과 같은 고속의 반도체 디바이스의 경우, 타이밍 특성 차이로 인하여 반도체 테스트 장치 자체의 캘리브레이션 기능만으로 완전히 캘리브레이션을 해줄 수 없다. 그리고 캘리브레이션을 위하여 테스트 중인 반도체 디바이스 전용의 테스트 보드를 반도체 테스트 장치에서 분리하고, 캘리브레이션 보드를 장착하여 캘리브레이션 기능을 수행해야 하므로 많은 시간이 소요된다. 또한 테스트 헤더로부터 테스트 보드의 장착, 분리에 의한 특성 변화를 파악할 수 없다.

뿐만 아니라 캘리브레이션 보드의 특성이 변하였을 경우, 그에 따른 캘리브레이션 결과를 확신할 수 없는 문제점이 있다.

따라서 테스트 공정을 진행하기 전에 DUT와 동일한 종류의 기준 디바이스를이용하여 테스트 장치의 설비 상태를 점검하는데, 검사한 결과에 따라 양품, 불량품 또는 동작 속도 등을 판별하는 기준인 테스트 BIN(예를 들어, BIN 1은 양품, BIN 13은 기능 불량, BIN 15는 파라메터 불량 등)을 이용한다. 일반적으로 저속의 반도체 디바이스의 경우에는 기준 디바이스의 테스트 BIN 만으로도 설비의 상태를 판단할 수 있지만, 고속의 반도체 디바이스의 경우에는 테스트 BIN이 기존과 동일하여도 미세한 타이밍 특성 변화에 의해서 DUT의 테스트 결과가 달라질 수 있고, 이에 따른 부작용으로 양품을 불량품으로 판정해 버리는 경우가 발생된다.

본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 테스트 중인 반도체 디바이스(DUT)를 이용하여 반도체 테스트 장치의 타이밍 파라메터(timing parameter)를 점검하고 이를 통해 타이밍 파라메터를 보정하는 방법을 제공하는데 있다.

도 1은 본 발명에 따른 DUT를 이용한 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정을 위한 개략적인 구성을 도시한 블록도;

도 2a 및 도 2b는 본 발명의 실시예에 따른 고속 반도체 디바이스의 클럭 딜레이를 설명하기 위한 블록도 및 타이밍도;

도 3은 본 발명의 실시예에 따른 반도체 디바이스의 클럭 딜레이 값을 주기적으로 측정한 파형도; 그리고

도 4는 본 발명에 따른 테스트 중인 반도체 디바이스를 이용한 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정 수순을 도시한 흐름도이다.

* 도면의 주요 부분에 대한 부호 설명*

10 : 제어 시스템 20 : 반도체 테스트 장치

22 : 테스트 헤더 24 : 테스트 보드

30 : DUT(Device Under Test) 30a : 고속 반도체 디바이스

상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 테스트 헤더와 테스트 보드를 구비하고, 제어 시스템과 연결되는 반도체 테스트 장치에서, 상기 제어 시스템이 상기 테스트 보드에 테스트 중인 반도체 디바이스를 이용하여 상기 반도체 테스트 장치의 타이밍 파라메터를 점검하고 상기 점검을 통해 타이밍 파라메터를 보정하는 방법에 있어서: 상기 테스트 중인 반도체 디바이스와 동일한 종류의 기준 디바이스의 클럭 딜레이 값을 측정하는 단계와; 상기 클럭 딜레이 값이 상기 반도체 디바이스의 타이밍 파라메터 한계 범위 내에 있는지를 판별하는 단계와;상기 클럭 딜레이 값이 상기 한계 범위 내에 있지 않으면, 상기 측정된 클럭 딜레이 값과 상기 반도체 디바이스의 정상적인 클럭 딜레이 값의 차를 이용하여 보정값을 산출하는 단계 및; 상기 산출된 보정값을 이용하여 상기 반도체 테스트 장치의 타이밍 파라메터를 보정하는 단계를 포함하여, 상기 기준 디바이스와 동일한 종류의 반도체 디바이스를 양산 테스트함으로서 상기 테스트 보드를 캘리브레이션 보드로 교체하지 않고서 상기 반도체 테스트 장치를 캘리브레이션한다.

이 특징의 바람직한 실시예에 있어서, 상기 타이밍 파라메터 한계 범위는 타이밍 파라메터의 특성 변화를 검출하기 위하여 상기 반도체 테스트 장치의 타이밍 레졸루션, 상기 테스트 중인 반도체 디바이스의 타이밍 규격과 동작 속도 그리고 테스트 온도에 의해서 설정된다.

이 특징의 바람직한 실시예에 있어서, 상기 클럭 딜레이 값이 상기 한계 범위 내에 있지 않으면, 상기 반도체 테스트 장치의 타이밍 파라메터를 자동으로 보정한다.

따라서 본 발명에 의하면, 테스트 공정이 진행되기 전에 테스트 중인 반도체 디바이스(DUT)와 동일한 종류의 기준 디바이스를 이용하여 반도체 테스트 장치의 설비 상태를 점검하고, DUT의 타이밍 파라메터 측정값을 이용하여 반도체 테스트 장치의 상태를 판단한다.

그리고 기준 디바이스를 통해 측정된 타이밍 파라메터가 설정된 한계 범위를 벗어나면, 경고 메세지를 출력하고 테스트 장치의 캘리브레이션 데이터를 보정한 후, 양산의 테스트를 진행한다.

(실시예)

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 1은 본 발명에 따른 테스트 중인 반도체 디바이스(DUT : Device Under Test)를 이용한 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정을 위한 개략적인 구성을 도시한 블록도이다.

도면을 참조하면, 상기 반도체 테스트 장치(20)는 상기 DUT(30)의 전기적인 특성을 검출하기 위한 테스트 보드(board)(24)와 상기 테스트 보드(24)를 연결하는 테스트 헤더(header)(22)를 포함한다. 그리고 상기 반도체 테스트 장치(20)를 제어하는 신규한 제어 시스템(10)을 포함한다.

상기 반도체 테스트 장치(20)는 EDS 테스트 공정 또는 최종 테스트 공정에서 사용되는 테스트 설비로서, DUT(30)의 클럭 딜레이(clock delay) 값을 이용하여 반도체 테스트 장치의 타이밍 특성을 검사한다.

상기 클럭 딜레이 값은 도 2a 및 도 2b에 도시된 바와 같이, 고속 반도체 디바이스(30a)의 경우, 반도체 테스트 장치(20)로부터 입력핀을 통하여 클럭 신호(CLOCK_IN)가 입력되면 입력된 클럭 신호(CLOCK_IN)가 고속 반도체 디바이스(30a)의 내부 회로들 즉, 클럭 회로(32)와 내부 로직 회로(34)를 거쳐 출력핀을 통해 다시 반도체 테스트 장치(20)로 출력될 때까지 걸리는 시간을 말한다. 즉, 반도체 디바이스(30a)의 입력 클럭 신호(CLOCK_IN)와 출력 클럭 신호(CLOCK_OUT)의 시간 차를 클럭 딜레이라 한다.

그리고 상기 제어 시스템(10)은 예컨대, 퍼스널 컴퓨터, 워크 스테이션 등으로 구비되며, 상기 반도체 테스트 장치(20)를 통하여 DUT(30)의 클럭 딜레이 값을 측정하고, 이를 통해 상기 반도체 테스트 장치(20)와 상기 테스트 보드(24)의 타이밍 특성 변화를 검출하고 보정해주는 프로그램을 구비한다. 상기 프로그램은 각 반도체 디바이스의 종류마다 전기적인 특성이 다르게 구비된다.

따라서 상기 제어 시스템(10)은 반도체 디바이스의 종류별 또는 롯트(lot) 단위로 전기적인 특성의 변화를 검출한다.

상기 DUT(30)들은 각각 고유의 클럭 딜레이 시간을 가지므로, 기준 디바이스(reference device)를 선택하여 테스트 공정이 시작하기 전에 상기 기준 디바이스의 클럭 딜레이 값을 측정한다. 여기서 테스트 BIN이 기존과 동일하더라도 클럭 딜레이 값이 설정된 타이밍 파라메터 한계 범위(timing parameter limit)를 초과하면, 반도체 테스트 장치(20) 또는 테스트 보드(24)의 특성이 변한 것으로 판단한다.

또한 상기 테스트 보드(24)를 상기 테스트 헤더(22)로부터 분리, 장착하지 않으므로 테스트 헤더(22)와 테스트 보드(24)의 접촉 상태에 의해서 타이밍 특성이 변하는 것도 알 수 있다.

그러므로 상기 제어 시스템(10)은 테스트 공정이 진행되기 전에 테스트 중인 반도체 디바이스(DUT)(30)와 동일한 종류의 기준 디바이스를 이용하여 반도체 테스트 장치(20)의 설비 상태를 점검하게 되는데, 테스트 BIN 뿐만 아니라 DUT의 타이밍 특성에 민감한 타이밍 파라메터 측정값을 이용하여 반도체 테스트 장치의 상태를 판단한다.

그리고 기준 디바이스를 통해 측정된 타이밍 파라메터가 설정된 한계 범위를 벗어나면, 자동으로 경고 메세지를 출력하고 반도체 테스트 장치(20)의 캘리브레이션 데이터를 변경하여 원하는 값으로 보정한 후, 기준 디바이스와 동일한 종류의 반도체 디바이스들을 롯트 단위로 테스트한다.

도 3은 본 발명의 실시예에 따른 반도체 디바이스의 클럭 딜레이 값을 주기적으로 측정한 파형도이다.

도면을 참조하면, 상기 클럭 딜레이 값은 동일한 반도체 디바이스로부터 측정된 것으로, 클럭 딜레이 값이 측정할 때마다 달라지므로 반도체 테스트 장치(20)의 타이밍 파라메터가 시간의 흐름에 따라 변하고 있음을 알 수 있다.

상기 타이밍 파라메터 한계 범위는 반도체 테스트 장치(20)의 타이밍 레졸루션(timing resolution), DUT(30)의 타이밍 규격(timing specification) 및 동작 속도 그리고 테스트 온도 등의 정보들을 고려해서 설정된다. 그리고 타이밍 파라메터 한계 범위를 벗어나는 경우(40)에는 반도체 테스트 장치(30)의 타이밍 파라메터를 보정해 주어야 한다.

따라서 상기 제어 시스템(10)은 타이밍 파라메터 한계 범위를 벗어나는 경우(40)에는 기준 디바이스의 클럭 딜레이 값을 이용하여 자동으로 타이밍 파라메터를 보정한다.

계속해서 도 4는 테스트 공정시, 본 발명에 따른 테스트 중인 반도체 디바이스(DUT)(30)를 이용한 반도체 테스트 장치(20)의 타이밍 파라메터를 점검하고 이를 통해 타이밍 파라메터를 보정하는 수순을 도시하고 있다. 이 수순은 상기 제어 시스템(10)이 구비하는 프로그램을 나타낸 것으로, 상기 제어 시스템(10)이 반도체 디바이스의 측정값들을 이용하여 자동으로 이 프로그램을 실행한다.

도면을 참조하면, 단계 S50에서 상기 테스트 중인 반도체 디바이스(30)와 동일한 종류의 반도체 디바이스 즉, 기준 디바이스의 클럭 딜레이 값을 측정한다. 이어서 단계 S52에서 상기 클럭 달레이 값이 상기 기준 디바이스의 타이밍 파라메터 한계 범위 내에 있는지를 판별한다. 판별 결과, 상기 클럭 딜레이 값이 상기 한계 범위 내에 있지 않으면, 이 수순은 단계 S60으로 진행하여 상기 측정된 클럭 딜레이 값과 상기 반도체 디바이스의 정상적인 클럭 딜레이 값의 차를 이용하여 보정값을 산출한다. 이어서 단계 S62에서 상기 산출된 보정값을 이용하여 상기 반도체 테스트 장치(20)의 타이밍 파라메터를 보정한다.

또한 상기 단계 S52에서 판별 결과, 상기 클럭 딜레이 값이 상기 한계 범위 내에 있으면, 즉 타이밍 파라메터 보정이 필요없으면, 이 수순은 단계 S54로 진행한다.

그리고 단계 S54에서는 상기 기준 디바이스와 동일한 종류의 반도체 디바이스를 롯트 단위로 양산 테스트한다. 이어서 단계 S56에서 상기 반도체 디바이스의 롯트 단위 테스트가 완료되었는지를 판별한다. 롯트 단위의 테스트가 완료되면, 테스트 공정을 종료한다. 그리고 롯트 단위가 종료되지 않았으면, 이 수순은 단계 S50으로 진행하여 롯트 단위의 테스트가 종료될 때까지 상기 단계들(S50~S54, S60~S62)을 반복 수행한다.

따라서 본 발명의 반도체 테스트 장치는 테스트 중인 반도체 디바이스(DUT)와 동일한 종류의 반도체 디바이스의 클럭 딜레이 값을 이용하여 해당 반도체 디바이스를 롯트 단위로 양산 테스트함으로서 테스트 보드를 캘리브레이션 보드로 교체하지 않고서 반도체 테스트 장치를 캘리브레이션 기능을 수행한다.

상술한 바와 같이, 본 발명은 테스트 중인 반도체 디바이스를 이용하여 반도체 테스트 장치를 캘리브레이션함으로서 캘리브레이션을 수행하는데 필요한 시간 을 단축하고, 테스트 보드의 장착, 분리로 인한 전기적인 특성 변화를 방지한다.

또한 테스트 중인 반도체 디바이스를 이용하여 타이밍 파라메터를 점검하고, 보정함으로서 테스트 공정의 운용 효율을 향상시킬 수 있으며, 캘리브레이션 보드를 사용하지 않고 태스트 보드를 장착한 상태에서 타이밍 특성을 점검함으로서 테스트 보드의 타이밍 특성 변화도 함께 검출하여 보정할 수 있다.

Claims (3)

1. 테스트 헤더와 테스트 보드를 구비하고, 제어 시스템과 연결되는 반도체 테스트 장치에서, 상기 제어 시스템이 상기 테스트 보드에 테스트 중인 반도체 디바이스(DUT : Device Under Test)를 이용하여 상기 반도체 테스트 장치의 타이밍 파라메터를 점검하고 상기 점검을 통해 타이밍 파라메터를 보정하는 방법에 있어서:

   상기 테스트 중인 반도체 디바이스와 동일한 종류의 기준 디바이스(reference device)의 클럭 딜레이 값을 측정하는 단계와;

   상기 클럭 딜레이 값이 상기 반도체 디바이스의 타이밍 파라메터 한계 범위 내에 있는지를 판별하는 단계와;

   상기 클럭 딜레이 값이 상기 한계 범위 내에 있지 않으면, 상기 측정된 클럭 딜레이 값과 상기 반도체 디바이스의 정상적인 클럭 딜레이 값의 차를 이용하여 보정값을 산출하는 단계 및;

   상기 산출된 보정값을 이용하여 상기 반도체 테스트 장치의 타이밍 파라메터를 보정하는 단계를 포함하여,

   상기 기준 디바이스와 동일한 종류의 반도체 디바이스를 양산 테스트함으로서 상기 테스트 보드를 캘리브레이션(calibration) 보드로 교체하지 않고서 상기 반도체 테스트 장치를 캘리브레이션하는 것을 특징으로 하는 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정 방법.
2. 제 1 항에 있어서,

   상기 타이밍 파라메터 한계 범위는 타이밍 파라메터의 특성 변화를 검출하기 위하여 상기 반도체 테스트 장치의 타이밍 레졸루션(timing resolution), 상기 테스트 중인 반도체 디바이스의 타이밍 규격(timing specification)과 동작 속도 및 테스트 온도에 의해서 설정되는 것을 특징으로 하는 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정 방법.
3. 제 1 항에 있어서,

   상기 클럭 딜레이 값이 상기 한계 범위 내에 있지 않으면, 상기 반도체 테스트 장치의 타이밍 파라메터를 자동으로 보정하는 것을 특징으로 하는 반도체 테스트 장치의 타이밍 파라메터 점검 및 보정 방법.