KR20090014867A

KR20090014867A - 접촉 불량 검출회로를 구비하는 반도체 장치

Info

Publication number: KR20090014867A
Application number: KR1020070079169A
Authority: KR
Inventors: 김광영; 김종엽; 정병렬; 지준수
Original assignee: 삼성전자주식회사
Priority date: 2007-08-07
Filing date: 2007-08-07
Publication date: 2009-02-11
Also published as: US7622940B2; US20090039909A1; KR101274208B1

Abstract

패드와 탐침 또는 패드와 와이어간의 접촉불량을 검출할 수 있는 회로를 구비한 반도체 장치를 개시한다. 반도체 장치는 내부 회로들에 각각 다수의 패드들을 구비하는 반도체 웨이퍼; 및 상기 반도체 웨이퍼상에 배열되어 상기 패드들과 접지사이에 연결되고, 프로브 카드의 탐침들과 상기 패드들의 콘택 불량을 검출할 수 있는 콘택 불량 검출부를 구비한다.

상기 반도체 웨이퍼는 다수의 반도체 칩을 포함하며, 상기 패드들은 상기 다수의 반도체 칩에 각각 배열하거나 또는 동일 칩내에 배열되는 패드들일 수 있다.

상기 콘택 불량 검출부는 일단이 상기 패드들에 각각 연결되고 타단이 접지에 연결되는 다수의 저항들을 포함할 수 있다. 상기 다수의 저항들은 일정비율로 증가 또는 감소하는, 서로 다른 저항 값을 가질 수 있다.

Description

접촉 불량 검출회로를 구비하는 반도체 장치{Semiconductor device having contact failure detector}

본 발명은 반도체 장치에 관한 것으로서, 프로브 카드의 탐침 불량 및 와이어 본딩 불량을 검출하는 탐침 검사회로 및 방법에 관한 것이다.

일반적으로 반도체 소자는 반도체 웨이퍼를 제조하는 공정, 상기 반도체 웨이퍼에 다수개의 단위 반도체 칩을 제조하는 공정, 반도체 칩의 불량여부를 판별하는 반도체 칩의 전기적 검사(Electrical Die sorting test) 공정, 양품의 반도체 칩을 패키징하는 공정, 패키징된 반도체 칩을 최종적으로 테스트하는 공정 등 일련의 반도체 제조공정을 거쳐 완성되어진다. EDS 검사공정은 웨이퍼상에 형성된 반도체 칩이 전기적으로 양호한 상태 또는 불량 상태인가를 판별하기 위한 공정으로서, 웨이퍼상의 반도체 칩에 전기적 신호를 인가시켜 불량을 판단한다. EDS 검사를 위해 테스터와 프로브 카드를 이용한다.

도 1을 참조하면, 상기 프로브 카드(20)는 다수의 탐침(TIP11 - TIP1n)을 구비하고, 반도체 웨이퍼(10)는 반도체 칩(미도시)에 배열된 다수의 패드(PAD11 - PAD1n)를 구비한다. 상기 패드들(PAD11 - PAD1n)은 반도체 칩(미도시)의 내부회 로(CIR11 - CIR1n)와 전기적으로 연결되어 있다. 상기 프로브 카드(20)를 이용하여 웨이퍼(10)의 EDS 검사를 하는 경우, 반도체 웨이퍼(10)의 반도체 칩에 배열된 패드들(PAD11 - PAD1n)을 상기 프로브 카드(20)의 탐침(TIP11 - TIP1n)과 콘택시켜 준다. 테스터(30)로부터 테스트 신호가 상기 프로브 카드(20)를 통해 상기 반도체 웨이퍼(10)의 패드들(PAD11 - PAD1n)로 제공되고, 상기 패드들(PAD11 - PAD1n)로부터 전기적 특성신호가 상기 프로브 카드(20)를 통해 테스터(30)로 전송된다. 테스터(30)는 상기 패드들(PAD11 - PAD1n)로부터 제공되는 상기 전기적 특성 신호에 근거하여 상기 반도체 칩의 불량 여부를 판별하게 된다.

EDS 테스트시, 반도체 웨이퍼(10)의 패드들(PAD11 - PAD1n)과 프로브 카드(20)의 탐침들(TIP11 - TIP1n)간의 접촉 불량이 발생하는 경우 반도체 칩의 불량여부를 정확하게 판별할 수 없게 된다. 패드들(PAD11 - PAD1n)과 탐침들(TIP11 - TIP1n)간의 접촉불량은 탐침 자체가 불량이거나 또는 패드와 팀침간에 이물질이 존재하는 경우일 때 발생하게 된다. 콘택 불량이 발생한 경우에는 불량원인을 제거하여 프로브 카드가 정상적으로 테스트 동작을 수행하도록 하여야 한다.

그러나, 생산 수율을 향상시키기 위하여 병렬 테스트를 하는 경우, 도 1에서와 같이 다수의 패드(PAD11 - PAD1n)에 각각 연결되는 다수의 탐침들(TIP11 - TIP1n)이 테스터에 병렬 연결되어 있으므로, 불량 탐침을 찾는 것이 매우 어렵다. 불량 탐침을 찾지 못하는 경우에는 프로브 카드의 수리 또는 교체가 용이하게 이루 어지지 않게 되므로, 정상적인 테스트동작을 수행할 수 없게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 패드와 프로브 카드의 탐침 또는 패드와 와이어와의 콘택 불량을 검출할 수 있는 검출회로를 구비한 반도체 장치를 개시한다.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따르면 콘택 불량 검출회로를 구비한 반도체 장치를 제공한다. 상기 반도체 장치는 내부 회로들에 각각 연결되는 다수의 패드들을 구비하는 반도체 웨이퍼; 및 상기 반도체 웨이퍼상에 배열되어 상기 패드들과 접지사이에 연결되고, 프로브 카드의 탐침들과 상기 패드들의 콘택 불량을 검출할 수 있는 콘택 불량 검출부를 구비한다.

상기 반도체 장치는 상기 패드들과 상기 콘택 불량 검출부사이에 배열되어, 상기 콘택 불량 검출부의 저항들이 상기 내부회로들에 영향을 미치는 것을 차단하는 신호 차단부를 더 구비한다. 상기 신호 차단부는 일단이 상기 패드들에 각각 연결되고 타단이 상기 저항들에 각각 연결되는 다수의 퓨즈들을 포함할 수 있다. 상기 신호 차단부의 퓨즈들은 상기 패드들의 콘택 불량 검출후 레이저에 의해 또는 전기적으로 컷팅될 수 있다.

상기 반도체 장치는 상기 프로브 카드의 상기 탐침들로부터 상기 신호 검출부의 상기 저항들로의 신호전달을 콘트롤하기 위한 콘트롤부를 더 포함할 수 있다.

상기 콘트롤부는 각각 드레인이 상기 패드들에 각각 연결되고 소오스가 상기 저항들에 각각 연결되며 게이트에 각각 게이트 구동신호가 제공되는 다수의 NMOS 트랜지스터를 구비할 수 있다.

상기 반도체 장치는 상기 다수의 NMOS 트랜지스터 각각의 상기 게이트에 상기 게이트 구동신호를 제공하기 위한 로직부를 더 구비한다. 상기 로직부는 웨이퍼 레벨에서의 테스트임을 나타내는 제1입력신호와 상기 패키징 레벨에서의 테스트임을 나타내는 제2입력신호를 두 입력으로 하여 상기 다수의 NMOS 트랜지스터 각각의 상기 게이트로 상기 게이트 구동신호를 발생하는 다수의 오아 게이트로 구성될 수 있다. 상기 로직부는 웨이퍼 레벨에서의 테스트임을 나타내는 제1입력신호와 상기 패키징 레벨에서의 테스트임을 나타내는 제2입력신호를 두 입력으로 하여, 공통 연결된 상기 다수의 NMOS 트랜지스터의 상기 게이트들로 상기 게이트 구동신호를 발생하는 오아 게이트로 구성될 수 있다. 상기 다수의 퓨즈들은 웨이퍼 레벨 또는 패키징 레벨에서 패드들의 콘택 불량을 검출한 후 컷팅될 수 있다.

또한, 본 발명은 반도체 장치의 불량 탐침 검출방법을 제공한다. 먼저, 반도체 웨이퍼상에 배열된 다수의 반도체 칩상에 배열된 다수의 패드들에 프로브 카드의 탐침들을 콘택시킨다. 상기 프로브 카드의 탐침들을 통해 테스트 신호를 제공하여 상기 반도체 웨이퍼상의 반도체 칩들을 병렬 테스트한다. 상기 탐침들과 패드들 의 콘택불량시 상기 반도체 칩상에 배열되어 상기 패드들에 연결된 저항들을 통해 불량 탐침을 검출한다. 상기 반도체 칩상에 배열되어 상기 저항과 상기 패드들에 사이에 연결된 퓨즈를 컷팅하여 상기 저항과 상기 반도체 칩상에 배열된 내부회로와의 신호전달을 차단한다.

본 발명의 반도체 장치는 내부에 패드의 콘택불량을 검출하는 검출회로를 구비하여, 간단하게 반도체 칩의 패드와 프로브 카드의 탐침 또는 반도체 칩의 패드와 와이어 등의 콘택불량을 용이하게 검출할 수 있도록 한다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

도 2는 본 발명의 일 실시예에 따른 콘택불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다. 도 2를 참조하면, 반도체 장치는 반도체 웨이퍼(100)를 구비한다. 상기 반도체 웨이퍼(100)는 다수의 패드(PAD21 - PAD2n)를 구비한다. 상기 반도체 웨이퍼(100)는 다 수의 반도체 칩(미도시)를 구비하며, 상기 패드들(PAD21 - PAD2n)은 동일한 반도체 칩에 배열된 패드들이거나 또는 다수의 반도체 칩에 각각 하나씩 배열된 패드들일 수 있다. 상기 패드들(PAD21 - PAD2n)은 반도체 칩에 배열된 내부회로(CIR21 - CIR2n)와 전기적으로 연결된다. 또한, 상기 패드들(PAD21 - PAD2n)에는 프로브 카드(200)의 탐침들(TIP21 - TIP2n)이 콘택되어진다.

상기 반도체 장치는 상기 패드들(PAD21 - PAD2n)의 콘택불량을 검출하기 위한 콘택 불량 검출부(110)를 더 구비한다. 상기 콘택 불량 검출부(110)는 상기 반도체 웨이퍼(100)의 상기 반도체 칩상에 상기 패드들(PAD21 - PAD2n)과 함께 배열된다. 상기 콘택 불량 검출부(110)는 일단이 상기 패드들(PAD21 - PAD2n)에 연결되고 타단이 접지에 연결되는 저항(R21 - R2n)을 각각 구비한다. 상기 저항들(R21 - R2n)은 서로 다른 저항 값을 가질 수 있다. 예를 들어, R21 의 저항 값이 r 이라 하면, 저항들(R22, .. R2n)은 2r ... 2nr의 저항값을 갖는다. 상기 저항들(R21 - R2n)은 2배수 뿐만 아니라 3배수, 4배수, ... 등과 같이 일정 비율로 증가하는 저항 값을 가질 수 있다. 또한, 상기 저항들(R21 - R2n)은 일정 비율로 감소하는 저항 값을 가질 수도 있다.

상기 테스터(300)로부터 테스트신호가 제공되면 상기 프로브 카드(200)의 탐침들(TIP21-TIP2n)을 통해 상기 테스트신호가 상기 반도체 웨이퍼(100)의 패드들(PAD21 - PAD2n)로 제공된다. 상기 패드들(PAD21 - PAD2n)로부터 전기적 특성신호가 상기 프로트 카드(200)의 탐침(TIP21 - TIP2n)을 통해 테스터(300)로 제공되어, 테스터(300)는 반도체 웨이퍼(100)상에 배열된 반도체 칩들의 불량을 테스트하 게 된다.

상기 패드들(PAD21 - PAD2n)과 상기 탐침들(TIP21 - TIP2n)간의 접촉 불량이 발생된 경우에는, 상기 탐침들(TIP21 - TIP2n)중 접촉 불량이 발생된 하나 또는 그이상의 탐침을 상기 패드들(PAD21 - PAD2n)에 연결된 저항들(R21 - R2n)을 통해서 흐르는 전류를 측정하여 불량 탐침을 검출한다. 만약, 상기 패드들(PAD21 - PAD2n)과 상기 탐침들(TIP21 - TIP2n)간의 접촉 불량이 발생되지 않은 경우에는, 상기 탐침들(TIP21 - TIP2n)을 통해 흐르는 전류값이 상기 콘택 불량 검출부(110)의 저항들(R21 - R2n)의 저항 값에 따라 일정 비율로 변화하게 된다. 따라서, 상기 저항들(R21 - R2n)을 통해 흐르는 전류 값을 측정하여, 접촉 불량이 발생되지 않았음을 판별하게 된다.

그러나, 패드들(PAD21 - PAD2n)과 상기 탐침들(TIP21 - TIP2n)간에 접촉불량이 발생된 경우에는, 상기 패드(PAD21 - PAD2n)중 접촉불량이 발생된 하나 또는 그 이상의 패드에 연결된 저항을 통해 흐르는 전류가 일정한 비율로 증가하지 않게 된다. 따라서, 저항(R21 - R2n)을 통해 흐르는 전류를 측정하고, 측정된 전류 값과 정상일 때의 전류값을 비교하여 다른 전류가 흐르는 저항에 연결되는 패드에서 탐침불량이 발생되었음을 판별하게 된다.

도 3은 본 발명의 다른 실시예에 따른 콘택불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다. 도 3을 참조하면, 반도체 장치는 반도체 웨이퍼(100)를 구비한다. 상기 반도체 웨이퍼(100)는 다수의 패드(PAD21 - PAD2n)를 구비한다. 상기 반도체 웨이퍼(100)는 다 수의 반도체 칩(미도시)를 구비하며, 상기 패드들(PAD21 - PAD2n)은 동일한 반도체 칩에 배열된 패드들이거나 또는 다수의 반도체 칩에 각각 하나씩 배열된 패드들일 수 있다. 상기 패드들(PAD21 - PAD2n)은 반도체 칩에 배열된 내부회로(CIR21 - CIR2n)와 전기적으로 연결된다. 또한, 상기 패드들(PAD21 - PAD2n)에는 프로브 카드(200)의 탐침들(TIP21 - TIP2n)이 콘택되어진다.

상기 반도체 장치는 상기 패드들(PAD21 - PAD2n)의 콘택 불량을 검출하기 위한 콘택 불량 검출부(110)를 더 구비한다. 상기 콘택 불량 검출부(110)는 상기 반도체 웨이퍼(100)의 상기 반도체 칩상에 상기 패드들(PAD21 - PAD2n)과 함께 배열된다. 상기 콘택 불량 검출부(110)는 도 2에서와 마찬가지로 다수의 저항(R21 - R2n)을 구비한다.

상기 반도체 장치는 테스트공정 완료후 상기 저항들(R21 - R2n)이 반도체 장치에 영향을 미치는 것을 방지하기 위한 신호 차단부(120)를 구비한다. 상기 신호 차단부(120)는 일단이 상기 패드들(PAD21 - PAD2n)에 각각 연결되고, 타단이 상기 저항(R21 - R2n)에 각각 연결되는 다수의 퓨즈(FUS21 - FUS2n)를 구비한다. 상기 퓨즈들(FUS21 - FUS2n)은 E-퓨즈(electrical fuse) 또는 레이저 퓨즈등을 포함할 수 있다. 상기 퓨즈들(FUS21 - FUS2n)는 테스트공정이 완료된 다음 패드들(PAD21 - PAD2n)을 통해 고전압을 인가하여 컷팅하거나 또는 레이저 컷팅할 수 있다. 그러므로, 테스트공정이 완료된 후 반도체 칩이 패키징되었을 때, 퓨즈들(FUS21 - FUS2n)의 컷팅에 의해 저항들(R21 - R2n)이 내부회로(CIR21 - CIR2n)에 영향을 미치는 것을 방지할 수 있다.

상기 패드들(PAD21 - PAD2n)과 상기 탐침들(TIP21 - TIP2n)간의 접촉 불량이 발생된 경우에는, 불량 탐침을 검출하는 동작은 도 2와 동일하므로 여기에서는 생략한다.

도 4는 본 발명의 또 다른 실시예에 따른 콘택 불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다. 도 4를 참조하면, 반도체 장치는 반도체 웨이퍼(100)를 구비한다. 상기 반도체 웨이퍼(100)는 다수의 패드(PAD21 - PAD2n)를 구비한다. 상기 반도체 웨이퍼(100)는 다수의 반도체 칩(미도시)를 구비하며, 상기 패드들(PAD21 - PAD2n)은 다수의 반도체 칩에 각각 하나씩 배열된 패드들일 수 있다. 상기 패드들(PAD21 - PAD2n)은 반도체 칩에 배열된 내부회로(CIR21 - CIR2n)와 전기적으로 연결된다. 또한, 상기 패드들(PAD21 - PAD2n)에는 프로브 카드(200)의 탐침들(TIP21 - TIP2n)이 콘택되어진다.

상기 반도체 장치는 상기 패드들(PAD21 - PAD2n)의 콘택불량을 검출하기 위한 콘택 불량 검출부(110)를 더 구비한다. 상기 콘택 불량 검출부(110)는 상기 반도체 웨이퍼(100)의 상기 반도체 칩상에 상기 패드들(PAD21 - PAD2n)과 함께 배열된다. 상기 콘택 불량 검출부(110)는 도 2 또는 도 3에서와 마찬가지로 다수의 저항(R21 - R2n)을 구비한다.

상기 반도체 장치는 상기 저항들(R21 - R2n)이 내부회로들(CIR21 - CIR2n)에 영향을 미치는 것을 방지하기 위한 신호 차단부(120)를 더 구비한다. 상기 신호 차단부(120)는 도 3에서와 마찬가지로 다수의 퓨즈(FUS21 - FUS2n)를 구비한다.

상기 반도체 장치는 상기 콘택 불량 검출부(110)의 동작을 콘트롤하기 위한 콘트롤부(130)를 더 구비한다. 상기 콘트롤부(130)는 드레인이 상기 퓨즈(FUS21 - FUS2n)에 각각 연결되고 소오스가 상기 저항(R21 - R2n)에 각각 연결된 NMOS 트랜지스터(TRN21 - TRN2n)를 포함한다. 상기 NMOS 트랜지스터(TRN21 - TRN2n)의 게이트에는 게이트 구동신호를 제공하기 위한 다수의 로직부(LOG21 - LOG2n)를 구비한다. 상기 로직부(LOG21 - LOG2n)는 도 6에 도시된 바와 같이, 각각 제1입력신호(S1)와 제2입력신호(S2)를 두 입력으로 하는 오아 게이트(OR21 - OR2n)를 구비할 수 있다. 상기 제1입력신호(S1)는 웨이퍼 상태에서 테스트하는 경우 외부로부터 제공되는 입력신호이고, 상기 제2입력신호(S2)는 웨이퍼 소잉후 패키징상태에서 테스트하는 경우 즉 모드 레지스터 세트(MRS, mode register set) 신호 인에이블시 외부로부터 제공되는 입력신호이다. 상기 로직부들(LOG21 - LOG2n)은 다양한 논리 게이트의 조합으로 구성될 수도 있다.

상기 제1입력 신호(S1) 또는 제2입력신호(S2)가 모두 로우레벨인 경우에는 상기 오아 게이트들(OR21 - OR2n)의 출력은 모두 로우레벨로 되어 상기 NMOS 트랜지스터(TRN21 - TRN2n)의 게이트로 제공된다. 따라서, NMOS트랜지스터(TRN21 - TRN2n)는 구동되지 않으므로, 퓨즈들(FUS21 - FUS2n)의 컷팅여부에 관계없이 상기 저항들(R21 - R2n)과 내부회로들(CIR21 - CIR2n)과의 전기적인 연결은 차단된다.

한편, 웨이퍼 레벨에서 테스공정을 수행하고자 하는 경우에는 상기 제1입력신호(S1)가 하이레벨로 되어 오아 게이트들(OR21 - OR2n)의 출력은 하이레벨로 되어 상기 NMOS트랜지스터(TRN21 - TRN21)의 게이트로 제공된다. 상기 NMOS 트랜지스 터(TRN21 - TRN2n)가 구동되어, 상기 저항들(R21 - R2n)을 통해 흐르는 전류변화를 측정하여 불량 탐침을 검출할 수 있게 된다.

또한, 패키징 상태에서 테스트공정을 수행하고자 하는 경우에는 제2입력신호(S2)가 하이레벨로 되어 오아 게이트들(OR21 - OR2n)의 출력이 하이레벨로 되므로, 상기 NMOS 트랜지스터(TRN21 - TRN2n)의 게이트 제공된다. 따라서, NMOS 트랜지스터(TRN21 - TRN2n)가 구동되어 상기 저항들(R21 - R2n)을 통해 흐르는 전류를 측정하여 패드들(PAD21 - PAD2n)의 콘택 불량을 검출할 수 있다. 패키징 상태에서의 테스트공정은 와이어 본딩 공정을 통해 상기 패드들(PAD21 - PAD2n)과 와이어(미도시)가 본딩된 후에 수행되는 것이므로, 웨이퍼상태에서의 테스트공정과는 달리 상기 패드들(PAD21 - PAD2n)과 상기 와이어와의 콘택 불량이 발생하게 되고, 상기 콘택 불량 검출부(110)를 통해 상기 패드들(PD21 - PD2n)중 와이어 본딩 불량에 따른 콘택 불량이 발생된 패드를 검출하게 된다. 도 4를 통해 와이어 본딩 불량에 따른 콘택 불량이 발생된 패드를 검출하는 동작은 도 2 또는 도 3의 탐침과의 콘택 불량이 발생된 탐침을 검출하는 동작과 동일하다. 패키징 상태에서의 패드들과 와이어들의 콘택 불량을 검출하는 경우에는, 상기 퓨즈들(FUS21 - FUS2n)은 테스트공정이 완료된 후 컷팅되어진다.

도 5는 본 발명의 또 다른 실시예에 따른 콘택불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다. 도 5를 참조하면, 반도체 장치는 반도체 웨이퍼(100)를 구비한다. 상기 반도체 웨이퍼(100)는 다수의 패드(PAD21 - PAD2n)를 구비한다. 상기 반도체 웨이퍼(100)는 다 수의 반도체 칩(미도시)를 구비하며, 상기 패드들(PAD21 - PAD2n)은 동일한 반도체 칩에 배열된 패드들일 수 있다. 상기 패드들(PAD21 - PAD2n)은 반도체 칩에 배열된 내부회로(CIR21 - CIR2n)와 전기적으로 연결된다. 또한, 상기 패드들(PAD21 - PAD2n)에는 프로브 카드(200)의 탐침들(TIP21 - TIP2n)이 콘택되어진다.

상기 반도체 장치는 상기 패드들(PAD21 - PAD2n)의 콘택 불량을 검출하기 위한 콘택 불량 검출부(110)를 더 구비한다. 상기 콘택 불량 검출부(110)는 상기 반도체 웨이퍼(100)의 상기 반도체 칩상에 상기 패드들(PAD21 - PAD2n)과 함께 배열된다. 상기 콘택 불량 검출부(110)는 도 2 내지 도4에서와 마찬가지로 다수의 저항(R21 - R2n)을 구비한다.

상기 반도체 장치는 상기 저항들(R21 - R2n)이 내부회로들(CIR21 - CIR2n)에 영향을 미치는 것을 방지하기 위한 신호 차단부(120)를 더 구비한다. 상기 신호 차단부(120)는 도 3 또는 도 4에서와 마찬가지로 다수의 퓨즈(FUS21 - FUS2n)를 구비한다.

상기 반도체 장치는 상기 콘택 불량 검출부(110)의 동작을 콘트롤하기 위한 콘트롤부(130)를 더 구비한다. 상기 콘트롤부(130)는 도 4에서와 마찬가지로 드레인이 상기 퓨즈(FUS21 - FUS2n)에 각각 연결되고 소오스가 상기 저항(R21 - R2n)에 각각 연결된 NMOS 트랜지스터(TRN21 - TRN2n)를 포함한다. 다만, 상기 NMOS 트랜지스터(TRN21 - TRN2n)의 게이트는 공통 연결되어 게이트 구동신호를 제공하기 위한 하나의 로직부(LOG20)만을 구비한다. 상기 로직부(LOG20)는 도 7에 도시된 바와 같이, 각각 제1입력신호(S1)와 제2입력신호(S2)를 두 입력으로 하는 오아 게이 트(OR20)를 구비할 수 있다. 상기 로직부(LOG20)의 동작은 도 6의 로직부들(LOG21 - LOG2n)의 동작과 동일하며, 다양한 논리 게이트의 조합으로 구성될 수도 있다. 상기 트랜지스터들(TRN21 - TRN2n)을 하나의 로직부(LOG20)만으로 구동할 수 있으므로, 구성을 단순화할 수 있다.

상기 웨이퍼 레벨에서 테스트 공정시 패드들(PAD21 - PAD2n)과 탐침(TIP21 - TIP2n)과의 콘택 불량 및 패키징 레벨에서 테스트 공정시 패드들(PAD21 - PAD2n)과 와이어간의 콘택 불량을 검출하는 방법은 도 4와 동일하다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

도 1은 종래의 프로브 카드를 이용하여 반도체 장치를 테스트하는 방법을 설명하기 위한 도면이다.

도 2는 본 발명의 실시예에 따른 접촉 불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다.

도 3은 본 발명의 다른 실시예에 따른 접촉 불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다.

도 4는 본 발명의 또 실시예에 따른 접촉 불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다.

도 5는 본 발명의 또 다른 실시예에 따른 접촉 불량 검출회로를 구비한 반도체 장치를 프로브 카드를 이용하여 테스트하는 방법을 설명하기 위한 도면이다.

도 6은 도 4의 본 발명의 반도체 장치의 로직부들의 상세 회로도이다.

도 7은 도 5의 본 발명의 반도체 장치의 로직부의 상세 회로도이다.

Claims

내부 회로들에 각각 연결되는 다수의 패드들을 구비하는 반도체 웨이퍼;

상기 반도체 웨이퍼상에 배열되어 상기 패드들과 접지사이에 연결되고, 프로브 카드의 탐침들과 상기 패드들의 콘택 불량을 검출할 수 있는 콘택 불량 검출부를 구비하는 반도체 장치.
제1항에 있어서, 상기 반도체 웨이퍼는 다수의 반도체 칩을 포함하며, 상기 패드들은 상기 다수의 반도체 칩에 각각 배열하거나 또는 동일 칩내에 배열되는 패드들인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 콘택 불량 검출부는 일단이 상기 패드들에 각각 연결되고 타단이 접지에 연결되는 다수의 저항들을 포함하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 다수의 저항들은 일정비율로 증가 또는 감소하는, 서로 다른 저항 값을 갖는 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 패드들과 상기 콘택 불량 검출부사이에 배열되어, 상기 콘택 불량 검출부의 저항들이 상기 내부회로들에 영향을 미치는 것을 차단하는 신호 차단부를 더 구비하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 신호 차단부는 일단이 상기 패드들에 각각 연결되고 타단이 상기 저항들에 각각 연결되는 다수의 퓨즈들을 포함하는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 신호 차단부의 퓨즈들은 상기 패드들의 콘택 불량 검출후 레이저 또는 전기적으로 컷팅되는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 프로브 카드의 상기 탐침들로부터 상기 신호 검출부의 상기 저항들로의 신호전달을 콘트롤하기 위한 콘트롤부를 더 포함하는 것을 특징으로 하는 반도체 장치.
제8항에 있어서, 상기 콘트롤부는 각각 드레인이 상기 패드들에 각각 연결되고 소오스가 상기 저항들에 각각 연결되며 게이트에 각각 게이트 구동신호가 제공되는 다수의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 다수의 NMOS 트랜지스터 각각의 상기 게이트에 상기 게이트 구동신호를 제공하기 위한 로직부를 더 구비하는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 반도체 웨이퍼는 다수의 반도체 칩들을 구비하며, 상기 패드들은 상기 다수의 반도체 칩에 각각 배열되는 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 로직부는 웨이퍼 레벨에서의 테스트임을 나타내는 제1입력신호와 상기 패키징 레벨에서의 테스트임을 나타내는 제2입력신호를 두 입력으로 하여 상기 다수의 NMOS 트랜지스터 각각의 상기 게이트로 상기 게이트 구동신호를 발생하는 다수의 오아 게이트로 구성되는 것을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 다수의 퓨즈들은 웨이퍼 레벨 또는 패키징 레벨에서 패드들의 콘택 불량을 검출한 후 컷팅되는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 반도체 웨이퍼는 반도체 칩을 구비하며, 상기 패드들은 상기 반도체 칩에 배열되는 것을 특징으로 하는 반도체 장치.
제14항에 있어서, 상기 로직부는 웨이퍼 레벨에서의 테스트임을 나타내는 제1입력신호와 상기 패키징 레벨에서의 테스트임을 나타내는 제2입력신호를 두 입력으로 하여, 공통 연결된 상기 다수의 NMOS 트랜지스터의 상기 게이트들로 상기 게이트 구동신호를 발생하는 오아 게이트로 구성되는 것을 특징으로 하는 반도체 장 치.
제15항에 있어서, 상기 다수의 퓨즈들은 웨이퍼 레벨 또는 패키징 레벨에서 패드들의 콘택 불량을 검출한 후 컷팅되는 것을 특징으로 하는 반도체 장치.
반도체 웨이퍼상에 배열된 다수의 반도체 칩상에 배열된 다수의 패드들에 프로브 카드의 탐침들을 콘택시키고;

상기 프로브 카드의 탐침들을 통해 테스트 신호를 제공하여 상기 반도체 웨이퍼상의 반도체 칩들을 병렬 테스트하며;

상기 탐침들과 패드들의 콘택불량시 상기 반도체 칩상에 배열되어 상기 패드들에 연결된 저항들을 통해 불량 탐침을 검출하고;

상기 반도체 칩상에 배열되어 상기 저항과 상기 패드들에 사이에 연결된 퓨즈를 컷팅하여 상기 저항과 상기 반도체 칩상에 배열된 내부회로와의 신호전달을 차단하는 반도체 장치의 불량 탐침 검출방법.