WO2007049331A1 - 接続装置、ｉｄｄｑテスト方法及び半導体集積回路 - Google Patents

接続装置、ｉｄｄｑテスト方法及び半導体集積回路 Download PDF

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WO2007049331A1
WO2007049331A1 PCT/JP2005/019541 JP2005019541W WO2007049331A1 WO 2007049331 A1 WO2007049331 A1 WO 2007049331A1 JP 2005019541 W JP2005019541 W JP 2005019541W WO 2007049331 A1 WO2007049331 A1 WO 2007049331A1
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switch
test
circuit
power supply
power
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Application number
PCT/JP2005/019541
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English (en)
French (fr)
Inventor
Hiroshi Ozaki
Takashi Kuraishi
Original Assignee
Renesas Technology Corp.
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Publication date
Application filed by Renesas Technology Corp. filed Critical Renesas Technology Corp.
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test

Definitions

  • connection device IDDQ test method, and semiconductor integrated circuit
  • the present invention relates to an IDDQ (static power supply current or static leakage current) test technology, and a connection device that mounts a device under test (DUT) and connects to a tester, an IDDQ test method, and IDDQ
  • IDDQ static power supply current or static leakage current
  • the present invention relates to a technology that is effective when applied to a semiconductor integrated circuit having a test support function.
  • the IDDQ test is a test for measuring a static power supply current of a device under measurement.
  • Complementary MOS (CMOS) circuits should not pass through current if the input is fixed at high or low level, so if a considerable current flows when such input is fixed, the circuit is defective. It will be there.
  • Patent Document 1 describes IDDQ test technology. According to this, the first switch is placed in the middle of the power supply path to the device under test in addition to the power of the tester, and the voltage of the power supply path is adjusted via the second switch that is switch-controlled in the same phase as this switch. Sensing is possible on the power supply side, enabling more accurate control of the power supply.
  • the first switch force is also connected to the power supply path to the device under test along with a parasitic capacitor and an auxiliary capacitor to facilitate measurement by the I DDQ test.
  • the first and second switches are turned on to apply power to the device under measurement, and the auxiliary capacitor and the parasitic capacitor are also charged by this power.
  • the first and second switches are turned off, whereby the voltage of the power supply path on the device under test side is attenuated by the movement of the charge of the auxiliary capacitor parasitic capacitor. .
  • the attenuation is sampled, the time until the voltage falls below the predetermined voltage threshold is calculated, and by using it, more detailed information than the simple pass / fail judgment of the device under test is obtained. It is intended to be obtained.
  • the first switch is turned off in order to attenuate the voltage of the power supply path.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-142288 Disclosure of the invention
  • the present inventor examined the high-speed IDDQ test.
  • the method of measuring the voltage attenuation over a predetermined time in the power supply path on the device under test side depends on the time constant of the power supply path. You have to wait for a comparatively long operation time. This is because there are many power stabilization capacitors and parasitic capacitors in the power supply path, and the wiring resistance is relatively large. Given the test costs in production, there is a limit to the time that can be spent on IDDQ testing. For this reason, if IDDQ tests are to be used for detecting and analyzing failure points that are not simply pass / fail judgments, it is essential to perform IDDQ tests at high speeds for many function patterns. Become.
  • an IDDQ test synchronized with a frequency in the kilohertz order was performed on a processor operating at a frequency in the megahertz order, so it is difficult to perform high-performance verification using the IDDQ test.
  • the high-speed IDDQ test is considered to be indispensable in all aspects such as improving the quality of mass-produced products, reducing test costs, and improving defect analysis technology.
  • the capacitance value of the power stabilization capacitor arranged in the power supply path on the device under test side is relatively large. In this way, it is difficult to speed up the IDDQ test when the state change that accompanies large charge transfer of the capacitor is to be detected.
  • the present inventor has found that this point should also be taken into account in order to further increase the speed of the IDDQ test.
  • An object of the present invention is to realize a high-speed IDDQ test.
  • an object of the present invention is to facilitate discrimination between a defective circuit and a normal circuit by measuring the amount of current flowing in the semiconductor integrated circuit.
  • the connection device (1) connects the mounted semiconductor device (2) to the tester (3).
  • the connection device includes a power supply terminal (4) that receives power (Vddq) supplied from the tester, a power supply wiring (10) connected to the power supply terminal, and a semiconductor device (2 And a test circuit (11) disposed in the middle of the power supply wiring.
  • the test circuit includes a first switch (13) and a second switch (14) inserted in series in a path connecting the power supply terminal and the semiconductor device, the first switch, and the second switch.
  • the first capacitor element and the second capacitor element are charged by the power supplied from the power supply terminal, and the first switch and the second switch are turned on.
  • a current from the first capacitor element to the semiconductor device is caused to flow through the path by charge redistribution.
  • the first switch and the second switch are turned on, whereby the first capacitor element and the second capacitor element are also charged.
  • the first switch and the second switch are changed to the on-state force-off state.
  • a current flows from the first capacitive element to the semiconductor device by charge redistribution between the first capacitive element and the second capacitive element.
  • the first and second capacitive elements connected in series to the power supply terminal are charged with charges proportional to the respective capacitance values.
  • the electric charge moves toward the smaller force with the larger capacitance value between the arranged capacitance electrodes.
  • a potential difference is formed between both ends of the resistance element according to the current at this time.
  • the value of current flowing through the resistor element is affected by the current flowing into the semiconductor device. Since the power supply terminal of the semiconductor device is connected between the capacitor electrodes connected in series in the capacitor element, it is natural that the power supply system parasitic capacitance of the semiconductor device contributes to the charge redistribution at that time. It is also affected by the current leakage due to. Therefore, the presence or absence of current leakage due to a defect can be identified by the potential difference between both ends of the resistance element. As long as a current flows through the resistance element, a potential difference is formed between both ends thereof.
  • the magnitude of the current value is directly reflected in the potential difference of the resistive element. It is not necessary to wait for the passage of time according to the time constant of the current path, as when detecting the decay of the voltage of the current path. In this way, since the output of the force amplifier is determined quickly when the first switch and the second switch are turned off, the tester shortens the operation cycle of the circuit state transition and holding in the semiconductor device. As a result, the IDDQ test can be performed at high speed.
  • the high-speed IDDQ test allows you to increase the number of sampling times per IDDQ test that can be processed per unit time, facilitating advanced failure analysis, improving the quality of mass-produced products, reducing test costs, and defects Excellent effect in all aspects such as improvement of analysis technology.
  • the connection device (1) for connecting the semiconductor device (2) to the tester (3) includes a power supply terminal that receives power supplied from the tester ( 4), a power supply wiring (10) connected to the power supply terminal, a semiconductor device (2) connected to the power supply wiring, and a test circuit (11) arranged in the middle of the power supply wiring.
  • the test circuit includes a first switch (13) and a second switch (14) inserted in series in a path connecting the power supply terminal and the semiconductor device, and the first switch and the second switch.
  • the first capacitive element has a larger capacitance value than the second capacitive element.
  • the tester in the operation state in which the circuit state of the semiconductor device is changed, the tester Thus, when the first switch and the second switch are turned on, the first capacitor element and the second capacitor element are also charged. In the holding state in which the circuit state that has been changed is held, the first switch and the second switch are changed to the ON state force OFF state by the tester. Then, since the first capacitive element has a larger capacitance value than the second capacitive element, the first capacitive element to the semiconductor device by charge redistribution between the first capacitive element and the second capacitive element. Direct current flows through Therefore, the IDDQ test high-speed key can be realized as described above.
  • the second capacitive element is a stable capacitance of a power supply, for example, the first capacitive element has a capacitance 10 times or more that of the second capacitive element. Has a value.
  • the IDDQ test method includes first to third processes.
  • the first process is to supply power to the semiconductor device (2) through the first switch (13) and the second switch (14) connected in series to the power supply terminal (4) force.
  • a first capacitive element (15) connected between the second switch and a second capacitive element for power supply stability connected to a path connecting the second switch and the semiconductor device; This is the process of charging (16).
  • the first switch and the second switch are changed from the on state to the off state, and the resistive element (18) connected in parallel from the first capacitive element to the second switch by charge redistribution
  • This is a process of applying a counter current to the semiconductor device via
  • the third process is a process for amplifying the potential difference between both ends of the resistance element by the amplifier (17) and outputting the current when the current flows.
  • the circuit state of the semiconductor device when the circuit state of the semiconductor device is changed, if the first switch and the second switch are turned on by the first process, the first capacitor element and the second capacitor element are also turned on. Charged.
  • the first switch and the second switch are transitioned to the on-state force-off state by the second process.
  • the first capacity Due to the charge redistribution between the element and the second capacitive element, a current directed from the first capacitive element to the semiconductor device flows.
  • the third process when the current flows, the potential difference between both ends of the resistance element is amplified by an amplifier and output.
  • the tester samples the output of the amplifier every time it repeatedly changes and maintains the circuit state of the semiconductor device.
  • the tester since the timing at which the output of the force amplifier is determined by turning off the first switch and the second switch is early, the tester shortens the cycle of repeated circuit state transition and holding in the semiconductor device. As a result, IDDQ tests can be performed at high speed.
  • the high-speed IDDQ test allows you to increase the number of samplings per ID DQ test that can be processed per unit time, facilitating advanced failure analysis, improving the quality of mass-produced products, reducing test costs, and defects Excellent effect in all aspects such as improvement of analytical technology.
  • the IDDQ test according to the present invention is performed on a plurality of semiconductor devices, and the output of the amplifier (17) is collected to obtain a large group according to the output of the amplifier (17). It is possible to discriminate between semiconductor devices belonging to a small group. Subthreshold current generated by circuit miniaturization and operating voltage drop is considered to be generated in the same degree even in misaligned semiconductor devices in the majority group Z minority group, eliminating the effect of some subthreshold current In addition, defect detection by IDDQ test can be facilitated.
  • the first to third processes are repeated for each cycle of the operation reference clock signal (CLK) of the semiconductor device, and the output of the amplifier is accumulated for each cycle. To do.
  • CLK operation reference clock signal
  • the semiconductor device is operated in synchronization with a clock signal (CLK), and includes at least a transition period of the clock signal and a period shorter than a half cycle of the clock signal.
  • CLK clock signal
  • the first process is performed.
  • the semiconductor device is a CMOS integrated circuit.
  • a semiconductor integrated circuit (21) includes a terminal to be measured (31) to which a test power supply (Vddq) is applied, an IDDQ test circuit (30) connected to the terminal to be measured, and the IDDQ And an internal circuit (22) connected to the test circuit.
  • the IDDQ test circuit includes a first switch (35) and a second switch (36) inserted in series in a path connecting the terminal to be measured and an internal circuit, and the first switch and the second switch.
  • the capacitive element has a larger capacitance value than the parasitic capacitance (28) parasitic on the power supply path of the internal circuit.
  • the presence or absence of current leakage due to a defect can be identified by the potential difference between both ends of the resistance element.
  • a potential difference is formed between both ends thereof.
  • the magnitude of the current value is directly reflected in the potential difference of the resistance element. There is no need to wait for the passage of time according to the time constant of the current path, as when detecting the decay of the voltage of the current path.
  • the capacitive element used in the IDDQ test circuit is an on-chip capacitive element, which is much smaller than the external capacitive element on the circuit board.
  • the capacitive element corresponds to a first capacitive element in the connection device
  • the power supply system parasitic capacitance of the circuit corresponds to a second capacitive element.
  • the second capacitance element is a power source stabilization capacitance of the semiconductor device, and needs to have a certain size in the first place, and the first capacitance is larger than that.
  • the charging state of the external power stabilization capacitor is also stabilized during the charge and discharge, and the first switch and the second switch are turned on when the first switch and the second switch are turned on.
  • the charging operation of the capacitive element and the parasitic capacitance and the charge redistribution operation when the first switch and the second switch are turned off can be performed at a very high speed.
  • the state change caused by the charge movement of the capacitor having a relatively large capacitance value, such as the external power supply stability capacitor, is prevented. Since it does not need to be a detection target, it is possible to escape from the limitations imposed by it, and to contribute to the further high-speed IDDQ test. Sophisticated failure analysis is further facilitated, and all aspects such as improving the quality of mass-produced products, reducing test costs, improving defect analysis technology, etc. for semiconductor integrated circuits, where the degree of integration has increased and the speed of operation has been remarkable. Further improvement will be possible.
  • the capacitive element and the parasitic capacitance in the on state of the first switch and the second switch, can be charged by a power source supplied from the terminal to be measured.
  • the capacitive element force also causes a directional current to flow through the internal circuit by charge redistribution.
  • the internal circuit operates in synchronization with a clock signal.
  • the ON state of the first switch and the second switch is a period that includes at least a transition period of the clock signal (CLK) and is shorter than a half cycle of the clock signal.
  • the switch control of the IDDQ test circuit when the switch control of the IDDQ test circuit is entrusted to a tester, the first external control for inputting the switch control signals of the first switch and the second switch It has a terminal (32).
  • an input buffer (40) having an input terminal connected to the first external control terminal and an output terminal connected to the switch control terminals of the first switch and the second switch is provided, and the first external control terminal is connected to the first external control terminal.
  • a high resistance connection may be made to a ground terminal or a power supply terminal of the circuit so that the first switch and the second switch are turned off. Thus, it is not necessary to assign a package terminal to the first external control terminal.
  • the amplifier has a second external control terminal (41) for inputting an activation control signal of the amplifier.
  • an input buffer (42) having an input terminal connected to the second external control terminal and an output terminal connected to the active control terminal of the amplifier is provided, and the second external control terminal is connected to the first switch. And it is only necessary to make a high resistance connection to the ground terminal or power supply terminal of the circuit so that the second switch is turned off. As a result, it is not necessary to assign a package terminal to the second external control terminal.
  • the first switch and the resistance element A power switch 55 is further provided for connecting the terminal to be measured and the internal circuit in parallel.
  • the terminals to be measured are used both for supplying the power supply voltage (Vddq) for the IDDQ test and for supplying the power supply voltage in actual operation.
  • a semiconductor integrated circuit includes a plurality of the internal circuits (22 (1) to 22 (n)), and includes an IDDQ test circuit (30B 30C) to a corresponding internal circuit, and a plurality of power switches (59) for connecting the terminal to be measured to the corresponding internal circuit in parallel with the test switch. Also have.
  • the IDDQ test using the method described above can be performed on an internal circuit basis.
  • the semiconductor integrated circuit (21B) includes a control circuit (61) for controlling the switch states of the power switch and the test switch.
  • the control circuit can designate the first operation mode and the second operation mode.
  • the control circuit in which the first operation mode is designated turns off the plurality of test switches and controls some or all of the plurality of power switches to the on state.
  • the control circuit in which the second operation mode is designated turns off the plurality of power switches and controls some or all of the plurality of test switches to the on state.
  • the semiconductor integrated circuits (21B, 21C) enable IDDQ tests in units of internal circuits. That is, the semiconductor integrated circuit includes a plurality of internal circuits, a plurality of power switches (59) provided in a one-to-one correspondence with the internal circuits, and an external power terminal (25A) commonly connected to the plurality of power switches.
  • An IDDQ test circuit (30B, 30C) connected to the external power supply terminal, a plurality of test switches (58) for connecting the IDDQ test circuit to the corresponding internal circuit, and a switch for the power switch and the test switch And a control circuit (61) for controlling the state.
  • the IDDQ test circuit includes a first switch (35) and a second switch (36) connected in series with each other and connected in series to the test switch, and the first switch and the second switch. , A resistance element (38) connected in parallel to the second switch, and an amplifier (39) that amplifies the potential difference between both ends of the resistance element.
  • the capacitive element has a larger capacitance value than the parasitic capacitance (28) in the power supply line of the plurality of internal circuits. External power supply end By selecting the internal circuit connected to the child by the test switch, the I DDQ test of the internal circuit unit becomes possible. By narrowing down the test target, more detailed defect analysis becomes possible. As described above, this semiconductor integrated circuit can also contribute to the high-speed IDDQ test.
  • the control circuit can designate a first operation mode and a second operation mode.
  • the control circuit in which the first operation mode is designated turns off the plurality of test switches and controls some or all of the plurality of power switches to be on.
  • the control circuit in which the second operation mode is designated turns off the plurality of power switches and controls some or all of the plurality of test switches to the on state.
  • the first switch and the second switch are turned on to charge the capacitive element and the parasitic capacitance by the power supplied from the power supply terminal, and the first switch and the second switch are turned on.
  • On-state force When a transition is made to the off-state, a current from the capacitive element to the internal circuit flows by charge redistribution.
  • the internal circuit operates in synchronization with a clock signal (CLK) and includes at least a transition period of the clock signal and a period shorter than a half cycle of the clock signal. Turn on 1 switch and the 2nd switch.
  • CLK clock signal
  • the semiconductor integrated circuit has an external output terminal (33) connected to the output terminal of the amplifier.
  • the semiconductor integrated circuit (21C) can be self-tested.
  • a semiconductor integrated circuit used in a test method is commonly connected to a plurality of internal circuits, a plurality of power switches provided in one-to-one correspondence with the internal circuits, and the plurality of power switches. Controls an external power supply terminal, an IDD Q test circuit connected to the external power supply terminal, a plurality of test switches connecting the IDDQ test circuit to the corresponding internal circuit, and a switch state of the power switch and the test switch And a control circuit.
  • the IDDQ test circuit is connected in series with the test switch.
  • the test method is to level the results of the IDDQ test on the semiconductor integrated circuit for a plurality of semiconductor integrated circuits and perform failure analysis on the semiconductor integrated circuit that outputs the IDDQ test results that are separated from the level of power. The presence or absence of is detected.
  • a semiconductor integrated circuit includes a plurality of internal circuits, a plurality of power switches provided in a one-to-one correspondence with the internal circuits, and an external power supply terminal commonly connected to the plurality of power switches.
  • An IDDQ test circuit connected to the external power supply terminal; a plurality of test switches for connecting the IDDQ test circuit to the corresponding internal circuit; and a control circuit for controlling the switch states of the power switch and the test switch.
  • the IDDQ test circuit is connected between the first switch and the second switch having a connection form connected in series to the test switch and connected in series to each other, and the first switch and the second switch.
  • a capacitive element, a resistive element connected in parallel to the second switch, and an amplifier for amplifying a potential difference between both ends of the resistive element This semiconductor integrated circuit holds the result of the IDDQ test at a predetermined timing during the operation period, compares the result of the IDDQ test performed before that with the leveled level, and separates the leveled power I It detects that the DDQ test result has been output and enables a predetermined output.
  • a semiconductor integrated circuit includes a plurality of internal circuits, a plurality of power switches provided in one-to-one correspondence with the internal circuits, and an external connection commonly connected to the plurality of power switches.
  • the IDDQ test circuit has a connection form connected in series to the test switch, and is connected between the first switch and the second switch connected in series with each other, and between the first switch and the second switch.
  • This semiconductor integrated circuit The IDDQ test is performed at a predetermined timing during the operation period, compared with the IDDQ test result performed at the previous predetermined timing, and the value of the I DDQ test result performed at the previous predetermined timing. Detects the output of IDDQ test results that are far away from each other and enables predetermined output.
  • FIG. 1 is a circuit diagram illustrating a circuit of a tester board focusing on the IDDQ test.
  • FIG. 2 is a block diagram illustrating a semiconductor integrated circuit equipped with a circuit for supporting an IDDQ test.
  • FIG. 3 is a circuit diagram showing a detailed example of an IDDQ test circuit.
  • FIG. 4 is a circuit diagram showing a more specific example of an IDDQ test circuit.
  • FIG. 5 is an operation timing chart of the IDDQ test circuit in the test step of the IDDQ test.
  • FIG. 6 is a circuit diagram showing an example of a differential amplifier.
  • FIG. 7 is a circuit diagram showing another example of the differential amplifier.
  • FIG. 8 is a circuit diagram illustrating an operational amplifier included in a differential amplifier.
  • FIG. 9 is a circuit diagram illustrating a configuration for detecting an offset voltage of a differential amplifier.
  • FIG. 10 is a timing chart illustrating an operation for detecting an offset voltage.
  • FIG. 11 is a waveform diagram illustrating a comparison determination operation using this offset voltage.
  • FIG. 12 is a block diagram showing another example in which a circuit for supporting the IDDQ test is mounted on a semiconductor integrated circuit.
  • FIG. 13 is a circuit diagram illustrating details of the IDDQ test circuit of FIG.
  • FIG. 14 is a block diagram showing still another example in which a circuit for supporting the IDDQ test is mounted on a semiconductor integrated circuit.
  • FIG.15 In the case of a microcomputer, the internal circuit is divided into multiple functional modules. It is explanatory drawing which illustrates the classification of the functional module grasped
  • FIG. 16 is a circuit diagram illustrating details of the IDDQ test circuit of FIG. 14;
  • FIG. 17 is a block diagram showing still another example in which a circuit for supporting the IDDQ test is mounted on a semiconductor integrated circuit.
  • FIG. 18 is a circuit diagram showing an example of a comparison circuit employed in the determination circuit of FIG.
  • FIG. 19 is an operation timing chart using a determination circuit.
  • Test power supply terminal as measured terminal Test control terminal
  • Figure 1 shows an example of a tester board circuit that focuses on the IDDQ test.
  • the tester board 1 shown in the figure constitutes a connection board for connecting the mounted semiconductor device (DUT) 2 to the tester (TSTR) 3.
  • the tester 3 includes an interface circuit that mainly connects the tester board to the workstation.
  • the tester board is mounted with a plurality of semiconductor devices 2 in the form of chips, pellets, or wafers.
  • semiconductor devices 2 in the form of chips, pellets, or wafers.
  • a typical circuit configuration for IDDQ testing corresponding to one of the mounted semiconductor devices is typical.
  • Shown in The semiconductor device 2 is, for example, a CMOS integrated circuit.
  • the tester board 1 has a power supply terminal 4, control terminals 5 and 6, and a test output terminal 7 as external terminals for the IDDQ test.
  • the external terminal 8 is a general term for interface terminals for inputting / outputting addresses, data, clock signals, and the like to / from the semiconductor device 2 connected to the tester 3 and inputting / outputting other signals for testing.
  • the power supply terminal 4 is supplied with IDDQ test power Vddq from the tester 3.
  • a power supply wiring 10 is connected to the power supply terminal 4, and a power supply terminal of the semiconductor device 2 is coupled to the power supply wiring 10.
  • a test circuit 11 for IDDQ test is provided in the middle of the power supply wiring.
  • the test circuit 11 has a first switch 13 and a second switch 14 inserted in series in a path connecting the power supply terminal 4 and the semiconductor device 2.
  • the first switch 13 is switch-controlled by a switch control signal input from the control terminal 5 of the tester 3.
  • the second switch 14 is switch-controlled by a switch control signal input from the control terminal 6 of the tester 3.
  • a first capacitive element 15 is connected between the first switch 13 and the second switch 14.
  • a second capacitive element 16 is coupled to a path coupling the second switch 14 and the semiconductor device 2.
  • the second capacitive element 16 is a general term for a power supply stability capacity that is generally required rather than being provided only for the IDDQ test. Here, this is used for the IDDQ test.
  • the second capacitor element 16 is provided for the IDDQ test.
  • a resistive element 18 is connected in parallel to the second switch 14. The potential difference between both ends of the resistance element 18 is amplified by a differential amplifier (AMP) 17. The output of differential amplifier 17 is coupled to test output terminal 7.
  • the first capacitor element 15 and the second capacitor element 16 are supplied with power from the power supply terminal 4 when the first switch 13 and the second switch 14 are on.
  • a current flows through the resistance element 16 due to the charge redistribution of the capacitive elements 15 and 16.
  • a current flowing from the first capacitive element 15 to the semiconductor device 2 is passed.
  • the second capacitive element 16 is, for example, 0 .: F
  • the first capacitance element 15 is, for example, 10 times as large.
  • test pattern In the IDDQ test, a test function pattern (test pattern) is given to the semiconductor device 2, and the operation state in which the circuit state of the semiconductor device 2 is changed and the holding state in which the changed circuit state is held are repeated. ! In the CMOS semiconductor integrated circuit, a transition current passes between the power supply terminal and the ground terminal in the operation state. If there is no defect, such a through current should not flow in the holding state.
  • the tester 3 repeats the transition and holding of the circuit state in the semiconductor device 2. It becomes possible to shorten the operation cycle. That is, the IDDQ test can be performed at high speed by increasing the frequency of the clock signal that defines the operation cycle of the semiconductor device 2.
  • High-speed IDDQ test allows IDDQ test detection signal Vmon to be processed per unit time.
  • the number of samplings of Vmon can be increased, facilitating advanced failure analysis, improving the quality of mass-produced products, and reducing test costs.
  • excellent effects can be exhibited in all aspects such as improvement of defect analysis technology.
  • control signals of the switches 13 and 14 may be shared. Further, the control terminals 5 and 6 are not limited to dedicated terminals, and may be terminals that can be multiplexed with other signals.
  • the IDDQ test method of the semiconductor device 2 using the tester board 1 by the tester 3 will be described.
  • This IDDQ test method can be broadly divided into first to third processes.
  • the first process when power is supplied to the semiconductor device 2 through the first switch 13 and the second switch 14 sequentially connected in series from the power supply terminal 4, the first switch 13 and the second switch 14 are connected.
  • the first switch 13 and the second switch 14 are changed to an on-state force-off state, and the resistive element connected in parallel to the second switch 14 from the first capacitive element 15 by charge redistribution.
  • the third process is a process of amplifying the potential difference between both ends of the resistance element 18 with the differential amplifier 17 when the current flows.
  • the tester 3 samples the output of the differential amplifier 17 every time the circuit state transition and holding of the semiconductor device 2 are repeated.
  • the tester 3 repeats the first process to the third process for each test step synchronized with the cycle of the operation reference clock signal of the semiconductor device 2 and accumulates the output of the differential amplifier 17 for each cycle.
  • the first process is performed in accordance with the operation state of the semiconductor device 2. Therefore, the first process is performed in a period shorter than a half cycle of the operation reference clock signal including a transition period of the operation reference clock signal.
  • Tester 3 compares the sampled differential amplifier output with a reference potential using a comparator.
  • the reference potential is a threshold potential for determining the presence or absence of a current leaking defect. If there is a current leakage defect in the circuit portion that is in the transition state at the test step, the output voltage of the differential amplifier 17 becomes larger than when there is no current leakage.
  • the relationship between the comparison result determined at each test step and the circuit part that is changed to the transition state at each test step may be analyzed for the defective part.
  • the output of the operational amplifier 17 corresponding to the amount of current flowing in the multiple semiconductor devices 2 is obtained.
  • the output of the operational amplifier 17 can be discriminated according to the amount of current flowing in a small number of semiconductor devices 2. If there is a subthreshold current or current leakage defect caused by circuit miniaturization and operating voltage drop, the amount of current flowing through the resistor element 18 can be accurately determined. By performing a test on the semiconductor device 2, it is possible to discriminate a large number of Z from the output level of the operational amplifier 17.
  • the output of the operational amplifier 17 in the semiconductor device 2 belonging to a small number of groups is the output of the operational amplifier 17 in the semiconductor device 2 belonging to the large number of groups. If the output is greater than 17, it can be considered that a current leaking defect has occurred.
  • the type of defects can be clarified by conducting an investigation using SEM (Scanning Electron Microscope) etc. on semiconductor devices 2 belonging to a small number of groups. It is also possible that it becomes clear that the semiconductor device 2 belonging to this group has a defect.
  • SEM Sccanning Electron Microscope
  • FIG. 2 shows one semiconductor integrated circuit 21 mounted on the tester board 20.
  • the semiconductor integrated circuit 21 has an internal circuit 22 at the center of the chip, and an external interface buffer circuit 23 and an external connection electrode 24 are arranged around it.
  • 25 is a power supply terminal (first reference potential terminal) assigned to a predetermined electrode of the external connection electrode 24, and 26 is a ground terminal (second reference potential) assigned to a predetermined electrode of the external connection electrode 24. Terminal).
  • ESD Electrostatic Discharge
  • the power supply terminal 25 is connected to a power supply stability capacitor element 29 externally attached on the tester board 20.
  • the power supply terminal 25 and the ground terminal 26 are connected to the internal circuit and supply operating power to the internal circuit.
  • Reference numeral 28 shown in the internal circuit 22 is a generic name for the parasitic capacitance of the power supply system of the internal circuit. 27 schematically shows a current-leakage defect as a high-resistance connection.
  • the internal circuit 22 is constituted by a CMOS circuit, for example. If there is a current leakage defect, the CMOS circuit will be in the hold state! Don't hurt! Larger current flows than in the case of ⁇ .
  • An IDDQ test circuit 30 connected to the power supply system of the internal circuit 22 is disposed at the corner portion of the chip. External connection electrodes 31 to 33 for testing are connected to the IDDQ test circuit 30.
  • Reference numeral 31 is a test power supply terminal as a measured terminal to which power for IDDQ test is supplied, 32 is a test control terminal, and 33 is a test output terminal as a measurement terminal for IDDQ test.
  • FIG. 3 shows a detailed example of the IDDQ test circuit.
  • the IDDQ test circuit 30 has a first switch 35 and a second switch 36 inserted in series in a path connecting the test power supply terminal 32 and the internal circuit 22. Between the first switch 35 and the second switch 36 A capacitor element 37 is connected, and a resistor element 38 is connected in parallel to the second switch 36. A differential amplifier 39 for amplifying the potential difference between both ends of the resistor element 38 is provided.
  • the capacitance element 37 has a capacitance value different from the parasitic capacitance 28 parasitic on the power supply path of the internal circuit 22, for example, a capacitance value larger than the parasitic capacitance 28.
  • the power supply terminal 25 of the semiconductor integrated circuit 20 is left floating.
  • the other external connection electrodes 24 are connected to the tester via the tester board.
  • the operation power supply Vddq of the semiconductor integrated circuit 21 in the IDDQ test is supplied from the test power supply terminal 31.
  • the tester controls ON / OFF of switches 35 and 36 via control terminal 32 and samples output Vmon at terminal 33 in synchronization with the OFF state of switches 35 and 36. That is, when transitioning the state of the internal circuit 22 composed of a CMOS circuit, the first switch 35 and the second switch 36 are turned on, thereby supplying operating power to the internal circuit 22, and Capacitance element 37 and parasitic capacitance 28 of internal circuit 22 are also charged.
  • the capacitive element 37 used in the IDDQ test circuit is an on-chip capacitive element, and is much smaller than an external capacitive element such as a power supply stability capacitor 29 on the tester board.
  • the capacitive element 37 corresponds to the first capacitive element 15 in the tester board 1
  • the power supply system parasitic capacitance 28 of the internal circuit 22 corresponds to the second capacitive element 16 of the tester board 1.
  • the second capacitance element 16 is a power source stability capacitance of the semiconductor device, and needs to be large to some extent, and the first capacitance 15 is larger than that.
  • Semiconductor integrated circuit In the case of the IDDQ test circuit 30 on-chip in FIG. 21, since the capacitance element 37 and the parasitic capacitance 28 are considerably small, the charging state of the external power source stabilization capacitor 29 is also stable during charging and discharging, and the first switch 35 In addition, the charging operation of the capacitive element 37 and the parasitic capacitor 28 when the second switch 36 is turned on, and the charge redistribution operation when the first switch 35 and the second switch 36 are turned off are also extremely fast. It becomes possible to do.
  • the power supply system parasitic capacitance of the internal circuit in the current semiconductor integrated circuit 22 is about 50 ⁇ F even if it is roughly estimated. When it is small, it is about 10pF.
  • the capacitive element 37 may have a capacitance value about 10 times that of the capacitive element 37, for example.
  • the resistance value of the resistance element 38 can be increased and the redistribution current can be reduced by the amount of the charge distribution operation. According to this, the capacitance element 37 can also be reduced, and the capacitance element 37 does not need to be increased to about 10 times the power supply system parasitic capacitance of the internal circuit in the semiconductor integrated circuit 22.
  • IDDQ can be mounted on a semiconductor integrated circuit without impairing the high-speed measurement. Area overhead due to test circuit mounting can be minimized.
  • the semiconductor integrated circuit 21 it is not necessary to detect the state change caused by the charge movement of the capacitor having a relatively large capacitance value, such as the external power stabilization capacitor. As a result, the limiting force caused by that can be avoided, and a further high-speed IDDQ test can be realized. Sophisticated failure analysis is further facilitated, and in the field of semiconductor integrated circuits, where the degree of integration and the speed of operation are remarkable, all aspects such as improving the quality of mass-produced products, reducing test costs, and improving defect analysis technology, etc. In this respect, further improvements are possible.
  • FIG. 4 shows a more specific example of the IDDQ test circuit 30.
  • the switches 35 and 36 are composed of p-channel MOS transistors and the control signals Cntl of the switches 35 and 36 are input via the buffer 40.
  • a control terminal 41 for controlling the activity Z deactivation of the differential amplifier 39 was added, and it was clarified that the control signal Cnt2 was input via the buffer 42.
  • the control signal Cnt2 activates the differential amplifier 39 with a high level.
  • the control terminals 32 and 41 are connected to the ground potential Vss through the resistance elements 43 and 44 with high resistance.
  • the differential amplifier is controlled inactive except during the IDDQ test.
  • the system It is not necessary to assign external terminals of the semiconductor integrated circuit package to the control terminals 32 and 41.
  • the noters 40 and 42 are operated by the operating power supply Vcc of the external interface buffer circuit 23.
  • the supply path of the operating power supply Vcc is separated from the supply path of the operating power supply Vdd for the internal circuit.
  • FIG. 5 illustrates the operation timing of the IDDQ test circuit in the test step of the IDDQ test.
  • FIG. 5 follows the detailed configuration of FIG. CLK is an operation reference clock signal for operating the semiconductor integrated circuit in the IDDQ test.
  • the operating state for transitioning the circuit state of the C MOS circuit in the internal circuit corresponds to the transition period of the clock signal CLK
  • the holding state for retaining the transitioned circuit state corresponds to the high level period and the low level period of the clock signal CLK. Is done.
  • One test step is a transition period and a high level or low level period of the clock signal.
  • Figure 5 shows three typical test steps.
  • the IDDQ test starts at time tO.
  • the operating power supply Vdd is not supplied to the power supply terminal 25, and the operating power supply Vddq is applied to the test power supply terminal 31.
  • the internal circuit 22 operates in accordance with the function pattern (test pattern) in synchronization with the clock signal CLK from time tO.
  • the control signal Cnt2 is changed to high level from time tO, and the differential amplifier 39 is activated.
  • the control signal Cntl is set to the high level in synchronization with the transition period of the clock signal CLK, and thereby the switches 35 and 36 are turned on.
  • the control signal Cntl is set to the low level in synchronization with the high level and the low level of the clock signal CLK, and thereby the switch 35, 36 power is set to the S state.
  • the charging operation is performed for the capacities 28, 37 and 29 (charging period).
  • a current due to charge redistribution between the capacitors 28 and 37 flows through the resistance element 38.
  • a potential difference proportional to the magnitude of the current flowing therethrough is produced at both ends of the resistance element 38.
  • VA means the upstream potential of the resistance element 38
  • VB means the downstream potential.
  • the potential difference is amplified by the differential amplifier 39, and is output to the tester as a signal Vmon from the terminal 33 through the nofer 42.
  • the tester compares the threshold voltage of the signal Vmon with a comparator and accumulates the comparison results.
  • test step TS2 the operations of charging, charge redistribution, and determination are repeated.
  • the tester is put in the transition state for each test step and the judgment result for each test step.
  • the relationship with the circuit part to be analyzed The presence / absence of failure and the location of failure are analyzed.
  • FIG. 6 shows an example of the differential amplifier 39.
  • the differential amplifier 39 is composed of an operational amplifier 50 and resistors Rl and R2.
  • the performance of the operational amplifier 39 may be determined in consideration of the level of the leak current that should be detected as a defect and the level of the high speed of the IDDQ test. For example, when the leak current to be detected as a defect is Idd q, the relationship between the measurement speed and the capacitance value Cs of the capacitive element 37 is
  • V3 R2ZR1 (VA—VB).
  • FIG. 7 shows another example of the differential amplifier 39.
  • Figure 6 shows an example in which a 100x amplifier is configured in one stage, but here the differential amplifier is configured in two stages in series.
  • the front stage is composed of an operational amplifier 50 and resistors Rl and R2, and the rear stage is composed of an operational amplifier 51 and resistors R3 and R4.
  • the amplification factor is 10 times
  • the amplification factor is 10 times
  • the amplification factor is 100 times. can do.
  • FIG. 8 shows a circuit example of the operational amplifiers 50 and 51.
  • the current source that supplies current to the MOS differential input stage is configured so that active Z deactivation can be controlled by the enable signal ENamp, and the output stage is configured by a source follower.
  • Enable signal ENamp This is an inverted signal of the control signal Cnt2.
  • the signal Vmon is referred to in the ON state (ON) of the switch 36.
  • the signal Vmon output in the ON state (ON) of the switch 36 is referred to by a tester not shown at an appropriate time 1 to t2.
  • the referenced voltage Vmon is used as the offset voltage Vofst.
  • This offset voltage Vofst is used as a reference voltage for the comparator in the tester.
  • Iddq X Rmeas + Vofst is used as the comparator comparison judgment voltage Veth, and it is obvious that there is a current leakage defect in the test step where the detection voltage Vmo exceeds the comparison judgment voltage. It becomes.
  • Figure 12 shows another example in which a circuit for supporting the IDDQ test is mounted on a semiconductor integrated circuit.
  • the test power supply terminal (terminal to be measured) 31 for IDDQ test is separated from the power supply terminal 25 and made independent.
  • the power supply terminal 25A is used as both a normal power supply terminal and a test power supply terminal (terminal to be measured) for IDDQ test.
  • a power switch 55 that connects the power terminal 25A and the internal circuit 22 in parallel with the first switch 35 and the resistor element 36 is disposed.
  • the power switch 55 is turned off, and the power Vddq for the IDDQ test can be supplied via the switches 35 and 36 and the resistance element 36. In other actual operations, the power switch 55 is turned on, and the switches 35 and 36 are turned off.
  • the IDDQ test circuit 30A is configured by using a part of the external interface buffer circuit 23 and the like only at the corner portion of the chip. Other configurations are the same as in FIG.
  • FIG. 13 illustrates details of the IDDQ test circuit 30A.
  • the control terminal 56 is a control terminal for inputting the switch control signal Cnt3 of the power switch 55.
  • the control terminals 56, 32, 33, and 41 are provided with input buffers whose inputs are pulled down to the circuit ground potential Vss, as in FIG.
  • the power supply switch 55 may be a simple MOS switch, but may be a part of a switch constituting a voltage regulator for stepping down the external power supply voltage.
  • the circuit block indicated by reference numeral 57 is a voltage regulator. This In this case, the switch 55 is not limited to one, but may be a plurality of transistors in series or a plurality of transistors in parallel.
  • the control signal Cnt3 can selectively suppress the output operation of the step-down voltage to the voltage regulator, so that the test power can be supplied to the internal circuit via the switches 35 and 36 and the resistance element 38 during the IDDQ test. .
  • the test power Vddq is supplied from the tester 3 via the power supply terminal 25A. According to the configuration of Fig. 13, a dedicated external connection electrode for Iddq measurement is not required.
  • FIG. 14 shows another example in which a circuit for supporting the IDDQ test is mounted on a semiconductor integrated circuit.
  • the internal circuit is understood as a functional module.
  • a central processing unit CPU
  • FPU floating point arithmetic unit
  • RAM random access memory
  • Functional modules such as read-only memory (ROM), direct memory access controller (DMAC), timer counter (CUNT), serial interface controller (SCI), and random logic circuit (LGC)
  • ROM read-only memory
  • DMAC direct memory access controller
  • CUNT timer counter
  • SCI serial interface controller
  • LGC random logic circuit
  • the current leakage defect 27 and the parasitic capacitance 28 are collectively referred to by reference numerals. Actually, the leakage current and parasitic capacitance that should be perceived in the IDDQ test have unique values in each of the internal circuits 22 (1) to 22 (n).
  • a plurality of test switches for connecting the IDDQ test circuit 30B to a corresponding internal circuit in order to enable at least individually an IDDQ test for the plurality of internal circuits 22 (l) to 22 (n).
  • 58 and a plurality of power switches 59 for connecting the power terminal 25B to the corresponding internal circuits 22 (1) to 22 (n) in parallel with the test switch 58.
  • FIG. 16 illustrates details of the IDDQ test circuit 30B.
  • the semiconductor integrated circuit 21B has a control circuit 61 for controlling the switch states of the power switch 59 and the test switch 58.
  • the first operation mode and the second operation mode can be specified by the control signal Cnt4 from the external terminal 62.
  • the control circuit 61 in which the first operation mode is designated turns off the plurality of test switches 58 and the plurality of power supplies. Control part or all of switch 59 to ON.
  • the control circuit 61 in which the second operation mode is designated turns off the plurality of power switches 59 and controls some or all of the plurality of test switches 58 to be in an on state.
  • the control circuit 61 is built in a system controller that controls the operation power supply Z stop for each circuit module in a micro computer, for example.
  • the control circuit 61 built in the system controller has a power supply control register (not shown) to which a control bit is assigned for each circuit module. When a CPU or the like sets multiple bits of control data in the power control register, the supply of operating power to the circuit module is stopped in response to the bit of the control data.
  • the control circuit 61 performs the control by the power switch 59 when the first operation mode is designated, and the control by the test switch 58 when the second operation mode is designated.
  • the control terminal 62 includes a buffer whose input is pulled down to the ground potential Vss in the same manner as described in FIG.
  • the first operation mode is provided. Is specified and power supply Z stop control corresponding to normal operation is enabled.
  • the second operation mode is specified, and the IDDQ test can be performed by applying the test power supply Vddq in units of at least circuit modules 22 (1) to 22 (N). It is.
  • the control data for the power supply control register may be set according to the test pattern.
  • the tester force may be directly controlled using an external terminal to which circuit module the test power supply Vddq is applied in the second operation mode.
  • the control circuit 61 is not limited to the case where the control function by the system controller is partially realized. It is not impeded to configure it as a dedicated circuit.
  • power supply Z stop control using the power control register, for some circuit modules 22 (1), the power switch 59 is turned off and the power switch 58 is turned on.
  • For (2) to 22 (N) set power switch 59 to ON and power switch 58 to OFF so that other circuit modules (22 (2) to 22 (N)) can be connected! /
  • test switch 58 By enabling selection of the internal circuit to be tested by IDDQ using test switch 58 By narrowing down the test target, more detailed defect analysis becomes possible. Rather than the meaning of a distributed test, current measurement is performed in a small area, so the total sum of leakage currents in the circuit itself is reduced, and it is possible to improve the measurement sensitivity of the increase in defective leakage current Iddq due to pure defects. it can.
  • FIG. 17 shows another example in which a circuit for supporting the IDDQ test is mounted on a semiconductor integrated circuit.
  • the semiconductor integrated circuit 21C mounted on the tester board 20C shown in FIG. 17 includes a determination circuit 63 that determines the output voltage of the amplifier 39 and outputs the determination result to the outside.
  • the decision circuit 63 has a reference voltage generation circuit (VRFG) 64 that generates a reference voltage Vref for sensing a defective read current Iddq with respect to the output of the amplifier 39.
  • a comparison circuit 65 for comparing the voltage Vmon is provided.
  • the comparison circuit 64 can be configured by, for example, the circuit of FIG.
  • the ratio of the currents lb 1 and lb 2 is the ratio of the gate widths of the MOS transistors M3 and M4.
  • the output of the comparison circuit 65 is supplied to the clock terminal of the D latch 66.
  • the data input terminal of D latch 66 is connected to the power supply Vcc and fixed at the noise level input. If the voltage Vmon exceeds the reference voltage Vref even once in the comparison circuit 65, the D latch 66 outputs a high level determination signal Scomp.
  • a high-level decision signal Scomp notifies that there was a defective leakage current. Tester 3 inputs this and recognizes that it is a defective device. Non-defective Z defective products can be easily detected.
  • Reference numeral 68 denotes a D flip-flop reset terminal.
  • the reference voltage generation circuit 64 has the test switch 58 turned on by the control circuit 61.
  • the reference voltage Vref corresponding to the internal circuit to be generated may be generated.
  • the sum of the sensing levels in the individual internal circuits to be tested can be generated as the reference voltage Vref.
  • the determination circuit 63 detects a failure (such as an increase in current leakage due to a voltage stress applied to the insulating film) due to deterioration of characteristics over time after being mounted on a circuit board that simply replaces the determination function of the tester. Etc. can also be used. For example, in response to power-on of a mounting board When a predetermined test mode is specified, a predetermined test pattern is input to the semiconductor integrated circuit 21C, the amplifier 39 is activated, the second operation mode is set to the control circuit 61, and the switch 35 , 36 and a logic circuit for monitoring the determination result Scomp may be provided on the mounting board.
  • a failure such as an increase in current leakage due to a voltage stress applied to the insulating film
  • a test pattern is generated by random logic, the amplifier 39 is activated, the second operation mode is set in the control circuit 61, the switches 35 and 36 are controlled, and the judgment result Scomp is monitored. If the logic circuit to be used is turned on in the semiconductor integrated circuit 21C, it is possible to detect a current leakage failure as a part of the function of BIST (Built In Self Test). When the occurrence of a failure due to deterioration of characteristics over time is detected, the semiconductor integrated circuit 21C may be replaced.
  • BIST Busilt In Self Test
  • the value obtained by converting the output of the amplifier 39 by an AD converter is the non-volatile It can be stored in memory. If the system is regularly maintained (for example, semiconductor integrated circuits used in automobiles), the test result output stored in the non-volatile memory is determined during maintenance, and the semiconductor integrated circuit over time The semiconductor integrated circuit 21 C can be replaced before a defect caused by deterioration becomes apparent.
  • test result output is transmitted via the network, regardless of whether periodic maintenance is performed or not. It becomes possible to take measures for exchanging the semiconductor integrated circuit 21C before this becomes obvious.
  • the test result output is held in time series in the semiconductor integrated circuit 21C, and the test results are leveled by performing statistical processing, and the leveled test results and the current test results are obtained. Or a test result at a predetermined timing (for example, at the time of shipment of the semiconductor integrated circuit 21C) and this test result are compared. It is detected that the comparison result of this time has become a leveled test result or a value that deviates from the test result at a predetermined timing, and within the system in which the semiconductor integrated circuit 21C is incorporated or via a network.
  • the leveling is not limited to a process such as an average that simply equalizes unevenness of sample values. Needless to say, the sample values are weighted using parameters for the old and new values and the operating environment, and appropriate statistical methods are used.
  • FIG. 19 illustrates operation timing using the determination circuit 63. All power switches 59 are turned off and the internal circuit test switch 58 to be tested for IDDQ is turned on. After this, the pattern is set according to the test pattern when the switches 35 and 36 are on, and automatic judgment is performed by the judgment circuit 63 when the switches 35 and 36 are off.
  • circuit constants such as the capacitance value and resistance of the capacitive element in the IDDQ test circuit can be appropriately changed according to the specific circuit configuration and circuit characteristics.
  • the present invention is not limited to a microcomputer, and can be applied to IDDQ tests of various semiconductor integrated circuits such as a memory and an accelerator.
  • the semiconductor integrated circuit is not limited to a CMOS integrated circuit, but may be a mixed with a bipolar integrated circuit or a mixed with a digital circuit and an analog circuit. Further, the semiconductor integrated circuit is not limited to the clock motivation circuit, and may be an asynchronous circuit.

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Abstract

　テスタボード１はテスト用回路１１を有する。テスト用回路は、電源供給端子４と半導体デバイス２とを接続する経路に直列に挿入された第１スイッチ１３及び第２スイッチ１４を備える。更に、前記第１スイッチと前記第２スイッチとの間に接続された第１容量素子１５、前記第２スイッチと前記半導体デバイスとを結合する経路に接続された第２容量素子１６、第２スイッチに並列接続された抵抗素子１８、及び抵抗素子の両端の電位差を増幅するアンプ１７を有する。第１スイッチ及び第２スイッチのオン状態において、第１容量素子及び前記第２容量素子は前記電源供給端子から供給される電源によって充電される。第１スイッチ及び第２スイッチがオフ状態に遷移したとき、電荷再配分によって前記第１容量素子から半導体デバイスに向かう電流が流れる。その電流により前記抵抗素子の両端に形成される電位差の大小によって欠陥による電流リークの有無を識別する。

Description

明 細 書
接続装置、 IDDQテスト方法及び半導体集積回路
技術分野
[0001] 本発明は IDDQ (静的電源電流若しくは静的漏洩電流)テスト技術に係り、被測定 デバイス（DUT: Device Under Test)を搭載してテスタに接続する接続装置、 IDDQ テスト方法、及び IDDQテストの支援機能を備えた半導体集積回路に適用して有効 な技術に関する。
背景技術
[0002] IDDQテストは被測定デバイスの静的電源電流を計測するためのテストである。相 補型 MOS (CMOS)回路は入力がハイレベル又はローレベルに固定されていれば 貫通電流は流れないはずであるから、そのような入力固定時に相当の電流が流れれ ばその回路に欠陥があるということになる。特許文献 1には IDDQテスト技術について 記載がある。これによれば、テスタの電源力ゝら被測定デバイスへの電源供給経路の 途中に第 1スィッチを配置し、これと同相でスィッチ制御される第 2スィッチを介して電 源供給経路の電圧を電源側でセンス可能とし、電源のより正確な制御を可能として いる。第 1スィッチ力も被測定デバイスへの電源供給経路には寄生キャパシタと共に I DDQテストによる測定を容易にするための補助キャパシタが接続される。前記第 1及 び第 2のスィッチをオン状態にして被測定デバイスに電力を与え、この電力によって 前記補助キャパシタゃ寄生キャパシタの充電も行われる。 IDDQテストによる測定を 行うときは前記第 1及び第 2のスィッチをオフ状態とし、これにより、前記補助キャパシ タゃ寄生キャパシタの充電電荷の移動によって被測定デバイス側の電源供給経路 の電圧が減衰する。テスタ側では、その減衰をサンプリングし、所定の電圧閾値よりも 下に下降するまでの時間を演算し、それを用いることによって、被測定デバイスの単 なる合格 Z不合格判定よりも詳細な情報を得られるようにするものである。この文献に 記載の技術において第 1スィッチをオフにするのは電源供給経路の電圧を減衰させ るためである。
[0003] 特許文献 1 :特開平 10— 142288号公報 発明の開示
発明が解決しょうとする課題
[0004] 本発明者は、 IDDQテストの高速ィ匕について検討した。特許文献 1の記載に代表さ れるように、被測定デバイス側の電源供給経路にお!ヽて所定時間に対する電圧減衰 量を測定する手法では、その測定に、当該電源供給経路の時定数に依存する比較 的長 、動作時間を待たなければならな 、。前記電源供給経路に電源安定化容量や 寄生容量が多く存在し、配線抵抗も比較的大きいからである。量産時におけるテスト コストを考慮すれば IDDQテストに費やすことができる時間には限界がある。このため 、単なる合格 Z不合格の判定だけでなぐ故障箇所の検出や解析などにも IDDQテ ストを用いようとすると、多くのファンクションパターンに対応して IDDQテストを高速に 実施することが不可欠になる。例えばメガヘルツオーダーの周波数で動作するプロ セッサに対してキロへルツオーダの周波数に同期した IDDQテストを行っていたので は、 IDDQテストを用いた高機能な検証を行うことは難しい。 IDDQテストの高速ィ匕は 、量産製品の品質向上、テストコストの削減、更には欠陥分析技術の向上等の全て の点にお 、て、不可欠になるものであると考えられる。
[0005] 更に、 IDDQテストにおいて被測定デバイスの外側に流れる電流を計測する手法 では、被測定デバイス側の電源供給経路に配置される電源安定ィ匕キャパシタの容量 値が比較的大きいので、少なくともそのように大きなキャパシタの電荷移動を伴って 生ずる状態変化を検出対象とする場合に、 IDDQテストの高速化は、それによる制限 を免れることは難しい。 IDDQテストの更なる高速ィ匕を図る上ではその点についても 考慮すべきことが本発明者によって見出された。
[0006] また半導体集積回路の微細化と動作電圧の低下が進んでいることにより、 CMOS 回路に流れるサブスレショルド電流が大きくなつているという現状もある。このようなサ ブスレショルド電流と IDDQテストにより検出すべき静的漏洩電流との弁別が困難にな つていることも本発明者により見出された。
[0007] 本発明の目的は IDDQテストの高速ィ匕を実現することにある。
[0008] 更に本発明の目的は、半導体集積回路に流れる電流量を測定することにより、回 路に不良を有するものと正常なものとの弁別を容易にすることにある。 [0009] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段
[0010] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0011] 〔1〕《接続装置》
本発明に係る接続装置（1)は、搭載した半導体デバイス (2)をテスタ（3)に接続す るものである。接続装置は、前記テスタカゝら供給される電源 (Vddq)を受ける電源供 給端子 (4)と、前記電源供給端子に接続する電源配線 (10)と、前記電源配線に接続 する半導体デバイス (2)と、前記電源配線の途中に配置されたテスト用回路 (11)とを 有する。前記テスト用回路は、前記電源供給端子と前記半導体デバイスとを接続す る経路に直列に挿入された第 1スィッチ（13)及び第 2スィッチ（14)と、前記第 1スィ ツチと前記第 2スィッチとの間に接続された第 1容量素子（15)と、前記第 2スィッチと 前記半導体デバイスとを結合する経路に接続された第 2容量素子（16)と、前記第 2 スィッチに並列接続された抵抗素子（18)と、前記抵抗素子の両端の電位差を増幅 するアンプ（17)とを有する。前記第 1スィッチ及び第 2スィッチのオン状態において、 前記第 1容量素子及び前記第 2容量素子は前記電源供給端子から供給される電源 によって充電され、前記第 1スィッチ及び第 2スィッチがオン状態力 オフ状態に遷移 したとき、電荷再配分によって前記経路に前記第 1容量素子から前記半導体デバイ スに向かう電流を流す。
[0012] 半導体デバイスの回路状態を遷移させる動作状態において前記第 1スィッチ及び 第 2スィッチをオン状態とし、これによつて前記第 1容量素子及び前記第 2容量素子も 充電される。遷移された回路状態を保持する保持状態では前記第 1スィッチ及び第 2 スィッチをオン状態力 オフ状態に遷移する。これにより、第 1容量素子と第 2容量素 子との間の電荷再配分によって前記第 1容量素子から前記半導体デバイスに向かう 電流が流れる。要するに、充電時には電源供給端子に直列に接続された第 1容量素 子と第 2容量素子には各々の容量値に比例した電荷が充電される。直列された第 1 容量素子と第 2容量素子が電源供給端子から切り離されると、双方の容量素子の直 列された容量電極間において容量値の大きい方力 小さい方に向けて電荷が移動 する。このときの電流に応じて前記抵抗素子の両端に電位差が形成される。抵抗素 子に流れる電流値は半導体デバイスに流れ込む電流に影響を受ける。容量素子の 直列された容量電極間には半導体デバイスの電源端子が接続されているから、当然 そのときの電荷再配分には半導体デバイスの電源系寄生容量も寄与するのは当然 であるが、欠陥による電流リークの影響も受けることになる。したがって、欠陥による電 流リークの有無を、前記抵抗素子の両端の電位差によって識別可能になる。前記抵 抗素子に電流が流れさえすればその両端に電位差が形成される。電流値の大小が 直接抵抗素子の電位差に反映される。電流経路の電圧が減衰するのを検出するとき のように電流経路の時定数に応じた時間の経過を待つことを要しな 、。このように、 前記第 1スィッチ及び第 2スィッチをオフ状態にして力 アンプの出力が確定するタイ ミングは早いから、テスタは半導体デバイスにおける回路状態の遷移と保持との繰り 返しの動作周期を短くすることが可能になり、結果として、 IDDQテストを高速に行うこ とが可能になる。 IDDQテストの高速ィ匕により、単位時間当たりに処理できる IDDQテ ストによるサンプリング回数を増やすことができるので、高度な不良解析も容易になり 、量産製品の品質向上、テストコストの削減、更には欠陥分析技術の向上等の全て の点において、優れた効果を発揮する。
[0013] 〔2〕本発明の別の観点によると、半導体デバイス（2)をテスタ（3)に接続するための 接続装置（1)は、前記テスタから供給される電源を受ける電源供給端子 (4)と、前記 電源供給端子に接続する電源配線 (10)と、前記電源配線に接続する半導体デバイ ス（2)と、前記電源配線の途中に配置されたテスト用回路（11)とを有する。前記テス ト用回路は、前記電源供給端子と前記半導体デバイスとを接続する経路に直列に挿 入された第 1スィッチ（13)及び第 2スィッチ（14)と、前記第 1スィッチと前記第 2スイツ チとの間に接続された第 1容量素子（15)と、前記第 2スィッチと前記半導体デバイス とを結合する経路に接続された第 2容量素子（16)と、前記第 2スィッチに並列接続さ れた抵抗素子（18)と、前記抵抗素子の両端の電位差を増幅するアンプ（17)とを有 する。そして、前記第 1容量素子は前記第 2容量素子よりも大きな容量値を有する。
[0014] これによれば、半導体デバイスの回路状態を遷移させる動作状態において、テスタ により前記第 1スィッチ及び第 2スィッチをオン状態とすれば、前記第 1容量素子及び 前記第 2容量素子も充電される。遷移された回路状態を保持する保持状態では、テ スタにより前記第 1スィッチ及び第 2スィッチをオン状態力 オフ状態に遷移する。そう すると、前記第 1容量素子は前記第 2容量素子よりも大きな容量値を有するから、第 1 容量素子と第 2容量素子との間の電荷再配分によって前記第 1容量素子から前記半 導体デバイスに向力 電流が流れる。従って上記同様に、 IDDQテストの高速ィ匕を実 現することができる。
[0015] 本発明の具体的な一つの形態として、前記第 2容量素子は電源の安定ィ匕容量であ り、例えば前記第 1容量素子は前記第 2容量素子に対して 10倍以上の容量値を有 する。
[0016] テスタによる IDDQテストのための直接的な制御の観点からすれば、前記第 1スイツ チ及び第 2スィッチのスィッチ制御信号を入力する外部制御端子（5, 6)を有し、また 、前記アンプの出力に接続する外部出力端子を有するのがよい。
[0017] 〔3〕《IDDQテスト方法》
本発明に係る IDDQテスト方法は、第 1処理乃至第 3処理を含む。第 1処理は、電 源供給端子 (4)力 順次直列に接続された第 1スィッチ（13)及び第 2スィッチ（14) を通して半導体デバイス（2)に電源を供給するとき、前記第 1スィッチと前記第 2スィ ツチとの間に接続された第 1容量素子（15)と、前記第 2スィッチと前記半導体デバイ スとを結合する経路に接続された電源安定ィヒのための第 2容量素子（16)とを充電す る処理である。第 2処理は、前記第 1スィッチ及び第 2スィッチをオン状態からオフ状 態に遷移させ、電荷再配分により前記第 1容量素子から、前記第 2スィッチに並列接 続された抵抗素子（18)を介して前記半導体デバイスに向カゝぅ電流を流す処理であ る。第 3処理は、前記電流が流れるとき前記抵抗素子の両端の電位差をアンプ（17) で増幅して出力する処理である。
[0018] これによれば、半導体デバイスの回路状態を遷移させるとき、第 1処理により前記第 1スィッチ及び第 2スィッチをオン状態とすれば、前記第 1容量素子及び前記第 2容 量素子も充電される。遷移された回路状態を保持するときは、第 2処理により前記第 1スィッチ及び第 2スィッチをオン状態力 オフ状態に遷移する。そうすると、第 1容量 素子と第 2容量素子との間の電荷再配分によって前記第 1容量素子から前記半導体 デバイスに向力う電流が流れる。このとき第 3処理により、前記電流が流れるとき前記 抵抗素子の両端の電位差をアンプで増幅して出力する。テスタは半導体デバイスの 回路状態の遷移と保持を繰り返す毎にアンプの出力をサンプリングする。前述のよう に、前記第 1スィッチ及び第 2スィッチをオフ状態にして力 アンプの出力が確定する タイミングは早いから、テスタは半導体デバイスにおける回路状態の遷移と保持との 繰り返しの動作周期を短くすることが可能になり、結果として、 IDDQテストを高速に 行うことが可能になる。 IDDQテストの高速ィ匕により、単位時間当たりに処理できる ID DQテストによるサンプリング回数を増やすことができるので、高度な不良解析も容易 になり、量産製品の品質向上、テストコストの削減、更には欠陥分析技術の向上等の 全ての点において、優れた効果を発揮する。
[0019] 更には、複数の半導体デバイスに対して本発明に係る IDDQテストを実施し、アン プ（ 17)の出力の統計を取ることにより、アンプ（ 17)の出力にっ 、て多数グループに 属する半導体デバイスと少数グループに属する半導体デバイスの弁別をすることが できる。回路の微細化と動作電圧低下により生じているサブスレショルド電流は多数 グループ Z少数グループの 、ずれの半導体デバイスでも同程度に生じて 、ると考え られることから、サブスレショルド電流の多少による影響を排除し、 IDDQテストによる 不良検出を容易にすることができる。
[0020] 本発明の具体的な一つの形態として、前記半導体デバイスの動作基準クロック信 号 (CLK)の周期毎に前記第 1処理乃至第 3処理を繰り返し、周期毎に前記アンプの 出力を蓄積する。
[0021] 本発明の更に具体的な一つの形態として、前記半導体デバイスはクロック信号 (CL K)に同期動作され、少なくとも前記クロック信号の遷移期間を含み前記クロック信号 の半周期よりも短い期間に前記第 1処理を行なう。例えば半導体デバイスは CMOS 集積回路である。
[0022] 〔4〕《半導体集積回路》
本発明に係る半導体集積回路（21)は、テスト用電源 (Vddq)が印加される被測定 用端子（31)と、前記被測定用端子に接続する IDDQテスト回路（30)と、前記 IDDQ テスト回路に接続する内部回路（22)とを有する。前記 IDDQテスト回路は、前記被 測定用端子と内部回路を接続する経路に直列に挿入された第 1スィッチ（35)及び 第 2スィッチ（36)と、前記第 1スィッチと前記第 2スィッチとの間に接続された容量素 子 (37)と、前記第 2スィッチに並列接続された抵抗素子 (38)と、前記抵抗素子の両 端の電位差を増幅するアンプ (39)とを有する。前記容量素子は前記内部回路の電 源供給経路に寄生する寄生容量 (28)よりも大きな容量値を有する。
[0023] これによれば、内部回路の状態を遷移させるとき、前記第 1スィッチ及び第 2スイツ チをオン状態とすれば、前記容量素子及び内部回路の寄生容量も充電される。遷移 された回路状態を保持するときは、前記第 1スィッチ及び第 2スィッチをオン状態から オフ状態に遷移する。そうすると、容量素子と内部回路の寄生容量素子との間の電 荷再配分によって前記容量素子から前記内部回路に向かう電流が流れる。このとき の電流に応じて前記抵抗素子の両端に電位差が形成される。内部回路の欠陥によ る電流リークがあれば、当該電流はその電流リークの影響を受けて大きくなる。したが つて、欠陥による電流リークの有無を、前記抵抗素子の両端の電位差によって識別 可能になる。前記抵抗素子に電流が流れさえすればその両端に電位差が形成され る。電流値の大小が直接抵抗素子の電位差に反映される。電流経路の電圧が減衰 するのを検出するときのように電流経路の時定数に応じた時間の経過を待つことを要 しない。特に、 IDDQテスト回路で用いる前記容量素子はオンチップの容量素子であ り、回路基板上の外付け容量素子に比べて格段に小さい。前記容量素子は前記接 続装置における第 1容量素子に相当し、前記回路の電源系寄生容量は第 2容量素 子に相当する。第 2容量素子は半導体デバイスの電源安定化容量であり、そもそもあ る程度の大きさが必要であり、第 1容量はそれよりも更に大きな容量になる。本発明の 場合、前記容量素子及び寄生容量は相当小さいから、その充放電に際して外付け の電源安定化容量の充電状態も安定し、前記第 1スィッチ及び第 2スィッチをオン状 態にしたとき前記容量素子及び寄生容量の充電動作、前記第 1スィッチ及び第 2スィ ツチをオフ状態にしたときの電荷再配分動作も極めて高速ィ匕することが可能になる。
[0024] このように、本発明に係る半導体集積回路によれば、外付けの電源安定ィ匕キャパシ タのように容量値が比較的大きなキャパシタの電荷移動を伴って生ずる状態変化を 検出対象とすることを要しないので、其れによる制限からも逃れることができ、 IDDQ テストの更なる高速ィ匕に資することができる。高度な不良解析も更に容易化し、集積 度の増大と動作速度の高速ィ匕が著しい半導体集積回路に対し、量産製品の品質向 上、テストコストの削減、欠陥分析技術の向上等の全ての点において、更なる改善が 可會 になる。
[0025] 本発明の具体的な一つの形態として、前記第 1スィッチ及び第 2スィッチのオン状 態において、前記容量素子及び寄生容量は前記被測定用端子から供給される電源 によって充電可能にされる。前記第 1スィッチ及び第 2スィッチがオン状態からオフ状 態に遷移したとき、電荷再配分によって前記容量素子力も前記内部回路に向力 電 流を流す。
[0026] 本発明の更に具体的な一つの形態として、前記内部回路はクロック信号に同期動 作される。前記第 1スィッチ及び第 2スィッチのオン状態は、少なくとも前記クロック信 号 (CLK)の遷移期間を含み且つクロック信号の半周期よりも短い期間とされる。
[0027] 本発明の更に別の具体的な一つの形態として、 IDDQテスト回路のスィッチ制御を テスタに委ねる場合は、前記第 1スィッチ及び前記第 2スィッチのスィッチ制御信号を 入力する第 1外部制御端子 (32)を有する。このとき、前記第 1外部制御端子に入力 端子が接続され、出力端子が前記第 1スィッチ及び第 2スィッチのスィッチ制御端子 に接続された入力バッファ (40)を設け、前記第 1外部制御端子を前記第 1スィッチ 及び第 2スィッチをオフ状態とするように回路の接地端子又は電源端子に高抵抗接 続しておけばよい。これにより、前記第 1外部制御端子にはパッケージの端子を割り 当てる必要はない。
[0028] また、前記アンプの活性ィ匕制御信号を入力する第 2外部制御端子 (41)を有する。
このとき、前記第 2外部制御端子に入力端子が接続され、出力端子が前記アンプの 活性ィヒ制御端子に接続された入力バッファ (42)を設け、前記第 2外部制御端子を 前記第 1スィッチ及び第 2スィッチをオフ状態とするように回路の接地端子又は電源 端子に高抵抗接続しておけばよい。これにより、前記第 2外部制御端子にはパッケ一 ジの端子を割り当てる必要はな 、。
[0029] 本発明の更に別の具体的な一つの形態として、前記第 1スィッチ及び抵抗素子と 並列形態で前記被測定用端子と内部回路とを接続する電源スィッチ 55を更に有す る。前記被測定用端子は IDDQテストの電源電圧 (Vddq)の供給と実動作における 電源電圧の供給とに兼用される。
[0030] 本発明の更に別の具体的な一つの形態として、半導体集積回路 (21B)は、前記 内部回路（22 (1)〜22 (n) )を複数個有し、 IDDQテスト回路（30B、 30C)を対応す る内部回路に接続する複数のテストスィッチ（58)と、前記テストスィッチと並列形態で 前記被測定用端子を対応する内部回路に接続する複数の電源スィッチ (59)とを更 に有する。前述の手法による IDDQテストを内部回路単位で行うことが可能になる。
[0031] 本発明の更に具体的な一つの形態として、半導体集積回路 (21B)は、前記電源ス イッチ及びテストスィッチのスィッチ状態を制御する制御回路（61)を有する。前記制 御回路は、例えば第 1動作モードの指定と第 2動作モードの指定が可能にされる。前 記第 1動作モードが指定された制御回路は、前記複数のテストスィッチをオフ状態と し、前記複数の電源スィッチの一部又は全てをオン状態に制御する。前記第 2動作 モードが指定された制御回路は、前記複数の電源スィッチをオフ状態とし、前記複数 のテストスィッチの一部又は全てをオン状態に制御する。
[0032] 〔5〕《内部回路単位の IDDQテスト》
本発明の別の観点による半導体集積回路（21B, 21C)は内部回路単位の IDDQ テストを可能とするものである。即ち、半導体集積回路は、複数の内部回路と、前記 内部回路に一対一対応で設けられた複数の電源スィッチ (59)と、前記複数の電源 スィッチに共通接続される外部電源端子（25A)と、前記外部電源端子に接続された IDDQテスト回路（30B、 30C)と、前記 IDDQテスト回路を対応する前記内部回路に 接続する複数のテストスィッチ（58)と、前記電源スィッチ及びテストスィッチのスイツ チ状態を制御する制御回路（61)とを有する。前記 IDDQテスト回路は、前記テストス イッチに直列接続された接続形態を有し相互に直列接続された第 1スィッチ（35)及 び第 2スィッチ（36)と、前記第 1スィッチと前記第 2スィッチとの間に接続された容量 素子（37)と、前記第 2スィッチに並列接続された抵抗素子（38)と、前記抵抗素子の 両端の電位差を増幅するアンプ (39)とを有する。前記容量素子は前記複数の内部 回路の電源ラインにおける寄生容量 (28)よりも大きな容量値を有する。外部電源端 子に接続する内部回路をテストスィッチにより選択することによって内部回路単位の I DDQテストが可能になる。テスト対象を絞ることによって更に詳細な欠陥分析も可能 になる。この半導体集積回路も前述した通り、 IDDQテストの高速ィ匕に資することがで きる。
[0033] 本発明の一つの具体的な形態として、前記制御回路は、第 1動作モードの指定と 第 2動作モードの指定が可能にされる。前記第 1動作モードが指定された制御回路 は、前記複数のテストスィッチをオフ状態とし、前記複数の電源スィッチの一部又は 全てをオン状態に制御する。前記第 2動作モードが指定された制御回路は、前記複 数の電源スィッチをオフ状態とし、前記複数のテストスィッチの一部又は全てをオン 状態に制御する。前記第 2動作モードにおいて、前記第 1スィッチ及び第 2スィッチを オン状態にして前記容量素子及び寄生容量を前記電源供給端子から供給される電 源によって充電し、前記第 1スィッチ及び第 2スィッチをオン状態力 オフ状態に遷移 したとき電荷再配分によって前記容量素子から前記内部回路に向かう電流を流す。
[0034] 本発明の更に具体的な形態として、前記内部回路はクロック信号 (CLK)に同期動 作され、少なくとも前記クロック信号の遷移期間を含み前記クロック信号の半周期より も短い期間に前記第 1スィッチ及び前記第 2スィッチをオン状態とする。
[0035] 本発明の更に具体的な形態として、半導体集積回路は前記アンプの出力端子に 接続する外部出力端子 (33)を有する。
[0036] 或いは、前記アンプの出力電圧を判定して、その判定結果を外部に出力する判定 回路（63)を更に有してもよい。これにより半導体集積回路（21C)はセルフテストが 可會 になる。
[0037] 〔6〕《IDDQテストの解析方法》
本発明の別の観点によるテスト方法で用いる半導体集積回路は、複数の内部回路 と、前記内部回路に一対一対応で設けられた複数の電源スィッチと、前記複数の電 源スィッチに共通接続される外部電源端子と、前記外部電源端子に接続された IDD Qテスト回路と、前記 IDDQテスト回路を対応する前記内部回路に接続する複数のテ ストスィッチと、前記電源スィッチ及びテストスィッチのスィッチ状態を制御する制御回 路とを有する。前記 IDDQテスト回路は、前記テストスィッチに直列接続された接続 形態を有し相互に直列接続された第 1スィッチ及び第 2スィッチと、前記第 1スィッチ と前記第 2スィッチとの間に接続された容量素子と、前記第 2スィッチに並列接続され た抵抗素子と、前記抵抗素子の両端の電位差を増幅するアンプとを有する。テスト方 法は、前記半導体集積回路について IDDQテストを行った結果を複数個の半導体 集積回路について平準化を行い、平準値力 離れた IDDQテスト結果を出力した半 導体集積回路について不良解析を行い不良の有無を検出する。
[0038] 〔7〕《セルフテスト機能》
本発明の別の観点による半導体集積回路は、複数の内部回路と、前記内部回路 に一対一対応で設けられた複数の電源スィッチと、前記複数の電源スィッチに共通 接続される外部電源端子と、前記外部電源端子に接続された IDDQテスト回路と、 前記 IDDQテスト回路を対応する前記内部回路に接続する複数のテストスィッチと、 前記電源スィッチ及びテストスィッチのスィッチ状態を制御する制御回路とを有する。 前記 IDDQテスト回路は、前記テストスィッチに直列接続された接続形態を有し相互 に直列接続された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スイツ チとの間に接続された容量素子と、前記第 2スィッチに並列接続された抵抗素子と、 前記抵抗素子の両端の電位差を増幅するアンプとを有する。この半導体集積回路は 、動作期間中の所定のタイミングにおいて、 IDDQテストを行った結果を保持し、それ 以前に行った IDDQテスト結果を平準化した平準値と比較し、該平準値力 離れた I DDQテスト結果を出力したことを検出して、所定の出力を可能とする。
[0039] 本発明の更に別の観点による半導体集積回路は、複数の内部回路と、前記内部 回路に一対一対応で設けられた複数の電源スィッチと、前記複数の電源スィッチに 共通接続される外部電源端子と、前記外部電源端子に接続された IDDQテスト回路 と、前記 IDDQテスト回路を対応する前記内部回路に接続する複数のテストスィッチ と、前記電源スィッチ及びテストスィッチのスィッチ状態を制御する制御回路とを有す る。前記 IDDQテスト回路は、前記テストスィッチに直列接続された接続形態を有し 相互に直列接続された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2ス イッチとの間に接続された容量素子と、前記第 2スィッチに並列接続された抵抗素子 と、前記抵抗素子の両端の電位差を増幅するアンプとを有する。この半導体集積回 路は動作期間中の所定のタイミングにお 、て IDDQテストを行 、、それ以前の所定 のタイミングで行った IDDQテスト結果と比較し、該以前の所定のタイミングで行った I DDQテスト結果の値力 離れた IDDQテスト結果を出力したことを検出して、所定の 出力を可能とする。
発明の効果
[0040] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。
[0041] すなわち、 IDDQテストの高速ィ匕を実現することができる。
図面の簡単な説明
[0042] [図 1]図 1は IDDQテストに着目したテスタボードの回路を例示する回路図である。
[図 2]IDDQテストを支援するための回路を搭載した半導体集積回路を例示するプロ ック図である。
[図 3]IDDQテスト回路の詳細な一例を示す回路図である。
[図 4]IDDQテスト回路の更に具体的な例を示す回路図である。
[図 5]IDDQテストのテストステップにおける IDDQテスト回路の動作タイミング図であ る。
[図 6]差動アンプの一例を示す回路図である。
[図 7]差動アンプの別の例を示す回路図である。
[図 8]差動アンプに含まれるオペアンプを例示する回路図である。
[図 9]差動アンプのオフセット電圧を検出する構成を例示する回路図である。
[図 10]オフセット電圧の検出動作を例示するタイミングチャートである。
[図 11]このオフセット電圧を用いた比較判定動作を例示する波形図である。
[図 12]IDDQテストを支援するための回路を半導体集積回路に搭載した別の例を示 すブロック図である。
[図 13]図 12の IDDQテスト回路の詳細を例示する回路図である。
[図 14]IDDQテストを支援するための回路を半導体集積回路に搭載した更に別の例 を示すブロック図である。
[図 15]マイクロコンピュータの場合に内部回路を複数の機能モジュールとして再分ィ匕 して把握した機能モジュールの種別を例示する説明図である。
[図 16]図 14の IDDQテスト回路の詳細を例示する回路図である。
圆 17]IDDQテストを支援するための回路を半導体集積回路に搭載した更に別の例 を示すブロック図である。
圆 18]図 17の判定回路に採用した比較回路の一例を示す回路図である。
[図 19]判定回路を用いた動作タイミングチャートである。
符号の説明
1 テスタボード
2 半導体デバイス (DUT)
3 テスタ (TSTR)
4 電源供給端子
5, 6 制御端子
7 テスト出力端子 7
8 外部端子
Vddq IDDQテスト用電源
11 テスト用回路
13第 1スィッチ 13
14 第 2スィッチ
15 第 1容量素子
16 第 2容量素子
17 差動アンプ (AMP)
18 抵抗素子
20、 20A、 20B、 20C テスタボード
21、 21A、 21B、 21C 半導体集積回路
22 内部回路
22(l)〜22 (n) 内部回路
23 外部インタフェースバッファ回路
24 外部接続電極 、25A 電源端子
接地端子
電流リーク性の欠陥を模式的に示す高抵抗接続 内部回路の電源供給系の寄生容量
電源安定化容量素子
、 30A、 30B IDDQテスト回路
被測測定端子としてのテスト用電源端子 テスト用制御端子
テスト用出力端子
第 1スィッチ
第 2スィッチ
容量素子 37
抵抗素子
差動アンプ
バッファ
制御端子
ノッファ
, 44 抵抗素子
オペアンプ
電源スィッチ
制御端子
電圧レギユレータ
テストスィッチ
電源スィッチ
判定回路
基準電圧発生回路 (VRFG)
比較回路
Dラッチ Scomp 判定信号
発明を実施するための最良の形態
[0044] 《テスタボード》
図 1には IDDQテストに着目したテスタボードの回路が例示される。同図に示される テスタボード 1は搭載した半導体デバイス (DUT) 2をテスタ (TSTR)3に接続する接 続ボードを構成する。テスタ 3はワークステーションを主体に前記テスタボードを当該 ワークステーションに接続するインタフェース回路を備えて構成される。
[0045] テスタボードにはチップ若しくはペレット、又はゥエーハ状の複数の半導体デバイス 2が搭載されるが、ここでは搭載された 1個の前記半導体デバイスに対応する IDDQ テストのための回路構成が代表的に示される。半導体デバイス 2は例えば CMOS集 積回路とされる。
[0046] テスタボード 1は IDDQテストのための外部端子として電源供給端子 4、制御端子 5 , 6、テスト出力端子 7を有する。外部端子 8はテスタ 3に接続された半導体デバイス 2 との間のアドレス、データ及びクロック信号等の入出力や、テスト用のその他の信号の 入出力を行うためのインタフェース端子を総称する。前記電源供給端子 4には前記テ スタ 3から IDDQテスト用電源 Vddqが供給される。この電源供給端子 4には電源配線 10が接続され、電源配線 10には半導体デバイス 2の電源端子が結合する。前記電 源配線の途中には IDDQテストのためのテスト用回路 11を有する。テスト用回路 11 は、前記電源供給端子 4と前記半導体デバイス 2とを接続する経路に直列に挿入さ れた第 1スィッチ 13及び第 2スィッチ 14を有する。第 1スィッチ 13はテスタ 3の制御端 子 5から入力されるスィッチ制御信号によってスィッチ制御される。同じく第 2スィッチ 14はテスタ 3の制御端子 6から入力されるスィッチ制御信号によってスィッチ制御さ れる。第 1スィッチ 13と第 2スィッチ 14との間には第 1容量素子 15が接続される。第 2 スィッチ 14と半導体デバイス 2とを結合する経路には第 2容量素子 16が結合される。 第 2容量素子 16は IDDQテストのためにだけ設けられているものではなぐ一般的に 必要とされる電源安定ィ匕容量を総称するものであり、ここではこれを IDDQテストに流 用して 、る。仮に電源安定ィ匕容量を用いなくても済む場合には IDDQテストのために 第 2容量素子 16を設けることになる。前記第 2スィッチ 14には抵抗素子 18が並列接 続され、抵抗素子 18の両端の電位差を差動アンプ (AMP)17で増幅する。差動アン プ 17の出力がテスト出力端子 7に結合される。
[0047] 前記テスト用回路 11において、前記第 1スィッチ 13及び第 2スィッチ 14のオン状態 において、前記第 1容量素子 15及び前記第 2容量素子 16は前記電源供給端子 4か ら供給される電源によって充電され、前記第 1スィッチ 13及び第 2スィッチ 14がオン 状態力もオフ状態に遷移したとき、容量素子 15, 16の電荷再配分によって抵抗素子 16に電流が流れるようになつている。例えば、第 1容量素子 15から前記半導体デバ イス 2に向力う電流を流す。そのためには第 1容量素子 15と第 2容量素子 16の容量 値にある程度の差があれば良ぐ例えば、電源安定ィ匕容量としての用途を考慮すると 第 2容量素子 16は例えば 0.： Fとされ、このとき第 1容量素子 15は例えばその 10 倍の とされる。
[0048] IDDQテストでは半導体デバイス 2にテスト用のファンクションパターン（テストパター ン)を与え、半導体デバイス 2の回路状態を遷移される動作状態、遷移された回路状 態を保持する保持状態を繰り返して!/ヽく。 CMOS半導体集積回路では前記動作状 態において遷移電流が電源端子と接地端子間に貫通する。不良がなければ前記保 持状態ではそのような貫通電流は流れないはずである。
[0049] 半導体デバイス 2の回路状態を遷移させる動作状態において前記第 1スィッチ 13 及び第 2スィッチ 14をオン状態とし、これによつて前記第 1容量素子 15及び前記第 2 容量素子 16も充電される。遷移された回路状態を保持する保持状態では前記第 1ス イッチ 13及び第 2スィッチ 14をオン状態力 オフ状態に遷移する。これにより、第 1容 量素子 15と第 2容量素子 16との間の電荷再配分によって前記第 1容量素子 15から 前記半導体デバイス 2に向力 電流が流れる。要するに、充電時には電源供給端子 4に直列に接続された第 1容量素子 15と第 2容量素子 16には各々の容量値に比例 した電荷が充電される。直列された第 1容量素子 15と第 2容量素子 16が電源供給端 子 4から切り離されると、双方の容量素子 15, 16の直列された容量電極間において 容量値の大きい方力 小さい方に向けて電荷が移動する。このときの電流に応じて 前記抵抗素子 18の両端に電位差が形成される。抵抗素子 18に流れる電流値は半 導体デバイス 2に流れ込む電流に影響を受ける。容量素子 15, 16の直列された容 量電極間には半導体デバイス 2の電源端子が接続されているから、当然そのときの 電荷再配分には半導体デバイスの電源系寄生容量も寄与するのは当然であるが、 欠陥による電流リークの影響も受けることになる。したがって、欠陥による電流リークの 有無を、前記抵抗素子 18の両端の電位差によって識別可能になる。その電位差は 差動アンプ 17で増幅され、検出信号 Vmonとしてテスト出力端子 7からテスタ 3に供 給される。
[0050] 前記抵抗素子 18に電流が流れさえすればその両端に電位差が形成される。電流 値の大小が直接抵抗素子 18の電位差に反映される。電流経路の電圧が減衰するの を検出するときのように電流経路の時定数に応じた時間の経過を待つことを要しない 。このように、前記第 1スィッチ 15及び第 2スィッチ 16をオフ状態にして力も差動アン プ 17の出力が確定するタイミングは早いから、テスタ 3は半導体デバイス 2における 回路状態の遷移と保持と繰り返しの動作周期を短くすることが可能になる。即ち、半 導体デバイス 2の動作サイクルを規定するクロック信号の周波数を高くして、 IDDQテ ストを高速に行うことが可能になる。 IDDQテストの高速ィ匕により、単位時間当たりに 処理できる IDDQテストによる検出信号 Vmonのサンプリング回数を増やすことがで きるので、高度な不良解析も容易になり、量産製品の品質向上、テストコストの削減、 更には欠陥分析技術の向上等の全ての点において、優れた効果を発揮することが できる。
[0051] 尚、スィッチ 13, 14の制御信号は共通化してもよい。また、前記制御端子 5, 6ゃテ スト出力端子 7は専用端子に限定されず、他の信号とマルチプレタス可能な端子であ つてもよい。
[0052] 《IDDQテスト方法》
テスタ 3による前記テスタボード 1を用いた半導体デバイス 2の IDDQテスト方法に ついて説明する。この IDDQテスト方法は、第 1処理乃至第 3処理に大別することが できる。第 1処理は、電源供給端子 4から順次直列に接続された第 1スィッチ 13及び 第 2スィッチ 14を通して半導体デバイス 2に電源を供給するとき、前記第 1スィッチ 13 と前記第 2スィッチ 14との間に接続された第 1容量素子 15と、前記第 2スィッチ 14と 前記半導体デバイス 2とを結合する経路に接続された電源安定ィ匕のための第 2容量 素子 16とを充電する処理である。第 2処理は、前記第 1スィッチ 13及び第 2スィッチ 1 4をオン状態力 オフ状態に遷移させ、電荷再配分により前記第 1容量素子 15から、 前記第 2スィッチ 14に並列接続された抵抗素子 18を介して前記半導体デバイス 2に 向かう電流を流す処理である。第 3処理は、前記電流が流れるとき前記抵抗素子 18 の両端の電位差を差動アンプ 17で増幅して出力する処理である。テスタ 3は半導体 デバイス 2の回路状態の遷移と保持を繰り返す毎に差動アンプ 17の出力をサンプリ ングする。テスタ 3は半導体デバイス 2の動作基準クロック信号の周期に同期したテス トステップ毎に前記第 1処理乃至第 3処理を繰り返し、周期毎に前記差動アンプ 17の 出力を蓄積する。第 1処理は半導体デバイス 2の前記動作状態に合わせて行うもの である。従って、前記動作基準クロック信号の遷移期間を含み前記動作基準クロック 信号の半周期よりも短い期間に前記第 1処理が行なわれる。テスタ 3はサンプリングし た差動アンプの出力をコンパレータで基準電位と比較する。基準電位は電流リーク 性欠陥の有無を判定する閾値電位とされる。そのテストステップで遷移状態にされる 回路部分に電流リーク性の欠陥がある場合には、ない場合よりも差動アンプ 17の出 力電圧が大きくなる。テストステップ毎に判定した比較結果とテストステップ毎に遷移 状態にされる回路部分との関係力 不良箇所の解析を行えばよい。
[0053] また複数の半導体デバイス 2について、テストステップ毎に前記作動アンプ 17の出 力の統計を取った場合、多数の半導体デバイス 2において流れる電流量に応じた前 記作動アンプ 17の出力に対し、少数の半導体デバイス 2において流れる電流量に応 じた前記作動アンプ 17の出力を弁別することができる。回路の微細化と動作電圧低 下により生じているサブスレショルド電流や電流リーク性欠陥がある場合に、前記抵 抗素子 18に流れる電流量が正確に判って 、な 、場合であつても、複数の半導体デ バイス 2についてテストを行うことで、前記作動アンプ 17の出力レベルから多数 Z少 数の弁別を行うことが可能となる。
[0054] 複数の半導体デバイス 2において欠陥を生じているものが少数であると考えるので あれば、少数のグループに属する半導体デバイス 2が何らかの欠陥を有するものと判 断することができる。例えば少数のグループに属する半導体デバイス 2での前記作動 アンプ 17の出力が、多数のグループに属する半導体デバイス 2での前記作動アンプ 17の出力より大きい場合は、電流リーク性欠陥を生じていると考えることができる。
[0055] どの様な欠陥を有しているかは、少数のグループに属する半導体デバイス 2につい て SEM (Scaning Electron Microscope)等による調査を行うことで明らかにする ことが可能であり、場合によっては多数のグループに属する半導体デバイス 2にこそ 欠陥を生じていることが明らかになることも考えられる。
[0056] 《半導体集積回路》
次に、 IDDQテストを支援するための回路を半導体集積回路に搭載した例を説明 する。図 2にはテスタボード 20に搭載された状態で一つの半導体集積回路 21が示さ れる。半導体集積回路 21はチップの中央部に内部回路 22を有し、その周辺に外部 インタフェースバッファ回路 23と外部接続電極 24が配置される。 25は外部接続電極 24の内の所定の電極に割り当てられた電源端子 (第 1基準電位端子）、 26は外部接 続電極 24の内の所定の電極に割り当てられた接地端子 (第 2基準電位端子)である 。電源端子 25と接地端子 26の各々に対応する外部インタフェースバッファ回路 23の 領域には ESD (Electrostatic Discharge)保護回路が形成されている。電源端子 25 にはテスタボード 20上で外付けされた電源安定ィ匕容量素子 29が接続されている。 電源端子 25と接地端子 26は内部回路に接続され、内部回路に動作電源を供給す る。内部回路 22に示された 28は内部回路の電源供給系の寄生容量を総称する。 27 は電流リーク性の欠陥を高抵抗接続として模式的に示している。内部回路 22は例え ば CMOS回路によって構成される。電流リーク性の欠陥があると、 CMOS回路の前 記保持状態にお！ヽて、欠陥のな！ヽ場合よりも大きな電流が流れる。
[0057] チップのコーナー部には内部回路 22の電源供給系に接続する IDDQテスト回路 3 0が配置される。 IDDQテスト回路 30にはテスト用の外部接続電極 31〜33が接続さ れる。 31は IDDQテスト用の電源が供給される被測定端子としてのテスト用電源端子 、 32はテスト用制御端子、 33は IDDQテストの測定端子としてのテスト用出力端子で ある。
[0058] 図 3には IDDQテスト回路の詳細な一例が示される。 IDDQテスト回路 30は、前記 テスト用電源端子 32と内部回路 22を接続する経路に直列に挿入された第 1スィッチ 35及び第 2スィッチ 36を有する。前記第 1スィッチ 35と前記第 2スィッチ 36との間に は容量素子 37が接続され、前記第 2スィッチ 36に抵抗素子 38が並列接続される。 前記抵抗素子 38の両端の電位差を増幅する差動アンプ 39を有する。前記容量素 子 37は、前記内部回路 22の電源供給経路に寄生する寄生容量 28と異なる容量値 、例えば寄生容量 28よりも大きな容量値を有する。
IDDQテスト回路 30を用いて IDDQテストを行うとき、半導体集積回路 20の電源端 子 25はフローティングとする。その他の外部接続電極 24はテスタボードを介してテス タに接続される。 IDDQテストにおける半導体集積回路 21の動作電源 Vddqはテスト 用電源端子 31から供給される。テスタは制御端子 32を介してスィッチ 35、 36のオン Zオフを制御し、スィッチ 35、 36のオフ状態に同期して端子 33の出力 Vmonをサン プリングする。即ち、 CMOS回路で構成された内部回路 22の状態を遷移させるとき、 前記第 1スィッチ 35及び第 2スィッチ 36をオン状態とし、これによつて内部回路 22に 動作電源が供給されると共に、前記容量素子 37及び内部回路 22の寄生容量 28も 充電される。遷移された回路状態を保持するとき、前記第 1スィッチ 35及び第 2スイツ チ 26をオン状態力もオフ状態に遷移する。そうすると、容量素子 37と内部回路 22の 寄生容量素子 28との間の電荷再配分によって前記容量素子 37から前記内部回路 2 2に向力う電流が流れる。このときの電流に応じて前記抵抗素子 38の両端に電位差 が形成される。内部回路 22の欠陥 27による電流リーク (Iddq)があれば、電荷再配 分のとき流れる電流はその電流リークの影響を受けて大きくなる。したがって、欠陥に よる電流リークの有無を、前記抵抗素子 38の両端の電位差によって識別可能になる 。前記抵抗素子 38に電流が流れさえすればその両端に電位差が形成される。電流 値の大小が直接抵抗素子 38の電位差に反映される。電流経路の電圧が減衰するの を検出するときのように電流経路の時定数に応じた時間の経過を待つことを要しない 。特に、 IDDQテスト回路で用いる前記容量素子 37はオンチップの容量素子であり、 テスタボード上の電源安定ィ匕容量 29のような外付け容量素子に比べて格段に小さ い。前記容量素子 37は前記テスタボード 1における第 1容量素子 15に相当し、前記 内部回路 22の電源系寄生容量 28はテスタボード 1の第 2容量素子 16に相当する。 第 2容量素子 16は半導体デバイスの電源安定ィ匕容量であり、そもそもある程度の大 きさが必要であり、第 1容量 15はそれよりも更に大きな容量になる。半導体集積回路 21にオンチップした IDDQテスト回路 30の場合、前記容量素子 37及び寄生容量 28 は相当小さいから、その充放電に際して外付けの電源安定ィ匕容量 29の充電状態も 安定し、前記第 1スィッチ 35及び第 2スィッチ 36をオン状態にしたとき前記容量素子 37及び寄生容量 28の充電動作、前記第 1スィッチ 35及び第 2スィッチ 36をオフ状 態にしたときの電荷再配分動作も極めて高速ィ匕することが可能になる。例えば現状 の半導体集積回路 22における内部回路の電源系寄生容量は大きく見積っても 50η F程度である。小さい場合は 10pF程度である。容量素子 37は例えば其れに対して 1 0倍程度の容量値を持てばよい。また、電荷配分動作が高速になった分、抵抗素子 38の抵抗値を大きくし再配分電流を小さくすることができる。これによれば、容量素 子 37も小さくすることができ、容量素子 37は半導体集積回路 22における内部回路 の電源系寄生容量の 10倍程度まで大きくする必要はなくなる。さらに容量素子 37及 びスィッチ 35は外付けにし、差動アンプ 39及び抵抗素子 38及びスィッチ 36を半導 体集積回路に搭載すれば、測定の高速性は損なわれずに半導体集積回路に搭載 する IDDQテスト回路搭載による面積オーバーヘッドを最小限にすることができる。
[0060] このように、半導体集積回路 21によれば、外付けの電源安定化容量のように容量 値が比較的大きなキャパシタの電荷移動を伴って生ずる状態変化を検出対象とする ことを要しないので、其れによる制限力もも逃れることができ、 IDDQテストの更なる高 速ィ匕を実現することができる。高度な不良解析も更に容易化し、集積度の増大と動作 速度の高速ィ匕が著しい半導体集積回路の分野に対し、量産製品の品質向上、テスト コストの削減、欠陥分析技術の向上等の全ての点において、更なる改善が可能にな る。
[0061] 図 4には IDDQテスト回路 30の更に具体的な例が示される。同図の例ではスィッチ 35, 36を pチャンネル型 MOSトランジスタによって構成し、バッファ 40を介してスイツ チ 35、 36の制御信号 Cntlを入力することを明確ィ匕した。更に、差動アンプ 39の活 性 Z非活性を制御するための制御端子 41を追加し、バッファ 42を介して制御信号 C nt2を入力することを明確ィ匕した。制御信号 Cnt2はハイレベルによって差動アンプ 3 9を活性化する。前記制御端子 32, 41は抵抗素子 43, 44を介して接地電位 Vssに 高抵抗接続する。 IDDQテスト時以外は差動アンプは非活性に制御される。前記制 御端子 32, 41には半導体集積回路のパッケージの外部端子を割り当てる必要はな い。ノ ッファ 40, 42は外部インタフェースバッファ回路 23の動作電源 Vccによって動 作されるようになって 、る。半導体集積回路 21の内部にお 、て動作電源 Vccの供給 経路は、内部回路のための動作電源 Vddの供給経路とは分離されている。
[0062] 図 5には IDDQテストのテストステップにおける IDDQテスト回路の動作タイミングが 例示される。図 5は図 4の詳細な構成に従っている。 CLKは IDDQテストにおいて半 導体集積回路を動作させるときの動作基準クロック信号である。内部回路における C MOS回路の回路状態を遷移させる動作状態はクロック信号 CLKの遷移期間に対 応され、遷移された回路状態を保持する保持状態はクロック信号 CLKのハイレベル 期間とローレベル期間に対応される。一つのテストステップはクロック信号の遷移期 間及びハイレベル又はローレベル期間とされる。図 5に代表的にテストステップが 3ス テツプ例示される。
[0063] IDDQテストは時刻 tOから開始される。電源端子 25には動作電源 Vddは供給され ず、テスト用電源端子 31に動作電源 Vddqが印加される。内部回路 22は時刻 tOから クロック信号 CLKに同期してファンクションパターン (テストパターン）に従った動作を 行う。制御信号 Cnt2は時刻 tOからハイレベルにされ、差動アンプ 39が活性ィ匕される 。制御信号 Cntlはクロック信号 CLKの遷移期間に同期してハイレベルにされ、これ によってスィッチ 35, 36がオン状態にされる。制御信号 Cntlはクロック信号 CLKの ハイレベル及びローレベルに同期してローレベルにされ、これによつてスィッチ 35, 3 6力 S才フ状態にされる。スィッチ 35, 36の才ン状態によって容量 28、 37、 29に対す る充電動作が行われる（充電期間）。スィッチ 35, 36のオフ状態では容量 28と 37と の間の電荷再配分による電流が抵抗素子 38に流れる。抵抗素子 38の両端には、そ こに流れる電流の大きさに比例した電位差を生ずる。 VAは抵抗素子 38の上流側電 位、 VBは下流側電位を意味する。その電位差は差動アンプ 39で増幅され、ノ ッファ 42を通して端子 33から信号 Vmonとしてテスタに出力される。テスタは判定期間に ぉ 、てその信号 Vmonをコンパレータで閾値電圧を比較し、比較結果を蓄積する。 テストステップ TS2以降も同様に、充電、電荷再配分、判定の動作を繰り返していく。 テスタは、蓄積したテストステップ毎の判定結果とテストステップ毎に遷移状態にされ る回路部分との関係力 不良の有無や不良箇所の解析を行う。
[0064] 図 6には差動アンプ 39の一例が示される。図 6において差動アンプ 39はオペアン プ 50と抵抗 Rl、 R2によって構成される。作動アンプ 39の性能は、欠陥として検出す べきリーク電流をどの程度にする力 IDDQテストの高速ィ匕をどの程度まで許容する かという点を考慮して決定すればよい。例えば欠陥として検出すべきリーク電流を Idd qとするとき、測定速度と容量素子 37の容量値 Csとの関係は、
Cs X AVCs = Iddq X t
t= (Cs X AVCs) Zlddq、となる。
Ι(1(1 = 100 /ζ Aを感知する場合、 AVCs = 0. 2Vを許容するとすれば、 Cs = ΙΟΟρ Fのとき、 t= 200nsecとなる。 t = 200nsecは 5MHzの 1周期であるから、差動アンプ 39は 5MHzより高速で動作可能であることが必要になる。更に差動アンプ 39の性能 を見積る。図 6の差動アンプ 39の出力電圧は
V3=R2ZR1 (VA— VB)、となる。例えば R1 = 100 Q、 R2= 10 Qとする。このとき 、抵抗素子 38の抵抗値 Rmeas = 50 Ω、 Iddq= 100mAで、
Rmeas X Iddq = 5mV、になる。よって、 Iddq= 100 Aを感知する場合、 VAと VB の電位差は 5mV程度に相当する。一般的にオペアンプのオフセットは数 mVあるか ら、この場合には故障の感知に必要な VAと VBの電位差は 5mV以上が良好であろ うと考えられる。
[0065] 図 7には差動アンプ 39の別の例が示される。図 6では 1段で 100倍アンプを構成す る例としたが、ここでは差動アンプを直列 2段で構成する。前段をオペアンプ 50と抵 抗 Rl、 R2によって構成し、後段をオペアンプ 51と抵抗 R3、 R4によって構成する。 後段アンプ 15において R4ZR3 > > 1の場合に V4ZV3 =R4ZR3となる。例えば 、前段アンプにおいて R1 = 100 Q、 R2= 1KQでその増幅率が 10倍アンプ、後段 アンプにおいて R3 = 1KQ、 R4= 1KQでその増幅率が 10倍アンプとなり、併せて 増幅度を 100倍とすることができる。
[0066] 図 8にはオペアンプ 50, 51の回路例が示される。これは、 MOS差動入力段に電流 を供給する電流源をィネーブル信号 ENampによって活性 Z不活性制御可能に構 成し、出力段がソースフォロアによって構成される。ィネーブル信号 ENampは前記 制御信号 Cnt2の反転信号である。
[0067] 前記アンプ 39のオフセット電圧に対しては図 9に例示されるように、スィッチ 36のォ ン状態 (ON)において信号 Vmonを参照する。例えば図 10に例示されるように、スィ ツチ 36のオン状態 (ON)において出力される信号 Vmonを適宜の時刻 1〜t2に図 示を省略するテスタで参照する。参照した電圧 Vmonをオフセット電圧 Vofstとする。 このオフセット電圧 Vofstをテスタにおけるコンパレータの基準電圧とする。 IDDQの 計測動作時には、図 11に例示されるように Iddq X Rmeas + Vofstをコンパレータの 比較判定電圧 Vethとし、検出電圧 Vmoがその比較判定電圧を越えるテストステップ において電流リーク性欠陥のあることが顕在化される。
[0068] 《Iddq測定端子の兼用化》
図 12には IDDQテストを支援するための回路を半導体集積回路に搭載した別の例 を示す。図 2では IDDQテスト用のテスト用電源端子 (被測定端子） 31を電源端子 25 とは分離して独立化した。図 12に示されるテスタボード 20Aに搭載される半導体集 積回路 21Aでは電源端子 25Aを通常の電源端子と IDDQテスト用のテスト用電源端 子 (被測定端子)とに兼用する。この場合には、前記第 1スィッチ 35及び抵抗素子 36 と並列形態で前記電源端子 25Aと内部回路 22とを接続する電源スィッチ 55を配置 する。 IDDQテストでは電源スィッチ 55をオフ状態とし、 IDDQテスト用の電源 Vddq をスィッチ 35, 36と抵抗素子 36とを介して供給可能にする。それ以外の実動作等に おいては電源スィッチ 55をオン状態とし、スィッチ 35、 36はオフ状態にされる。尚、 図 12の場合 IDDQテスト回路 30Aはチップのコーナー部だけでなぐ外部インタフエ ースバッファ回路 23の一部等も用いて構成される。その他の構成は図 2と同様である
[0069] 図 13には IDDQテスト回路 30Aの詳細が例示される。制御端子 56は前記電源スィ ツチ 55のスィッチ制御信号 Cnt3を入力する制御端子である。図示は省略するが制 御端子 56、 32, 33、 41には図 4と同様に入力が回路の接地電位 Vssにプルダウンさ れた入力バッファを備える。前記電源スィッチ 55は単なる MOSスィッチであってもよ V、が、外部電源電圧を降圧する電圧レギユレータを構成するスィッチの一部であって もよい。要するに、参照符号 57で示す回路ブロックが電圧レギユレータとされる。この 場合、スィッチ 55は 1個に限らず、直列された複数個のトランジスタ又は並列された 複数個のトランジスタであつてよ 、。制御信号 Cnt3は電圧レギユレータに対する降圧 電圧の出力動作を選択的に抑制可能とし、これによつて IDDQテストの時はスィッチ 35, 36及び抵抗素子 38を介して内部回路にテスト電源を供給可能とする。 IDDQテ ストにお 、てテスト電源 Vddqは電源端子 25Aを介してテスタ 3から供給される。図 13 の構成によれば、 Iddq測定用の専用の外部接続電極が不要になる。
[0070] 《機能モジュール単位の IDDQテスト》
図 14には IDDQテストを支援するための回路を半導体集積回路に搭載した更に別 の例を示す。今までは内部回路を一つの回路として把握した力 ここでは内部回路を 機能モジュールとして再分ィ匕して把握する。例えば、図 15のようにマイクロコンピュー タの場合には、中央処理装置（CPU)、浮動小数点演算ユニット (FPU)、 CPUのヮ ークメモリ等に用いられるランダムアクセスメモリ（RAM)、 CPUのプログラムメモリ等 に用いられるリードオンリメモリ（ROM)、ダイレクトメモリアクセスコントローラ（DMAC )、タイマーカウンタ（CUNT)、シリアルインタフェースコントローラ（SCI)、及びランダ ムロジック回路 (LGC)等の機能モジュールを個々の内部回路として把握する。図 14 の例では複数個の内部回路 22 (1)〜22 (n)が配置される。電流リーク性の欠陥 27と 寄生容量 28はその総称として参照符号が付されている。実際には IDDQテストで感 知すべきリーク電流と寄生容量は内部回路 22 (1)〜22 (n)の各々に固有の値があ る。
[0071] 複数個の内部回路 22 (l)〜22 (n)に対して少なくとも個別に IDDQテストを可能に するために、前記 IDDQテスト回路 30Bを対応する内部回路に接続する複数のテス トスイッチ 58と、前記テストスィッチ 58と並列形態で前記電源端子 25Bを対応する内 部回路 22(1)〜22 (n)に接続する複数の電源スィッチ 59とを有する。
[0072] 図 16には IDDQテスト回路 30Bの詳細が例示される。半導体集積回路 21Bは、前 記電源スィッチ 59及びテストスィッチ 58のスィッチ状態を制御する制御回路 61を有 する。前記制御回路 61は、例えば外部端子 62より制御信号 Cnt4によって第 1動作 モードの指定と第 2動作モードの指定が可能にされる。前記第 1動作モードが指定さ れた制御回路 61は、前記複数のテストスィッチ 58をオフ状態とし、前記複数の電源 スィッチ 59の一部又は全てをオン状態に制御する。前記第 2動作モードが指定され た制御回路 61は、前記複数の電源スィッチ 59をオフ状態とし、前記複数のテストスィ ツチ 58の一部又は全てをオン状態に制御する。制御回路 61は例えばマイクロコンビ ユータにおいて回路モジュール毎に動作電源の供給 Z停止を制御するシステムコン トローラに内蔵される。システムコントローラに内蔵された制御回路 61は、回路モジュ ール毎に制御ビットが割り当てられた電源制御レジスタ（図示を省略)を有する。 CP U等が電源制御レジスタに複数ビットの制御データを設定すると、その制御データの ビット対応で回路モジュールに対する動作電源の供給 Z停止が制御される。制御回 路 61は、第 1動作モードが指定されているときは電源スィッチ 59によってその制御を 行い、第 2動作モードが指定されているときはテストスィッチ 58によってその制御を行 う。特に図示はしないが、制御端子 62は図 4で説明したのと同様に入力が接地電位 Vssにプルダウンされたバッファを備えており、制御端子 62にハイレベルが印加され ない状態では第 1動作モードが指定され、通常動作に対応した電源の供給 Z停止 制御が可能にされる。制御端子 62にハイレベルが印加された状態では第 2動作モー ドが指定され、少なくとも回路モジュール 22 (1)〜22 (N)単位でテスト用電源 Vddq を印加して IDDQテストを行うことが可能である。第 2動作モードにおいてどの回路モ ジュールにテスト用電源 Vddqを印加するかは、テストパターンによって前記電源制 御レジスタに対する制御データの設定を行えばよい。特に図示はしないが、第 2動作 モードにおいてどの回路モジュールにテスト用電源 Vddqを印加するかを外部端子を 用いて直接テスタ力も制御可能にしてもよい。制御回路 61はシステムコントローラに よる制御機能を一部流用して実現する場合に限定されない。それ専用の回路として 構成することは妨げられな 、。また電源制御レジスタでの動作電源の供給 Z停止制 御においては、一部の回路モジュール 22 (1)については電源スィッチ 59をオフとし 電源スィッチ 58をオンにするよう設定し、他の回路モジュール 22 (2)〜22 (N)につ いては電源スィッチ 59をオンとし電源スィッチ 58をオフにするよう設定することで、他 の回路モジュール（22 (2)〜22 (N) )につ!/ヽては通常の動作を行 、、一部の回路モ ジュール（22 (1) )につ 、てのみ IDDQテストを行うような設定を可能としても良 、。
IDDQテスト対象とする内部回路をテストスィッチ 58により選択可能にすることにより 、テスト対象を絞ることによって更に詳細な欠陥分析が可能になる。分散テストと言う 意味より、小さな領域の電流測定になるため、回路そのものが持つリーク電流の総和 力 、さくなり、純粋な欠陥による欠陥性のリーク電流 Iddqの増加の測定感度を向上さ せることができる。
[0074] 《Iddqの内部判定回路》
図 17には IDDQテストを支援するための回路を半導体集積回路に搭載した更に別 の例を示す。図 17に示されるテスタボード 20Cに搭載される半導体集積回路 21Cは 、前記アンプ 39の出力電圧を判定して、その判定結果を外部に出力する判定回路 6 3を有する。判定回路 63は、アンプ 39の出力に対して欠陥性のリード電流 Iddqを感 知するための基準電圧 Vrefを生成する基準電圧発生回路 (VRFG)64を有し、基準 電圧 Vrefとアンプ 39の出力電圧 Vmonとを比較する比較回路 65を供える。比較回 路 64は例えば図 18の回路によって構成することができる。電流 lb 1と lb 2の比は MO Sトランジスタ M3と M4のゲート幅の比になる。前記比較回路 65の出力は Dラッチ 66 のクロック端子〖こ供給される。 Dラッチ 66のデータ入力端子は電源 Vccに接続されノヽ ィレベル入力固定にされる。前記比較回路 65において電圧 Vmonが基準電圧 Vref を一度でも超えれば、 Dラッチ 66はハイレベルの判定信号 Scompを出力する。ハイ レベルの判定信号 Scompは欠陥性リーク電流のあったことを通知する。テスタ 3がこ れを入力して不良デバイスのであることを認識する。良品 Z不良品を簡易に検出す ることができる。尚、 68は Dフリップフロップのリセット端子である。
[0075] 特にこの構成において、 IDDQテスト対象にされる内部回路に応じて基準電圧 Vre fが相違されることを考慮すると、基準電圧発生回路 64は制御回路 61によってテスト スィッチ 58がオン状態にされる内部回路に応じた基準電圧 Vrefを発生すればよい。 複数個のテストスィッチ 58をオン状態にするときは、其れによつてテスト対象とされる 個々の内部回路における感知レベルの和のレベルを基準電圧 Vrefとして発生すれ ばよい。
[0076] 前記判定回路 63はテスタの判定機能を代替するだけでなぐ回路基板に実装され た後の経時的な特性劣化による故障 (絶縁膜に力かる電圧ストレスによる電流リーク の増加等）の検出等にも利用することができる。例えば、実装基板のパワーオンに応 答して所定のテストモードが指定されたとき、半導体集積回路 21Cに所定のテストパ ターンを投入し、アンプ 39を活性ィ匕し、制御回路 61に第 2の動作モードを設定し、ス イッチ 35, 36を制御し、判定結果 Scompを監視するロジック回路を、当該実装基板 に設ければよい。特に図示はしないが、ランダムロジックにてテストパターンを発生し 、アンプ 39を活性ィ匕し、制御回路 61に第 2の動作モードを設定し、スィッチ 35, 36を 制御し、判定結果 Scompを監視するロジック回路を半導体集積回路 21Cにオンチッ プすれば、 BIST (Built In Self Test)の一部の機能として電流リーク性不良を自ら検 出することができる。経時的な特性劣化による故障の発生を検出した時は、当該半導 体集積回路 21Cを交換すればよい。
[0077] また半導体集積回路 21C上または半導体集積回路 21Cに接続され又は搭載され る不揮発性メモリ（図示せず)がある場合、前記アンプ 39の出力を AD変換器により 変換した値を前記不揮発性メモリに格納して ヽくようにしても良 ヽ。定期的にメンテナ ンスが行われるシステム (例えば自動車に用いられる半導体集積回路)であれば、メ ンテナンスの際に不揮発性メモリに格納してあるテスト結果出力を判定し、半導体集 積回路の経時的劣化を原因とする不良が顕在化する前に、当該半導体集積回路 21 Cを交換することがでさる。
[0078] 若しくはネットワークに接続されているシステムであれば、ネットワークを介してテスト 結果出力を送信することで、定期的なメンテナンスが行われているかどうかに拘わら ず、経時的劣化を原因とする不良が顕在化する前に半導体集積回路 21Cを交換す るための手段を講じることが可能となる。
[0079] 更には、半導体集積回路 21Cにおいてテスト結果出力を時系列的に保持し、テスト 結果を統計的処理を行うことで平準化を行 、、平準化されたテスト結果と今回のテス ト結果を比較し、若しくは所定のタイミング (例えば半導体集積回路 21Cの出荷時点） でのテスト結果と今回のテスト結果とを比較する。今回の比較結果が平準化されたテ スト結果若しくは所定のタイミングでのテスト結果と乖離した値となったことを検出して 、半導体集積回路 21Cが組み込まれているシステム内において又はネットワークを介 して接続されるホスト装置に対して、所定の信号を出力することで、経時的劣化を原 因とする不良が顕在化する前に半導体集積回路 21Cの経時的劣化を判定できるよう にすることも可能となる。ここで、平準化とは、サンプル値のでこぼこを単に均一化す る平均のような処理に限定されるものではない。サンプル値の新旧や稼働環境に対 してパラメータを用いた重み付けを行ったり、適宜の統計的手法を用いてょ 、ことは 言うまでもない。
[0080] 図 19には判定回路 63を用いた動作タイミングが例示される。すべての電源スイツ チ 59がオフにされ、 IDDQテスト対象とされる内部回路のテストスィッチ 58がオン状 態にされる。この後、スィッチ 35, 36のオン状態においてテストパターンによるパター ン設定を行い、スィッチ 35, 36のオフ状態において判定回路 63により自動判定を行
[0081] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもな 、。
[0082] 例えば、 IDDQテスト回路における容量素子の容量値や抵抗等の回路定数は具体 的な回路構成や回路特性に応じて適宜変更可能である。
産業上の利用可能性
[0083] 本発明はマイクロコンピュータに限らずメモリやァクセラレータ等の種々の半導体集 積回路の IDDQテストに適用することができる。半導体集積回路は CMOS集積ィ匕回 路に限定されず、バイポーラ集積回路との混載、ディジタル回路とアナログ回路の混 載であってもよい。また、半導体集積回路はクロック動機回路に限定されず、非同期 回路であってもよい。

Claims

請求の範囲
[1] 搭載した半導体デバイスをテスタに接続するための接続装置であって、
前記テスタから供給される電源を受ける電源供給端子と、前記電源供給端子に接 続する電源配線と、前記電源配線に接続する半導体デバイスと、前記電源配線の途 中に配置されたテスト用回路とを有し、
前記テスト用回路は、前記電源供給端子と前記半導体デバイスとを接続する経路 に直列に挿入された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィ ツチとの間に接続された第 1容量素子と、前記第 2スィッチと前記半導体デバイスとを 結合する経路に接続された第 2容量素子と、前記第 2スィッチに並列接続された抵抗 素子と、前記抵抗素子の両端の電位差を増幅するアンプとを有し、
前記第 1スィッチ及び第 2スィッチのオン状態において、前記第 1容量素子及び前 記第 2容量素子は前記電源供給端子から供給される電源によって充電され、前記第 1スィッチ及び第 2スィッチがオン状態力もオフ状態に遷移したとき、電荷再配分によ つて前記経路に前記第 1容量素子から前記半導体デバイスに向かう電流を流す接 続装置。
[2] 半導体デバイスをテスタに接続するための接続装置であって、
前記テスタから供給される電源を受ける電源供給端子と、前記電源供給端子に接 続する電源配線と、前記電源配線に接続する半導体デバイスと、前記電源配線の途 中に配置されたテスト用回路とを有し、
前記テスト用回路は、前記電源供給端子と前記半導体デバイスとを接続する経路 に直列に挿入された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィ ツチとの間に接続された第 1容量素子と、前記第 2スィッチと前記半導体デバイスとを 結合する経路に接続された第 2容量素子と、前記第 2スィッチに並列接続された抵抗 素子と、前記抵抗素子の両端の電位差を増幅するアンプとを有し、
前記第 1容量素子は前記第 2容量素子よりも大きな容量値を有する接続装置。
[3] 前記第 2容量素子は電源の安定化容量であり、前記第 1容量素子は前記第 2容量 素子に対して 10倍以上の容量値を有する請求項 2記載の接続装置。
[4] 前記第 1スィッチ及び第 2スィッチのスィッチ制御信号を入力する外部制御端子を 有する請求項 2記載の接続装置。
[5] 前記アンプの出力に接続する外部出力端子を有する請求項 4記載の接続装置。
[6] 電源供給端子カゝら順次直列に接続された第 1スィッチ及び第 2スィッチを通して半 導体デバイスに電源を供給するとき、前記第 1スィッチと前記第 2スィッチとの間に接 続された第 1容量素子と、前記第 2スィッチと前記半導体デバイスとを結合する経路 に接続された電源安定化のための第 2容量素子とを充電する第 1処理と、 前記第 1スィッチ及び第 2スィッチをオン状態力 オフ状態に遷移させ、電荷再配 分により前記第 1容量素子から、前記第 2スィッチに並列接続された抵抗素子を介し て前記半導体デバイスに向かう電流を流す第 2処理と、
前記電流が流れるとき前記抵抗素子の両端の電位差をアンプで増幅して出力する 第 3処理と、を含む IDDQテスト方法。
[7] 前記半導体デバイスの動作基準クロック信号の周期毎に前記第 1処理乃至第 3処 理を繰り返し、周期毎に前記アンプの出力を蓄積する請求項 6記載の IDDQテスト方 法。
[8] 前記半導体デバイスはクロック信号に同期動作され、少なくとも前記クロック信号の 遷移期間を含み前記クロック信号の半周期よりも短い期間に前記第 1処理を行なう請 求項 7記載の IDDQテスト方法。
[9] 被測定用端子と、前記被測定用端子に接続する IDDQテスト回路と、前記 IDDQ テスト回路に接続する内部回路とを有し、
前記 IDDQテスト回路は、前記被測定用端子と内部回路を接続する経路に直列に 挿入された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィッチとの 間に接続された容量素子と、前記第 2スィッチに並列接続された抵抗素子と、前記抵 抗素子の両端の電位差を増幅するアンプとを有し、
前記容量素子は前記内部回路の電源供給経路に寄生する寄生容量よりも大きな 容量値を有する半導体集積回路。
[10] 前記第 1スィッチ及び第 2スィッチのオン状態において、前記容量素子及び寄生容 量は前記被測定用端子力 供給される電源によって充電可能にされ、
前記第 1スィッチ及び第 2スィッチがオン状態力 オフ状態に遷移したとき、電荷再 配分によって前記容量素子から前記内部回路に向かう電流を流す請求項 9記載の 半導体集積回路。
[11] 前記内部回路はクロック信号に同期動作され、
前記第 1スィッチ及び第 2スィッチのオン状態は、少なくとも前記クロック信号の遷移 期間を含み且つクロック信号の半周期よりも短い期間とされる請求項 10記載の半導 体集積回路。
[12] 前記第 1スィッチ及び前記第 2スィッチのスィッチ制御信号を入力する第 1外部制 御端子を有する請求項 10記載の半導体集積回路。
[13] 前記第 1外部制御端子に入力端子が接続され、出力端子が前記第 1スィッチ及び 第 2スィッチのスィッチ制御端子に接続された入力バッファを有し、
前記第 1外部制御端子は前記第 1スィッチ及び第 2スィッチをオフ状態とするよう〖こ 回路の接地端子又は電源端子に高抵抗接続された請求項 12記載の半導体集積回 路。
[14] 前記アンプの活性ィ匕制御信号を入力する第 2外部制御端子を有する請求項 10記 載の半導体集積回路。
[15] 前記第 2外部制御端子に入力端子が接続され、出力端子が前記アンプの活性ィ匕 制御端子に接続された入力バッファを有し、
前記第 2外部制御端子は前記第 1スィッチ及び第 2スィッチをオフ状態とするよう〖こ 回路の接地端子又は電源端子に高抵抗接続された請求項 14記載の半導体集積回 路。
[16] 前記第 1スィッチ及び抵抗素子と並列形態で前記電源端子と内部回路とを接続す る電源スィッチを更に有する請求項 10記載の半導体集積回路。
[17] 前記被測定用端子は IDDQテストにおける動作電源の印加と実動作における電源 の印加とに兼用される請求項 16記載の半導体集積回路。
[18] 前記内部回路を複数個有し、前記 IDDQテスト回路を対応する内部回路に接続す る複数のテストスィッチと、前記テストスィッチと並列形態で前記被測定用端子を対応 する内部回路に接続する複数の電源スィッチとを更に有する請求項 10記載の半導 体集積回路。
[19] 前記電源スィッチ及びテストスィッチのスィッチ状態を制御する制御回路を更に有 する請求項 18記載の半導体集積回路。
[20] 前記制御回路は、第 1動作モードの指定と第 2動作モードの指定が可能にされ、 前記第 1動作モードが指定された制御回路は、前記複数のテストスィッチをオフ状 態とし、前記複数の電源スィッチの一部又は全てをオン状態に制御し、
前記第 2動作モードが指定された制御回路は、前記複数の電源スィッチをオフ状 態とし、前記複数のテストスィッチの一部又は全てをオン状態に制御する請求項 19 記載の半導体集積回路。
[21] 複数の内部回路と、前記内部回路に一対一対応で設けられた複数の電源スィッチ と、前記複数の電源スィッチに共通接続される外部電源端子と、前記外部電源端子 に接続された IDDQテスト回路と、前記 IDDQテスト回路を対応する前記内部回路に 接続する複数のテストスィッチと、前記電源スィッチ及びテストスィッチのスィッチ状態 を制御する制御回路とを有し、
前記 IDDQテスト回路は、前記テストスィッチに直列接続された接続形態を有し相 互に直列接続された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィ ツチとの間に接続された容量素子と、前記第 2スィッチに並列接続された抵抗素子と 、前記抵抗素子の両端の電位差を増幅するアンプとを有し、
前記容量素子は前記複数の内部回路の電源ラインにおける寄生容量よりも大きな 容量値を有する半導体集積回路。
[22] 前記制御回路は、第 1動作モードの指定と第 2動作モードの指定が可能にされ、 前記第 1動作モードが指定された制御回路は、前記複数のテストスィッチをオフ状 態とし、前記複数の電源スィッチの一部又は全てをオン状態に制御し、
前記第 2動作モードが指定された制御回路は、前記複数の電源スィッチをオフ状 態とし、前記複数のテストスィッチの一部又は全てをオン状態に制御し、
前記第 2動作モードにおいて、前記第 1スィッチ及び第 2スィッチをオン状態にして 前記容量素子及び寄生容量を前記電源供給端子力 供給される電源によって充電 し、前記第 1スィッチ及び第 2スィッチをオン状態力 オフ状態に遷移したとき電荷再 配分によって前記容量素子から前記内部回路に向かう電流を流す請求項 21記載の 半導体集積回路。
[23] 前記内部回路はクロック信号に同期動作され、少なくとも前記クロック信号の遷移期 間を含み前記クロック信号の半周期よりも短い期間に前記第 1スィッチ及び前記第 2 スィッチをオン状態とする請求項 22記載の半導体集積回路。
[24] 前記アンプの出力端子に接続する外部出力端子を有する請求項 23記載の半導体 集積回路。
[25] 前記アンプの出力電圧を判定して、その判定結果を外部に出力する判定回路を更 に有する請求項 23記載の半導体集積回路。
[26] 外部電源端子カゝら内部回路への電源供給経路に沿って直列に挿入された第 1スィ ツチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィッチとの間に接続された容量 素子と、前記第 2スィッチに並列接続された抵抗素子と、前記抵抗素子の両端の電 位差を増幅するアンプとを有し、
前記容量素子は前記内部回路の電源供給経路における寄生容量よりも大きな容 量値を有する半導体集積回路。
[27] 複数の内部回路と、前記内部回路に一対一対応で設けられた複数の電源スィッチ と、前記複数の電源スィッチに共通接続される外部電源端子と、前記外部電源端子 に接続された IDDQテスト回路と、前記 IDDQテスト回路を対応する前記内部回路に 接続する複数のテストスィッチと、前記電源スィッチ及びテストスィッチのスィッチ状態 を制御する制御回路とを有し、
前記 IDDQテスト回路は、前記テストスィッチに直列接続された接続形態を有し相 互に直列接続された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィ ツチとの間に接続された容量素子と、前記第 2スィッチに並列接続された抵抗素子と 、前記抵抗素子の両端の電位差を増幅するアンプとを有する半導体集積回路につ いて、
前記半導体集積回路について IDDQテストを行った結果を複数個の半導体集積 回路について平準化を行い、平準値力 離れた IDDQテスト結果を出力した半導体 集積回路について不良解析を行い不良の有無を検出する半導体集積回路のテスト 方法。
[28] 複数の内部回路と、前記内部回路に一対一対応で設けられた複数の電源スィッチ と、前記複数の電源スィッチに共通接続される外部電源端子と、前記外部電源端子 に接続された IDDQテスト回路と、前記 IDDQテスト回路を対応する前記内部回路に 接続する複数のテストスィッチと、前記電源スィッチ及びテストスィッチのスィッチ状態 を制御する制御回路とを有し、
前記 IDDQテスト回路は、前記テストスィッチに直列接続された接続形態を有し相 互に直列接続された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィ ツチとの間に接続された容量素子と、前記第 2スィッチに並列接続された抵抗素子と 、前記抵抗素子の両端の電位差を増幅するアンプとを有する半導体集積回路であつ て、
該半導体集積回路の動作期間中の所定のタイミングにおいて、 IDDQテストを行つ た結果を保持し、それ以前に行った IDDQテスト結果を平準化した平準値と比較し、 該平準値力も離れた IDDQテスト結果を出力したことを検出して、所定の出力を可能 とする半導体集積回路。
[29] 複数の内部回路と、前記内部回路に一対一対応で設けられた複数の電源スィッチ と、前記複数の電源スィッチに共通接続される外部電源端子と、前記外部電源端子 に接続された IDDQテスト回路と、前記 IDDQテスト回路を対応する前記内部回路に 接続する複数のテストスィッチと、前記電源スィッチ及びテストスィッチのスィッチ状態 を制御する制御回路とを有し、
前記 IDDQテスト回路は、前記テストスィッチに直列接続された接続形態を有し相 互に直列接続された第 1スィッチ及び第 2スィッチと、前記第 1スィッチと前記第 2スィ ツチとの間に接続された容量素子と、前記第 2スィッチに並列接続された抵抗素子と 、前記抵抗素子の両端の電位差を増幅するアンプとを有する半導体集積回路であつ て、
該半導体集積回路の動作期間中の所定のタイミングにお 、て IDDQテストを行 、、 それ以前の所定のタイミングで行った IDDQテスト結果と比較し、該以前の所定のタ イミングで行った IDDQテスト結果の値力 離れた IDDQテスト結果を出力したことを 検出して、所定の出力を可能とする半導体集積回路。
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