WO2008069025A1 - 半導体装置 - Google Patents

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WO2008069025A1
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sub
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semiconductor device
circuits
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Masayuki Mizuno
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Nec Corporation
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a circuit design technique that enables an IDDQ (VDD supply current Quiescent) test of a miniaturized device.
  • IDDQ VDD supply current Quiescent
  • IDDQ quiescent power supply current
  • IDDQ VDD su pply current Quiescent
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-170126
  • Patent Document 1 The disclosure of Patent Document 1 described above is incorporated herein by reference. The following is an analysis of the related art according to the present invention.
  • leakage current also referred to as “SD leakage current”
  • SD leakage current also referred to as “SD leakage current”
  • the width is getting larger.
  • the level of integration increases, the number of transistors mounted on a single chip increases, and even if each transistor is normal, the sum of the SD leakage currents of the transistors in the chip becomes large, and the chip power supply Between terminals The quiescent power supply current flowing through the capacitor increases and its fluctuation range also increases.
  • the power supply voltage of the device is reduced to reduce power consumption.
  • the transistor's threshold voltage is lowered because the transistor's propagation delay time is increased by lowering the voltage. The current is increasing.
  • an object of the present invention is to provide a semiconductor device capable of realizing an IDDQ test in a miniaturized CMOS device or the like.
  • the inventor of the present application has reviewed the circuit design method (architecture) of the chip and provides a completely new circuit design method (on-chip IDDQ test) suitable for IDD Q test. IDDQ test is feasible.
  • an existing tester or the like can be used to correctly determine whether it is an SD leak current or an abnormal leak current indicating a defect such as a bridge.
  • the invention disclosed in this application is generally configured as follows.
  • a semiconductor device is arranged between a plurality of sub-circuits obtained by dividing a circuit in the semiconductor device into a plurality of parts and at least one of the sub-circuits and a power source. And a built-in switch.
  • the semiconductor device includes a plurality of switches respectively disposed between the sub-circuit and the power source, corresponding to each of the plurality of sub-circuits.
  • the switch may include a circuit that includes at least one transistor, supplies a voltage to a control terminal of the transistor, and changes an on-resistance of the transistor.
  • the switch includes a plurality of transistors connected in parallel, and outputs a logic signal to control terminals of the plurality of transistors connected in parallel.
  • a circuit may be provided that supplies and controls on / off of the plurality of transistors connected in parallel.
  • the voltage at the connection point between one subcircuit and one switch corresponding to the one subcircuit, the other subcircuit, and the other subcircuit correspond to each other. It is good also as a structure provided with the circuit which observes the difference voltage with the voltage of the connection point with this switch.
  • the plurality of combined forces S of the subcircuit and the switch corresponding to the subcircuit are grouped into a plurality of groups, and a plurality of dulls are combined.
  • One group of the loops may be turned on, the other group switches may be turned off, and the leakage current flowing in the power supply path of the sub-circuit of the group in which the switches are on may be measured.
  • the semiconductor device according to the present invention may be configured such that one end of the plurality of groups of switches is connected in common and connected to a current monitor.
  • the grouping of the sub-circuits is performed so that the total normal leakage current of the sub-circuits in one group is smaller than an assumed abnormal leakage current value. Is done! /
  • the connection between the sub-circuit and the switch corresponding to the sub-circuit is on / off-controlled.
  • a configuration may be provided that includes one voltage observation circuit for observing the terminal voltage of the switch to be connected.
  • a plurality of combined forces S of the switch and the output switch corresponding to the subcircuit and the subcircuit are grouped into a plurality of groups.
  • Each group may include the voltage observation circuit and the selection circuit.
  • the switch is disposed between the sub-circuit and the high-order power source or between the sub-circuit and the low-order power source.
  • the standard deviation of the leakage current distribution of the sub-circuit is ⁇ and the average is, the current that is a predetermined multiple of ⁇ to ⁇ in the leakage current distribution
  • the number of sub-circuit divisions is determined so that the value is the same as the abnormal leakage current.
  • a circuit in the semiconductor device is divided into a plurality ( ⁇ pieces) of sub-circuits, and the power supply current in a stationary state of the sub-circuits is measured. With circuit means.
  • the circuit means includes: a switch inserted into a power path of the sub circuit; and a circuit for observing a terminal voltage of the switch,
  • the switch functions as a resistance element for measuring the power supply current when the sub-circuit is stationary during the test. During normal operation, both ends of the switch inserted into the power path of the sub circuit are short-circuited.
  • the semiconductor device according to the present invention may be configured to include means for variably controlling the resistance of the switch.
  • the circuit means includes a switch inserted into the power path of the sub-circuit, and i (where i is l ⁇ i ⁇ N).
  • the switch corresponding to the sub-circuit of the above-mentioned sub-circuit is turned on, and the power supply current in the stationary state of i sub-circuits (where l ⁇ i ⁇ N) is measured.
  • the semiconductor integrated circuit according to the present invention includes a plurality of sub-circuits, the plurality of sub-circuits being grouped into a plurality of groups, and at least one of the plurality of groups. Circuit means for performing control to turn on the connection between the subcircuit belonging to the group and the power supply path and to turn off the connection between the subcircuit and the power supply path in another loop.
  • the leakage current flowing in the power supply path of the sub circuit belonging to the turned-on group is measured.
  • the resistance value of the path through which the leakage current of the sub circuit flows may be varied! /,
  • the present invention by dividing the circuit in the chip into sub-circuits and measuring the leakage current of the sub-circuits, it is difficult for the normal leakage current to detect abnormal leakage current due to a defect. It is possible to solve the problem and to sort by IDDQ test.
  • FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
  • FIG. 2 is a diagram schematically showing an example of leakage current distribution.
  • FIG. 3 is a diagram showing a configuration of a first exemplary embodiment of the present invention.
  • FIG. 5 is a diagram showing a configuration of a third exemplary embodiment of the present invention.
  • FIG. 6 is a diagram showing a configuration of a fourth exemplary embodiment of the present invention.
  • FIG. 7 is a diagram showing a comparative example.
  • FIG. 8 is a diagram showing a configuration of a fifth exemplary embodiment of the present invention.
  • FIG. 1 is a diagram for explaining an example of a configuration of a semiconductor device according to an embodiment of the present invention.
  • the internal circuit (logic circuit) of chip 1 is divided into a plurality of circuit blocks (referred to as “sub-circuits”) 10 to;
  • a plurality of voltage observation circuits may be provided for each of the switches corresponding to the plurality of sub-circuits, and the voltage between the terminals of the switches corresponding to the plurality of sub-circuits may be simultaneously measured by the voltage observation circuit.
  • one voltage observation circuit may be provided for a plurality of switches corresponding to a plurality of sub-circuits, and the terminal voltages of the selected switches may be measured sequentially.
  • the voltage observation circuit may be provided on the same chip as the sub circuit and the switch.
  • switch 11 when measuring the quiescent power supply current of subcircuit 10 in FIG. 1, switch 11 is turned on and the other switches are turned off, and the power supply current flowing through switch 11 is measured with a current monitor. May be.
  • Switch 11 and switch 11 are turned on, etc.
  • the sub-circuit 10 and the sub-circuit 10 force, and the sum of the power supply currents flowing through the switch 11 and the switch 11 may be measured with a current monitor.
  • the leakage current flowing in the observation target sub-circuit is observed as the current between the power supply terminals.
  • Each subcircuit is divided so that the normal leakage current flowing through the subcircuit has a current value smaller than the abnormal leakage current due to the defect.
  • FIG. 2A and 2B are diagrams schematically showing an example of the leakage current distribution, where the horizontal axis is a logarithmic leakage current, and the vertical axis is a number (frequency).
  • Fig. 2 (A) shows the leakage current distribution as a design rule, for example, the 250 nm rule.
  • Fig. 2 (B) shows the distribution of leakage current at 90 nm.
  • the value of the abnormal leakage current due to the defect is sufficiently larger than the leakage current of the entire chip. For this reason, the defective chip can be selected by measuring the leakage current of the entire chip. You can do another. In other words, it is not necessary to divide the internal circuit in the chip into subcircuits for the IDDQ test for CMOS devices conforming to 250 nm Norail. Therefore, it is possible to screen the chip.
  • the entire chip is divided into sub-circuits, and leakage currents of the individual sub-circuits are individually observed. All switches of subcircuits other than the subcircuit to be observed are turned off.
  • the leakage current of the sub-circuit can be made smaller than the abnormal leakage current of the defect. For this reason, defective chips can be selected by observing the leakage current of each sub-circuit.
  • Fig. 2 (B) where the leakage current of the entire chip overlaps with the abnormal leakage current of the defect, increasing the number of subcircuit divisions (each transistor has an upper limit on the number of subcircuit divisions) increases the leakage current of each subcircuit. The average becomes smaller and does not overlap with the abnormal leakage current of the defect.
  • the value of the abnormal leakage current can be determined in advance based on the on-state current of the transistor. Further, based on the distribution information of the observed values of leakage currents of a plurality of chips, a chip having a leakage current that is clearly larger than others may be determined to be due to abnormal leakage current.
  • the circuit configuration of the present invention will be described with reference to some specific examples.
  • FIG. 3 is a diagram showing the configuration of an embodiment of the present invention.
  • the semiconductor device of this example includes a plurality of (N) subcircuits.
  • the deviation is also set to a high threshold, and the switch 11
  • the resistance between the drain and source of 1 to 11 (ON resistance) is R, and the subcircuit 10 N 1 to
  • Abnormal leakage current flows in the power supply current in a stationary state where there are no faults in the
  • xlds is a voltage observation circuit 13
  • the predetermined voltage value determines a range in which the maximum value Ids of the sum of the SD leakage currents of the transistors in the sub circuit is a normal value, and when the maximum value Ids is out of the normal value, the voltage between the terminals of the switch is It becomes larger than a predetermined voltage value.
  • the resistance R (on-resistance) between the drain and the source of the switches 11 to 11 is the switch 11
  • the power control circuit 12 makes the voltage difference of Rxlds the highest voltage observation sensitivity of the voltage observation circuits 13-13.
  • the gate voltage is adjusted. That is, the power control circuit 12 includes the sub circuit 10
  • the power control circuit 12 variably controls the analog voltage supplied to the gates of the switches 11 to 11.
  • the abnormal leakage current due to defects is If the leakage current of each sub-circuit is divided so that it is on the order of 1/10 of the abnormal leakage current due to defects, the voltage between terminals of switches 11 to 11
  • the power control circuit 12 makes the switch 11 to 10 so that the on-resistance becomes a high resistance of about 10 6 ⁇ (mega ⁇ ) (switches 11 to 11 are substantially off).
  • Switches 11 to 11 show that the leakage current below the threshold is
  • the voltage observation circuits 13 to 13 may be configured with a variable gain amplifier (variable voltage range configuration).
  • the power control circuit 12 determines the gate voltage (ON resistance) of switches 11 to 11 during the IDDQ test.
  • the SD leakage current of the transistors in the subcircuits 10 to 10 is caused by the miniaturization of the transistors.
  • the internal circuit of the chip is divided into a plurality of sub-circuits 10 to 10 and
  • the number of transistors in one sub circuit When the number of transistors in one sub circuit is reduced, the number of sub circuits increases. For example, in the case of ⁇ division in Fig. 2 (B), the number of sub circuits is larger than that in ⁇ division). It is possible to determine whether the current is a leak current or an abnormal leak current.
  • IDDQ testing which has been difficult to achieve in miniaturized CM OS devices, can be performed by adding one switch and one voltage observation circuit to each sub-circuit.
  • FIG. 4 is a diagram showing the configuration of the second exemplary embodiment of the present invention.
  • the resistance between the source terminal and the drain terminal of each of the switches 11 to 11 is as follows.
  • the power control circuit 12 applies an analog voltage to the gate terminals of the switches 11 to 11, respectively. Supply.
  • Switches 11 to 11 are transistors (NMOS transistors) having a small channel width (W).
  • one switch 11 in FIG. 1 is composed of a plurality (m) of transistors 11 to 11 connected in parallel, and for a plurality of transistors 11 to 11 connected in parallel, By varying the number of transistors in the on state and the off state, the resistance between both ends of the switches 11 to 11 is varied.
  • the resistance value of the resistor R of the switch 11 connected to the sub circuit is variably controlled by changing the number of transistors 11 to 11 that are turned on in parallel. Is done. Since ON / OFF of the transistors 11 to 11 connected in parallel is controlled by supplying a binary (logic) signal (power supply voltage VDD and GND potential) to the gate, as in the first embodiment. In addition, it is not necessary to supply an analog voltage to the gate of the switch.
  • the channel width (W) of the transistors 11 to 11 connected in parallel may be 1 / m of the size of the switch 11 in FIG. Note that all NMOS transistors constituting the switches 11- to 11 have a high threshold value.
  • FIG. 5 is a diagram showing the configuration of the third exemplary embodiment of the present invention.
  • this embodiment includes a voltage observation circuit 13 that measures the difference potential between the voltage at the connection point between the subcircuit 10 and the switch 11 and the voltage at the connection point between the subcircuit 10 and the switch 11. Yes.
  • the voltage observation circuit 13 compares the voltage of the two switches 11 and 11 corresponding to the two subcircuits 10 and 10 with the voltage observation circuit 13, if an abnormal leakage current flows in one subcircuit, two The potential difference between the terminal voltages of switches 11 and 11 becomes large, and it is detected that one of the sub-circuits is defective.
  • FIG. 6 is a diagram showing the configuration of the fourth exemplary embodiment of the present invention.
  • the subcircuits 10 to 10 are grouped.
  • the sub-circuits in the chip are grouped so that the magnitude of the normal leakage current of the sub-circuits in one group is smaller than the expected abnormal leakage current value S.
  • group A and group B are grouped.
  • the GND in the same gnole may be short-circuited.
  • the current monitor 14 detects the leakage current of the group where the switch is on, and detects whether an abnormal leakage current is flowing.
  • FIG. 7 is a diagram showing a comparative example of the present invention.
  • GND side of subcircuits 10 to 10 GND side of subcircuits 10 to 10
  • FIG. 8 is a diagram showing the configuration of the fifth exemplary embodiment of the present invention. Referring to FIG. 8, in this embodiment, each of the sub-circuits 10 to 10 is connected via output switches 15 to 15 respectively.
  • Output switches 15 to 15 are each a CMOS transistor.
  • the selection signal from the selection circuit 16 and its inverted signal (the input of the selection signal is controlled.
  • the voltage observation circuit 13 is provided in common for the plurality of sub-circuits 10 to 10.
  • the circuit 13 measures the voltage drop Rxlds due to the leakage current flowing in one sub-circuit selected by the selection circuit 16. Also in this embodiment, as in the fourth embodiment, a plurality of sub-circuits in the chip are grouped into several groups, and a voltage observation circuit and a selection circuit are provided for each group. And a plurality of groups may be tested in parallel.
  • the NMOS transistor connected between the sub-circuits 10 to 10 and the GND.

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Abstract

　本発明の目的は、微細化ＣＭＯＳデバイスにおいて、正常リーク電流が欠陥による異常リーク電流の検出を困難とするという課題を解消し、ＩＤＤＱテストを可能とする半導体装置の提供すること、である。半導体チップ内の回路が、複数のサブ回路１０１～１０Ｎに分割され、前記サブ回路と電源（ＶＤＤ又はＧＮＤ）間にスイッチ１１１～１１Ｎと、スイッチ１１１～１１Ｎのオン抵抗を可変制御する回路１２を備えている（図１を参照）。

Description

明 細 書
半導体装置
技術分野
[0001] (関連出願)本願は、先の日本特許出願 2006— 322149号（2006年 11月 29日出 願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用を もって繰込み記載されて!/、るものとみなされる。
本発明は、半導体装置に関し、特に、微細化デバイスの IDDQ (VDD supply curre nt Quiescent)テストを実現可能とする回路設計技術に関する。
背景技術
[0002] CMOSデバイスではスイッチング動作をしていないとき（静止状態時）には、リーク 電流以外の DC電流は流れないが、ブリッジ故障等の不良が存在すると、 DC電流が 流れる。 IDDQテストは、被試験デバイスであるチップの静止状態での電源端子間（ VDDと GND端子間）に流れる電源電流（静止電源電流、あるいは、 IDDQ (VDD su pply current Quiescent)という）を測定し、異常なリーク電流を観測することで、不良 チップの選別を行うものであり、テスタより被試験デバイスにベクトルを印加して、信号 が安定化したのち、電源端子に流れる静止電源電流を測定する。なお、 IDDQテスト については、特許文献 1等の記載が参照される。
[0003] 特許文献 1 :特開 2004— 170126号公報
発明の開示
発明が解決しょうとする課題
[0004] 以上の特許文献 1の開示事項は、本書に引用をもって繰り込み記載されているもの とする。以下に本発明による関連技術の分析を与える。
[0005] 近時の CMOSプロセスの微細化により、トランジスタのソースとドレイン間に流れるリ ーク電流（「SDリーク電流」ともいう）が顕在化し、微細化プロセスの進展とともに、 SD リーク電流の変動（ばらつき）幅も大きくなつている。そして、高集積化に伴い、 1つの チップに搭載されるトランジスタ数が増大し、個々のトランジスタが正常な場合であつ ても、チップ内のトランジスタの SDリーク電流の総和は大となり、チップの電源端子間 に流れる静止電源電流が大きくなり、且つ、その変動幅も大きくなつている。また、消 費電力削減のためデバイスの電源電圧が低減されている力 低電圧化によりトランジ スタの伝播遅延時間が増加することから、トランジスタの閾値電圧が下げられており、 低閾値電圧により、リーク電流が増大している。
[0006] このため、微細 CMOSデバイスでは、 IDDQテストにより、電源端子間の静止電源 電流を観測しても、正常な SDリーク電流であるの力、、ブリッジ等の不良を示す異常な リーク電流であるのかを、正しく判断できない状況に至っている。すなわち、 IDDQテ ストによるスクリーニングの実施は困難となっているというのが現状である。
[0007] したがって、本発明の目的は、微細化 CMOSデバイス等において IDDQテストを実 現可能とする半導体装置を提供することにある。
課題を解決するための手段
[0008] 本願発明者は、このたび、チップの回路設計方式 (アーキテクチャ）を見直し、 IDD Qテスト向きの全く新規な回路設計方式 (オンチップ IDDQテスト）を提供することで、 微細化 CMOSデバイスの IDDQテストを実現可能としたものである。本発明を微細 化 CMOSデバイスに適用することで、既存のテスタ等を用いて、 SDリーク電流である の力、、ブリッジ等の不良を示す異常なリーク電流であるかを正しく判別可能としている 。本願で開示される発明は、概略、以下の構成とされる。
[0009] 本発明の 1つのアスペクト (側面）に係る半導体装置は、半導体装置内の回路を複 数に分割してなる複数のサブ回路と、少なくとも 1つの前記サブ回路と電源との間に 配設されたスィッチと、を備えている。
[0010] 本発明に係る半導体装置にお!/、て、前記複数のサブ回路のそれぞれに対応して、 前記サブ回路と前記電源との間にそれぞれ配設された複数のスィッチを備えている
[0011] 本発明に係る半導体装置において、前記スィッチが少なくとも 1つのトランジスタを 含み、前記トランジスタの制御端子に電圧を供給し、前記トランジスタのオン抵抗を可 変させる回路を備えた構成としてもよい。
[0012] 本発明に係る半導体装置において、前記スィッチが並列に接続された複数のトラン ジスタを含み、並列に接続された前記複数のトランジスタの制御端子に論理信号を 供給し、並列に接続された前記複数のトランジスタのオン ·オフを制御する回路を備 えた構成としてもよい。
[0013] 本発明に係る半導体装置において、一のサブ回路と前記一のサブ回路に対応す る一のスィッチとの接続点の電圧と、他のサブ回路と前記他のサブ回路に対応する 他のスィッチとの接続点の電圧との差電圧を観測する回路を備えた構成としてもよい
[0014] 本発明に係る半導体装置にお!/、て、前記サブ回路と前記サブ回路に対応する前 記スィッチとの複数の組力 S、複数のグループにグループ分けされており、複数のダル ープのうち 1つのグループのスィッチがオンとされ、他のグループのスィッチはオフと され、スィッチがオンのグループのサブ回路の電源パスに流れるリーク電流の測定が 行われる構成としてもよい。
[0015] 本発明に係る半導体装置にお!/、て、前記複数のグループのスィッチの一端が共通 接続されて電流モニタに接続される構成としてもよい。
[0016] 本発明に係る半導体装置において、 1つのグループ内のサブ回路の合計の通常リ ーク電流の大きさが、想定される異常リーク電流値よりも小さくなるように、サブ回路の グループ分けが為されて!/、る。
[0017] 本発明に係る半導体装置にお!/、て、複数の前記サブ回路のそれぞれに対して、前 記サブ回路と、前記サブ回路に対応する前記スィッチとの接続を、オン'オフ制御す る出力スィッチを備え、前記複数の出力スィッチのオン'オフを制御する選択回路を 備え、複数の前記サブ回路と前記出力スィッチの組に対して、前記選択回路で選択 された前記出力スィッチに接続する前記スィッチの端子電圧を観測する電圧観測回 路を 1つ備えた構成としてもよい。
[0018] 本発明に係る半導体装置にお!/、て、前記サブ回路と前記サブ回路に対応する前 記スィッチと前記出力スィッチとの複数の組力 S、複数のグループにグループ分けされ ており、各グループに対して、前記電圧観測回路と前記選択回路を備えた構成とし てもよい。
[0019] 本発明に係る半導体装置にお!/、て、前記スィッチは、前記サブ回路と高位側電源 との間、又は、前記サブ回路と低位側電源との間に配設されている。 [0020] 本発明に係る半導体装置において、前記サブ回路のリーク電流の分布の標準偏 差を σ、平均値を としたとき、リーク電流の分布において、 μから σの所定倍はな れた電流値が、異常リーク電流と同じとなるように、複数のサブ回路の分割数が定め られている。
[0021] 本発明の他のアスペクトに係る半導体装置は、半導体装置内の回路が複数 (Ν個） のサブ回路に分割されており、前記サブ回路の静止状態での電源電流を測定する ための回路手段を有する。
[0022] 本発明に係る半導体装置にお!/、て、前記回路手段は、前記サブ回路の電源パス に揷入されたスィッチと、前記スィッチの端子電圧を観測する回路と、を備え、前記ス イッチは、テスト時に、前記サブ回路の静止状態での電源電流測定用の抵抗素子と して機能する。通常動作時は、前記サブ回路の電源パスに揷入されたスィッチ両端 は短絡状態とされる。
[0023] 本発明に係る半導体装置にお!/、て、前記スィッチの抵抗を可変制御する手段を備 えた構成としてもよい。
[0024] 本発明に係る半導体装置におレ、て、前記回路手段は、前記サブ回路の電源パス に揷入されたスィッチを備え、テスト時に、 i個（但し、 iは l≤i< Nの所定の整数）の前 記サブ回路に対応するスィッチをオンとし、 i個（但し、 l≤i< N)の前記サブ回路の 静止状態での電源電流の測定が行われる。
[0025] 本発明に係る半導体集積回路にお!/、ては、複数のサブ回路を備え、前記複数の サブ回路は複数のグループにグループ分けされており、前記複数のグループのうち 少なくとも 1つのグループに属するサブ回路と電源パスとの接続をオンとし、別のダル ープのサブ回路と電源パスとの接続をオフとする制御を行う回路手段を備えている。 本発明において、前記オンとされたグループに属するサブ回路の電源パスに流れる リーク電流の測定が行われる。本発明においては、前記サブ回路のリーク電流が流 れるパスの抵抗値を可変させる構成としてもよ!/、、
発明の効果
[0026] 本発明によれば、チップ内の回路をサブ回路に分割し、サブ回路のリーク電流を測 定することで、正常リーク電流が欠陥による異常リーク電流の検出を困難とするという 課題を解消し、 IDDQテストにより、選別を行うこと力 Sできる。
図面の簡単な説明
[0027] [図 1]本発明の一実施形態の構成を示す図である。
[図 2]リーク電流の分布例を模式的に示す図である。
[図 3]本発明の第 1の実施例の構成を示す図である。
[図 4]本発明の第 2の実施例の構成を示す図である。
[図 5]本発明の第 3の実施例の構成を示す図である。
[図 6]本発明の第 4の実施例の構成を示す図である。
[図 7]比較例を示す図である。
[図 8]本発明の第 5の実施例の構成を示す図である。
符号の説明
[0028] 1 チップ
10〜； 10 サブ回路
1 N
11—11 . 11 —11 スィッチ
1 N 1 - 1 l -m
12 電力制御回路
13、 13〜； 13 電圧観測回路
1 N
14 電流モニタ
15〜15 出力スィッチ
1 N
16 選択回路
発明を実施するための最良の形態
[0029] 上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明 する。図 1は、本発明の一実施の形態に係る半導体装置の構成の一例を説明するた めの図である。図 1を参照すると、本実施の形態に係る半導体装置においては、チッ プ 1の内部回路 (論理回路）を複数の回路ブロック（「サブ回路」という） 10 〜； 10 に
1 N 分割し、サブ回路 10〜10 と GND間、又は電源 VDDとサブ回路 10〜10 間に、
1 N 1 N スィッチ 11〜11 をそれぞれ揷入し、サブ回路 10〜10 のそれぞれの静止状態で
1 N 1 N
の電源電流（IDDQ)を測定する。
[0030] 例えばサブ回路 10の静止電源電流を測定する場合、サブ回路 10の電源パス上 に揷入されたスィッチ の端子間電圧を電圧計 (電圧観測回路)で測定してもよい
。また、複数のサブ回路に対応するスィッチのそれぞれに対応して複数の電圧観測 回路を備え、複数のサブ回路に対応するスィッチの端子間電圧を電圧観測回路で 同時に測定するようにしてもよい。あるいは、電圧観測回路を複数のサブ回路に対応 する複数のスィッチに対して 1つ備え、選択されたスィッチの端子電圧を順次に測定 するようにしてもよい。なお、本実施形態では、電圧観測回路を、サブ回路、スィッチ と、同一チップ上に備えてもよい。
[0031] あるいは、図 1のサブ回路 10の静止電源電流を測定する場合、スィッチ 11をオン として、他のスィッチはオフとして、サブ回路 10力、らスィッチ 11 に流れる電源電流を 電流モニタで測定してもよい。あるいは、複数（2つ）のサブ回路 10と 10の静止電
1 2 源電流を併せて測定する場合（サブ回路 10と 10の正常リーク電流の合計が欠陥
1 2
による異常リーク電流よりも小さい場合）、スィッチ 11とスィッチ 11をオンとして、他
1 2
のスィッチはオフとして、サブ回路 10とサブ回路 10力、らスィッチ 11とスィッチ 11 に 流れる電源電流の和電流を電流モニタで測定してもよい。
[0032] 力、かる構成により、観測対象のサブ回路に流れるリーク電流が電源端子間の電流と して観測される。各サブ回路は、該サブ回路に流れる正常リーク電流が、欠陥による 異常リーク電流よりも小さい電流値となるように、分割されている。
[0033] 図 2を参照して、本発明における、サブ回路の分割について説明する。図 2 (A)、 図 2 (B)は、リーク電流の分布の一例を模式的に示す図であり、横軸は対数表示のリ ーク電流、縦軸は数（度数）である。図 2 (A)には、設計ルールとして、例えば 250nm ルールでのリーク電流の分布が示されている。図 2 (B)には、 90nmノレ一ノレでのリー ク電流の分布が示されている。図 2 (A)及び図 2 (B)には、チップ全体のリーク電流（ サブ回路への分割無し）の分布、チップ全体を N分割した個々のサブ回路、チップ全 体を M (N< M)分割した個々のサブ回路のリーク電流の分布の例、各トランジスタの リーク電流の分布の例が示されている。チップ内の各トランジスタのリーク電流のばら つきは、ほぼガウス分布に従う。
[0034] 図 2 (A)の場合、欠陥による異常リーク電流の値は、チップ全体のリーク電流よりも 十分に大きい。このため、チップ全体のリーク電流を測定することで、不良チップの選 別を行うことができる。すなわち、 250nmノレールに従う CMOSデバイスについては、 IDDQテスト向きに、チップ内の内部回路をサブ回路へ分割することは不要であり、 チップの電源端子間の静止電源電流を測る、通常の IDDQテストを行うことで、チッ プのスクリーニングが可能である。
[0035] これに対して、図 2 (B)の場合、チップ全体のリーク電流が大きくなり、欠陥による異 常リーク電流か、正常リーク電流か区別できない。したがって、チップ全体のリーク電 流をみただけでは、選別テストはできなくなる。すなわち、チップの電源端子間の静 止電源電流を測る、通常の IDDQテストでは、チップのスクリーニングは不可能であ
[0036] そこで、本発明においては、チップ全体をサブ回路に分割し、個々のサブ回路のリ ーク電流を個別に観測する。観測対象のサブ回路以外のサブ回路のスィッチは全て オフとする。サブ回路の分割数を増やすことで、サブ回路のリーク電流は欠陥の異常 リーク電流よりも小さくすることが可能である。このため、個々のサブ回路のリーク電流 を観測することで、不良チップの選別が可能となる。チップ全体のリーク電流が欠陥 の異常リーク電流と重なる図 2 (B)の場合、サブ回路の分割数を増やすと（各トランジ スタは、サブ回路の分割数の上限）、各サブ回路のリーク電流の平均は小さくなり、欠 陥の異常リーク電流と重なることはなくなる。
[0037] 特に制限されないが、例えば 99· 74% ( = 3 σ )の正確さで、異常リーク電流による 不良チップを選別する場合、サブ回路のリーク電流の分布の標準偏差を σ、平均値 を として、対数軸上で、 μ力 3 σはなれた電流値が、欠陥による異常リーク電流と 同じとなるように、チップ全体の分割数 (サブ回路の規模と個数)を決定する。
[0038] なお、図 2 (A)、図 2 (B)において、異常リーク電流の値の決定として、トランジスタ のオン電流に基づき、予め決めることは可能である。また、複数チップのリーク電流の 観測値の分布情報をもとに、統計的にみて他と明らかにリーク電流が大きなチップは 、異常リーク電流によるものと判別してもよい。以下、本発明の回路構成についていく つかの具体例に即して説明する。
実施例
[0039] <実施例 1〉 図 3は、本発明の一実施例の構成を示す図である。図 3を参照すると、本実施例の 半導体装置は、複数 (N個）のサブ回路 10
1〜10 と、複数のサブ回路 10
N 1〜10 と G
N
ND間にそれぞれ接続された NMOSトランジスタよりなるスィッチ 11 複数
1〜11 と、
N
のスィッチ 11
1〜11 の各ゲート電圧を与え、オン ·オフ制御する電力制御回路 12と、 N
スィッチ 11 ン ソース間電圧を観測する電圧観測回路 13
1〜11 のドレイ
N 1〜13 と、
N
をオンチップで備えている。スィッチ 11 する NM〇Sトランジスタは、い
1〜11 を構成
N
ずれも高閾値とされ、スィッチ 11
1〜11 の閾値以下でのリーク電流が、 IDDQテスト N
の静止電源電流に影響を与えることがないように設定されている。
[0040] スィッチ 11
1〜11 のドレインとソース間の抵抗（オン抵抗）を Rとし、サブ回路 10 N 1〜
10 の各々についてトランジスタの SDリーク電流の総和の最大値を Idsとしたとき、サ
N
ブ回路 10〜10 に不良がなぐ静止状態での電源電流に、異常なリーク電流が流
1 N
れない場合、スィッチ 11〜11 の端子間電圧（ドレイン ソース間電圧）として電圧 R
1 N
xldsが、それぞれ、電圧観測回路 13
1〜13 で観測される。
N
[0041] したがって、あるサブ回路について、スィッチの端子間電圧（ = RxIds)が、予め定 められた所定の電圧値よりも大となった場合、当該サブ回路が不良であることが検知 できる。該所定の電圧値は、サブ回路のトランジスタの SDリーク電流の総和の最大 値 Idsが正常値である範囲を確定し、最大値 Idsが正常値から外れている場合、スイツ チの端子間電圧は所定の電圧値よりも大となる。
[0042] スィッチ 11〜11 のドレインとソース間の抵抗 R (オン抵抗）は、スィッチ 11
1 N 1〜11
N
のゲート ソース間電圧によって可変に制御されるため、 Rxldsの電位差が電圧観 測回路 13〜13 の電圧観測感度が一番高くなるように、電力制御回路 12によって
1 N
、ゲート電圧が調整される。すなわち、電力制御回路 12は、サブ回路 10
1〜10 のリ N
ーク電流（互いに異なる場合がある）にそれぞれに対応して、スィッチ 11
1〜11 のゲ N
ートにそれぞれアナログ電圧を供給し、スィッチ 11 ソース間の抵
1〜11 のドレインと
N
抗 Rを個別に調整する。この場合、電圧観測回路 13
1〜13 での観測結果に基づき N
、電力制御回路 12は、スィッチ 11〜11 のゲートに供給するアナログ電圧を可変制
1 N
御する構成 (フィードバック構成）としてもよい。
[0043] 例えば図 2 (B) (90nmノレ一ノレ）において、欠陥による異常リーク電流が uAのォー ダであると想定したとき、個々のサブ回路のリーク電流が欠陥による異常リーク電流 の 1/10のオーダとなるように分割されている場合、スィッチ 11〜11 の端子間電圧
1 N
を lOOmVオーダとするには、オン抵抗が 106 Ω (メガ Ω )程度の高抵抗 (スィッチ 11 〜11 は実質的にオフ状態）となるように、電力制御回路 12によって、スィッチ 11〜
Ν 1
11 のゲート電圧が設定される。なお、スィッチ 11〜11 は通常動作時はオン状態
Ν 1 Ν
とされる。スィッチ 11 〜； 11 は、閾値以下でのリーク電流が、 IDDQテストの静止電
1 Ν
源電流に影響を与えることがないように設定されている。なお、電圧観測回路 13〜1 3 は、利得可変型の増幅器を備えた構成 (電圧レンジ可変型の構成）としてもよぐ
Ν
電力制御回路 12は、 IDDQテスト時のスィッチ 11〜11 のゲート電圧（オン抵抗）を
1 Ν
、電圧観測回路 13〜； 13 内の増幅器の利得 (測定レンジ)等と連動させて設定する
1 Ν
ようにしてあよいことは勿論である。
[0044] サブ回路 10〜10 内のトランジスタの SDリーク電流は、トランジスタの微細化によ
1 Ν
り大きくなり、その変動幅も大となる。
[0045] 本実施例では、チップの内部回路を複数のサブ回路 10〜10 に分割し、サブ回
1 Ν
路 10〜10 内に含まれるトランジスタの個数を少なくすることで、サブ回路 10〜10
1 Ν 1 内のトランジスタに流れる SDリーク電流の総和の最大値を一定とする（上限を設け
Ν
る）ことが可能である。
[0046] 1つのサブ回路内のトランジスタの個数を少なくすると、サブ回路の個数は多くなる 力 例えば図 2 (B)の Μ分割の場合、 Ν分割よりもサブ回路の個数が多くなる）、正常 リーク電流であるか、異常リーク電流であるかを判別可能としている。しかも、各サブ 回路に対して、 1つのスィッチと 1つの電圧観測回路を付加するだけで、微細化 CM OSデバイスにおいて実現困難とされた、 IDDQテストを可能としている。
[0047] <実施例 2〉
図 4は、本発明の第 2の実施例の構成を示す図である。前記第 1の実施例では、ス イッチ 11〜11 のそれぞれのソース端子とドレイン端子間の抵抗は、スィッチ 11〜
1 N 1
11 のゲート電位で制御している。この場合、スィッチ 11〜11 のゲート電圧として
N 1 N
は、アナログ電圧源からの電圧を供給する必要がある。すなわち、前記第 1の実施例 では、電力制御回路 12が、スィッチ 11〜11 のゲート端子にアナログ電圧をそれぞ れ供給している。
[0048] スィッチ 11 〜11 は、チャネル幅（W)の小さなトランジスタ（NMOSノ
タ）から構成される。
[0049] 本実施例では、図 1の 1つのスィッチ 11を、複数 (m個）の並列接続されたトランジ スタ 11 〜11 で構成し、並列接続された複数のトランジスタ 11 〜11 につ いて、オン状態とオフ状態のトランジスタの数を可変させることで、スィッチ 11 〜1 1 の両端間の抵抗を可変させる。
[0050] すなわち、本実施例によれば、並列接続されたトランジスタ 11 〜11 のうちォ ンするトランジスタの個数を可変することで、サブ回路に接続するスィッチ 11 の抵抗 Rの抵抗値が可変制御される。並列接続されたトランジスタ 11 〜11 のオンとォ フは、ゲートに、 2値（ロジック)信号 (電源電圧 VDDと GND電位）を供給することで 制御されるため、前記第 1の実施例のように、スィッチのゲートにアナログ電圧を供給 する必要はない。当然のことながら、並列接続されたトランジスタ 11 〜11 のチ ャネル幅（W)は、図 1のスィッチ 11の m分の 1のサイズでよい。なお、スィッチ 11― 〜11 を構成する NMOSトランジスタはいずれも高閾値とされる。
[0051] <実施例 3〉
図 5は、本発明の第 3の実施例の構成を示す図である。図 5を参照すると、本実施 例は、サブ回路 10とスィッチ 11との接続点の電圧と、サブ回路 10とスィッチ 11と の接続点の電圧の差電位を測定する電圧観測回路 13を備えている。 2つのサブ回 路 10 、 10に対応する 2つのスィッチ 11 、 11の端子電圧を、電圧観測回路 13で、 電圧比較することで、一方のサブ回路に異常なリーク電流が流れた場合、 2つのスィ ツチ 11 、 11の端子電圧の差電位が大となり、どちらかのサブ回路に不良があること が検出される。
[0052] <実施例 4〉
図 6は、本発明の第 4の実施例の構成を示す図である。図 6を参照すると、本実施 例においては、サブ回路 10〜10 は、グループ分けされている。 1つのグループ内 のサブ回路の合計の通常リーク電流の大きさ力 S、想定される異常リーク電流値よりも 小さくなるように、チップ内のサブ回路をグループ分けしている。特に制限されないが 、図 6に示す例では、グループ Aとグループ Bにグループ分けされている。同じグノレ ープ内の GNDは短絡されていてもよい。複数のグループのうちの 1つのグループ内 の全てのスィッチをオンとし、それ以外のグループ内の全てのスィッチをオフとする。 スィッチがオンのグループのリーク電流を電流モニタ 14で検出し、異常リーク電流が 流れていないか検知する。
[0053] この検査を、全グループに対して行う。図 6に示した構成の場合、例えば、グループ Aのスィッチをオンとし、残りのグループのスィッチをオフとし、リーク電流を電流モニ タ 14で測定し、次に、残りのグループの 1つであるグループ Bのスィッチをオンとし、 他のグループのスィッチをオフとし、リーク電流を電流モニタ 14で測定する。なお、電 流モニタ 14はチップ 1の静止電源電流を測定するもので、不図示のテスタ内の電流 測定回路を用いてもょレ、ことは勿論である。
[0054] <比較例〉
図 7は、本発明の比較例を示す図である。図 7では、サブ回路 10〜10 の GND側
1 N を短絡配線で接続しており、 1つのグループ内のサブ回路の合計の通常リーク電流 の大きさが、想定される異常リーク電流値よりも小さくなるように、チップ内のサブ回路 をグループ分けして!/、な!/、。
[0055] <実施例 5〉
図 8は、本発明の第 5の実施例の構成を示す図である。図 8を参照すると、本実施 例においては、各サブ回路 10〜； 10 は、それぞれ出力スィッチ 15〜； 15 を介して
1 N 1 N スィッチ 11〜11 に接続されている。出力スィッチ 15〜15 は、各々、 CMOSトラ
1 N 1 N
ンスファゲートよりなり、選択回路 16からの選択信号とその反転信号 (選択信号を入 フが制御される。電圧観測回路 13は、複数のサブ回路 10〜10 に共通に 1つ設け
1 N
られ、スィッチ 11〜11 のうち、オンに設定された出力スィッチ 15〜15 に接続する
1 N 1 N スィッチの端子電圧を測定する。すなわち、スィッチ 11〜11 のドレインとソース間の
1 N
抵抗 (オン抵抗）を Rとし、サブ回路 10〜10 のリーク電流を Idsとしたとき、電圧観測
1 N
回路 13は、選択回路 16で選択された 1つのサブ回路に流れるリーク電流による電圧 降下 Rxldsを測定する。 [0056] 本実施例においても、前記第 4の実施例のように、チップ内の複数のサブ回路をい くつかのグループにグループ分けし、それぞれのグループに対して、電圧観測回路 と選択回路を備え、複数のグループで、並列にテストするようにしてもよい。
[0057] なお、上記各実施例では、サブ回路 10〜10 と GND間に接続された NMOSトラ
1 N
ンジスタによるスィッチ 11〜11 を例に説明した力 スィッチ 11 〜11 はかかる構成
1 N 1 N
に限定されるものでなぐ電源 VDDとサブ回路 10〜10 の間に配設された PMOS
1 N
トランジスタで構成してもよ!/、。
[0058] 以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にの み制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変 形、修正を含むことは勿論である。
[0059] 本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思 想に基づいて、実施形態ないし実施例の変更'調整が可能である。また、本発明の 請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可 能である。

Claims

請求の範囲
[1] 半導体装置内の所定の回路を複数に分割してなる複数のサブ回路と、
少なくとも 1つの前記サブ回路と電源との間に配設されたスィッチと、
を備えている、ことを特徴とする半導体装置。
[2] 前記複数のサブ回路のそれぞれに対応して、前記サブ回路と前記電源との間にそ れぞれ配設された複数のスィッチを備えて!/、る、ことを特徴とする請求項 1記載の半 導体装置。 前記トランジスタの制御端子に電圧を供給し、前記トランジスタのオン抵抗を可変さ せる回路を備えている、ことを特徴とする請求項 1又は 2記載の半導体装置。
[4] 前記スィッチが並列に接続された複数のトランジスタを含み、
並列に接続された前記複数のトランジスタの制御端子に論理信号を供給し、並列 に接続された前記複数のトランジスタのオン'オフを制御する回路を備えている、こと を特徴とする請求項 1又は 2記載の半導体装置。
[5] 一のサブ回路と前記一のサブ回路に対応する一のスィッチとの接続点の電圧と、 他のサブ回路と前記他のサブ回路に対応する他のスィッチとの接続点の電圧との差 電圧を観測する回路を備えている、ことを特徴とする請求項 2記載の半導体装置。
[6] 前記サブ回路と前記サブ回路に対応する前記スィッチとの複数の組が、複数のグ ループにグループ分けされており、
複数のグループのうち 1つのグループのスィッチがオンとされ、他のグループのスィ ツチはオフとされ、スィッチがオンのグループのサブ回路の電源パスに流れるリーク 電流の測定が行われる、ことを特徴とする請求項 2記載の半導体装置。
[7] 前記サブ回路と前記サブ回路に対応する前記スィッチとの複数の組が、複数のグ ループにグループ分けされており、
前記複数のグループのうち、スィッチがオンとされた少なくとも一つのグループのサ ブ回路の電源パスに流れるリーク電流の測定が行われる、ことを特徴とする請求項 2 記載の半導体装置。
[8] 前記複数のグループのスィッチの一端が共通接続されて電流モニタに接続される 、ことを特徴とする請求項 6又は 7記載の半導体装置。
1つのグループ内のサブ回路の合計の通常リーク電流の大きさが、想定される異常 リーク電流値よりも小さくなるように、サブ回路のグループ分けが為されている、ことを 特徴とする請求項 6又は 7記載の半導体装置。
複数の前記サブ回路のそれぞれに対して、前記サブ回路と、前記サブ回路に対応 する前記スィッチとの接続を、オン'オフ制御する出力スィッチを備え、
前記複数の出力スィッチのオン'オフを制御する選択回路を備え、
複数の前記サブ回路と前記出力スィッチの組に対して、前記選択回路で選択され た前記出力スィッチに接続する前記スィッチの端子電圧を観測する電圧観測回路を 1つ備えている、ことを特徴とする請求項 2記載の半導体装置。
前記サブ回路と前記サブ回路に対応する前記スィッチと前記出力スィッチとの複数 の組が、複数のグループにグループ分けされており、各グループに対して、前記電 圧観測回路と前記選択回路を備えている、ことを特徴とする請求項 10記載の半導体 装置。
前記スィッチは、前記サブ回路と高位側電源との間、又は、前記サブ回路と低位側 電源との間に配設されている、ことを特徴とする請求項 1記載の半導体装置。
前記サブ回路のリーク電流の分布の標準偏差を σ、平均 を としたとき、リーク 電流の分布において、 μから σの所定倍はなれた電流値が、異常リーク電流と同じ となるように、複数のサブ回路の分割数が定められている、ことを特徴とする請求項 1 記載の半導体装置。
半導体装置内の所定の回路が複数 (Ν個）のサブ回路に分割されており、 前記サブ回路の静止状態での電源電流を測定するための回路手段を有する、こと を特徴とする半導体装置。
前記回路手段は、前記サブ回路の電源パスに揷入されたスィッチと、前記スィッチ の端子電圧を観測する回路と、を備え、
前記スィッチは、テスト時に、前記サブ回路の静止状態での電源電流測定用の抵 抗素子として機能する、ことを特徴とする請求項 14記載の半導体装置。
前記スィッチの抵抗を可変制御する手段を備えている、ことを特徴とする請求項 15 記載の半導体装置。
[17] 前記回路手段は、前記サブ回路の電源パスに揷入されたスィッチを備え、
テスト時に、 i個（但し、 iは 1≤i< Nの所定の整数）の前記サブ回路に対応するスィ ツチをオンとし、 i個（但し、 l≤i< N)の前記サブ回路の静止状態での電源電流の測 定が行われる、ことを特徴とする請求項 14記載の半導体装置。
[18] 複数のサブ回路を備え、前記複数のサブ回路は複数のグループにグループ分けさ れており、
前記複数のグループのうち少なくとも 1つのグループに属するサブ回路と電源パス との接続をオンとし、別のグループのサブ回路と電源パスとの接続をオフとする制御 を行う回路手段を備えている、ことを特徴とする半導体集積回路。
[19] 前記オンとされた少なくとも 1つのグループに属するサブ回路の電源パスに流れるリ ーク電流の測定が行われる、ことを特徴とする請求項 18記載の半導体集積回路。
[20] 前記サブ回路のリーク電流が流れるパスの抵抗値を可変させる手段を備えている、 ことを特徴とする請求項 19記載の半導体集積回路。
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