JP2003258612A - 半導体回路及び半導体回路を用いた半導体集積回路装置 - Google Patents
半導体回路及び半導体回路を用いた半導体集積回路装置Info
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- JP2003258612A JP2003258612A JP2002060120A JP2002060120A JP2003258612A JP 2003258612 A JP2003258612 A JP 2003258612A JP 2002060120 A JP2002060120 A JP 2002060120A JP 2002060120 A JP2002060120 A JP 2002060120A JP 2003258612 A JP2003258612 A JP 2003258612A
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Abstract
(57)【要約】
【課題】電源ノイズを低コストで十分に低減し、電源が
LC共振を起こしても電源ノイズを十分に低減する回路の
提供。 【解決手段】電源ノイズを発生するＣＭＯＳ回路３０に
対して、電源ノイズを抑制するためのｎＭＯＳトランジ
スタ１００と、電圧比較器４０を備え、電源電圧が参照
電圧４１よりも高ければ、ｎＭＯＳトランジスタ１００
をオンして、電源線と接地線を低抵抗で接続し、この低
抵抗により共振時の電源インピーダンスが減少し、共振
時の電源ノイズが減少し、一方、電源電圧が参照電圧４
１よりも低ければ、ｎＭＯＳトランジスタ１００をオフ
して、電源線と接地線を高抵抗で接続し、ｎＭＯＳトラ
ンジスタ１００による消費電力増加を必要最小限にする
ことができる。
LC共振を起こしても電源ノイズを十分に低減する回路の
提供。 【解決手段】電源ノイズを発生するＣＭＯＳ回路３０に
対して、電源ノイズを抑制するためのｎＭＯＳトランジ
スタ１００と、電圧比較器４０を備え、電源電圧が参照
電圧４１よりも高ければ、ｎＭＯＳトランジスタ１００
をオンして、電源線と接地線を低抵抗で接続し、この低
抵抗により共振時の電源インピーダンスが減少し、共振
時の電源ノイズが減少し、一方、電源電圧が参照電圧４
１よりも低ければ、ｎＭＯＳトランジスタ１００をオフ
して、電源線と接地線を高抵抗で接続し、ｎＭＯＳトラ
ンジスタ１００による消費電力増加を必要最小限にする
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体回路に関し、
特にノイズを低減する回路及び該回路を備えた半導体回
路に関する。
特にノイズを低減する回路及び該回路を備えた半導体回
路に関する。
【０００２】
【従来の技術】［電源ノイズの問題と対策技術の重要
性］半導体プロセスの微細化による半導体集積回路
（「ＬＳＩ」という）の高速化と大規模化に伴い、ＣＭ
ＯＳ回路のスイッチング時に流れる電源電流も高速化か
つ増加している。一方、パッケージやＬＳＩの電源系の
寄生抵抗や寄生インダクタンスは、パッケージ技術の進
歩やＬＳＩ配線技術の進歩により減少はしているが、そ
の減少のペースは電源電流の高速化のペースや、増加の
ペースよりも遅れている。従って、式（１）で示すＬＳ
Ｉ上での電源線、接地線のノイズＶnoise（以下、総称
して「電源ノイズ」という）が、ＬＳＩの性能向上と共
に増加してしまう問題がある。
性］半導体プロセスの微細化による半導体集積回路
（「ＬＳＩ」という）の高速化と大規模化に伴い、ＣＭ
ＯＳ回路のスイッチング時に流れる電源電流も高速化か
つ増加している。一方、パッケージやＬＳＩの電源系の
寄生抵抗や寄生インダクタンスは、パッケージ技術の進
歩やＬＳＩ配線技術の進歩により減少はしているが、そ
の減少のペースは電源電流の高速化のペースや、増加の
ペースよりも遅れている。従って、式（１）で示すＬＳ
Ｉ上での電源線、接地線のノイズＶnoise（以下、総称
して「電源ノイズ」という）が、ＬＳＩの性能向上と共
に増加してしまう問題がある。
【０００３】
【０００４】但し、Iddは電源電流、dIdd/dtは電源電流
の時間変化（d/dtは時間微分を表す）、Ｒは電源系の寄
生抵抗、Ｌは電源系の寄生インダクタンスを表す。
の時間変化（d/dtは時間微分を表す）、Ｒは電源系の寄
生抵抗、Ｌは電源系の寄生インダクタンスを表す。
【０００５】図１４は、電源と接地間に接続され、電源
電流の供給を受ける回路に供給されるクロック信号１０
と、電源電流１１と、電源線の電圧１２、接地線の電圧
１３の波形の時間推移を模式的に示す図である。
電流の供給を受ける回路に供給されるクロック信号１０
と、電源電流１１と、電源線の電圧１２、接地線の電圧
１３の波形の時間推移を模式的に示す図である。
【０００６】式（１）の第１項の寄生抵抗Ｒの効果によ
り、電源線の電圧１２は、外部から供給された電源電圧
１４より減少し、接地線の電圧１３は、外部から供給さ
れた接地電圧１５よりも増加する。また、式（１）の第
２項の寄生インダクタンスＬの効果により、電源線の電
圧１２は、外部から供給された電源電圧１４（設定値）
に対して過渡的に増減する。接地線の電圧１３について
も同様である。
り、電源線の電圧１２は、外部から供給された電源電圧
１４より減少し、接地線の電圧１３は、外部から供給さ
れた接地電圧１５よりも増加する。また、式（１）の第
２項の寄生インダクタンスＬの効果により、電源線の電
圧１２は、外部から供給された電源電圧１４（設定値）
に対して過渡的に増減する。接地線の電圧１３について
も同様である。
【０００７】一方、近年のＬＳＩの電源電圧の低下に伴
い、ＬＳＩの性能が電源ノイズに敏感になっている。し
かし、上述の通り、電源ノイズは増加する方向にあるた
め、電源ノイズによるＬＳＩの性能劣化が近年大きな問
題となっている。具体的には、電源ノイズによって、回
路の遅延が変動する問題や、論理回路のデータが反転す
る問題が生じる。この状況を解決するため、電源ノイズ
対策技術の重要性が高まっている。
い、ＬＳＩの性能が電源ノイズに敏感になっている。し
かし、上述の通り、電源ノイズは増加する方向にあるた
め、電源ノイズによるＬＳＩの性能劣化が近年大きな問
題となっている。具体的には、電源ノイズによって、回
路の遅延が変動する問題や、論理回路のデータが反転す
る問題が生じる。この状況を解決するため、電源ノイズ
対策技術の重要性が高まっている。
【０００８】［電源ノイズ対策］以下では、従来の電源
ノイズ対策について３つの例を説明する。
ノイズ対策について３つの例を説明する。
【０００９】［従来例１］電源ノイズを低減するために
は、式（１）より、電源系の寄生抵抗を減らす必要があ
る。寄生抵抗を減らすために、以下の工夫が行われる。
は、式（１）より、電源系の寄生抵抗を減らす必要があ
る。寄生抵抗を減らすために、以下の工夫が行われる。
【００１０】（１）電源系のパッド数とパッケージのピ
ン数の増加：パッド数及びピン数と寄生抵抗は反比例の
関係にあることから、パッド数及びピン数を増やせば増
やすほど、寄生抵抗は減少する。例えば、パッケージと
してフリップチップボールグリッドアレイ（「ＦＣＢＧ
Ａ」という）を使用すると、ＬＳＩ全面にパッドを配置
してパッケージと接続することができるため、ピン数を
数１０００本にまで増やすことが出来る。
ン数の増加：パッド数及びピン数と寄生抵抗は反比例の
関係にあることから、パッド数及びピン数を増やせば増
やすほど、寄生抵抗は減少する。例えば、パッケージと
してフリップチップボールグリッドアレイ（「ＦＣＢＧ
Ａ」という）を使用すると、ＬＳＩ全面にパッドを配置
してパッケージと接続することができるため、ピン数を
数１０００本にまで増やすことが出来る。
【００１１】（２）ＬＳＩ上の電源配線の太幅化、厚膜
化、多層化：配線抵抗は配線の断面積に反比例する。し
たがって、電源配線を太幅化及び厚膜化することによ
り、寄生抵抗は減少する。また、電源配線を多層化する
ことにより等価的に配線が厚膜化するため、寄生抵抗は
減少する。
化、多層化：配線抵抗は配線の断面積に反比例する。し
たがって、電源配線を太幅化及び厚膜化することによ
り、寄生抵抗は減少する。また、電源配線を多層化する
ことにより等価的に配線が厚膜化するため、寄生抵抗は
減少する。
【００１２】［従来例２］電源ノイズを低減するために
は、式（１）より、電源系の寄生インダクタンスを減ら
す必要がある。寄生インダクタンスは、ＬＳＩよりもパ
ッケージが支配的である。パッケージの寄生インダクタ
ンスはピンの長さに比例し、ピン数に反比例することか
ら、寄生インダクタンスを減らすためには、ピンを短く
し、ピン数を増やすことが有効である。例えば、これ
は、上記ＦＣＢＧＡを用いることにより実現できる。
は、式（１）より、電源系の寄生インダクタンスを減ら
す必要がある。寄生インダクタンスは、ＬＳＩよりもパ
ッケージが支配的である。パッケージの寄生インダクタ
ンスはピンの長さに比例し、ピン数に反比例することか
ら、寄生インダクタンスを減らすためには、ピンを短く
し、ピン数を増やすことが有効である。例えば、これ
は、上記ＦＣＢＧＡを用いることにより実現できる。
【００１３】［従来例３］電源ノイズ対策としてデカッ
プリング容量（「バイパスコンデンサ」ともいう）があ
る。デカップリング容量を電源線と接地線間に挿入する
ことにより、ノイズを発生させる回路から見た電源系の
寄生インピーダンスが減少し、電源ノイズが低減する。
デカップリング容量は、パッケージとＬＳＩ両方に搭載
する場合が多い。電源ノイズをより低減するためには、
デカップリング容量値を大きくする必要があるが、大き
な容量をＬＳＩ上に搭載しようとすると、必要な面積が
増大するため、製造コストが増大する、という問題があ
る。
プリング容量（「バイパスコンデンサ」ともいう）があ
る。デカップリング容量を電源線と接地線間に挿入する
ことにより、ノイズを発生させる回路から見た電源系の
寄生インピーダンスが減少し、電源ノイズが低減する。
デカップリング容量は、パッケージとＬＳＩ両方に搭載
する場合が多い。電源ノイズをより低減するためには、
デカップリング容量値を大きくする必要があるが、大き
な容量をＬＳＩ上に搭載しようとすると、必要な面積が
増大するため、製造コストが増大する、という問題があ
る。
【００１４】［電源の共振に関する一般的説明］電源線
と接地線間の容量と電源系の寄生インダクタンスとが、
ＬＣ共振回路を形成する。電源線と接地線間の容量は、
主に、回路自身の容量とデカップリング容量から構成さ
れる。共振周期ｔresは、式（２）に示すように、電源
系の寄生インダクタンスLと電源線と接地線間の容量Ｃ
で決まる。
と接地線間の容量と電源系の寄生インダクタンスとが、
ＬＣ共振回路を形成する。電源線と接地線間の容量は、
主に、回路自身の容量とデカップリング容量から構成さ
れる。共振周期ｔresは、式（２）に示すように、電源
系の寄生インダクタンスLと電源線と接地線間の容量Ｃ
で決まる。
【００１５】
【００１６】このＬＣ共振回路の共振周期が、ＬＳＩの
クロック周期の半分の整数倍になった場合、共振が起こ
り、非常に大きな電源ノイズが発生する。特に、共振周
期が、ＬＳＩのクロック周期の半分の場合、共振が最大
となる。
クロック周期の半分の整数倍になった場合、共振が起こ
り、非常に大きな電源ノイズが発生する。特に、共振周
期が、ＬＳＩのクロック周期の半分の場合、共振が最大
となる。
【００１７】一方、共振周期が、クロック周期の半分よ
り十分に短い場合には、共振は起こらない。現在、高速
で動作するＬＳＩでは、共振周期がクロック周期よりも
長く、共振が問題となっている。
り十分に短い場合には、共振は起こらない。現在、高速
で動作するＬＳＩでは、共振周期がクロック周期よりも
長く、共振が問題となっている。
【００１８】クロック周期が年々短縮するペースより
も、共振周期が年々減少するペースの方が遅いため、今
後、更にＬＳＩの高速化が進めば、電源系の共振がより
起こりやすくなる。
も、共振周期が年々減少するペースの方が遅いため、今
後、更にＬＳＩの高速化が進めば、電源系の共振がより
起こりやすくなる。
【００１９】［電源の共振対策の従来例とその問題］Ｌ
Ｃ共振を緩和するためには、電源線あるいは接地線にダ
ンピング用の抵抗を挿入することが有効である。電源線
に意図的に抵抗を挿入した例として、文献（「ガバラ
等、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッドステート・サーキッツ、第32巻、第3号、第407〜41
8頁、1997年3月(T. J. Gabara et al.,IEEE Journal of
Solid-State Circuits, vol. 32, No.3, pp.407-418,
March,1997.)」）のFig.12に示されている例を、図１５
に示す（「従来例４」という）。この従来例４では、Ｌ
ＳＩ上の電源線において、パッド２０と内部回路２１の
間に抵抗素子として、オンしたｐＭＯＳトランジスタ１
０１を挿入している。同様に、接地線において、パッド
２０と内部回路２１の間に抵抗素子として、オンしたｎ
ＭＯＳトランジスタ１００を挿入している。これらの電
源系の抵抗を増大させると、たしかに共振は緩和される
が、式（１）の第１項の抵抗Ｒによる電源ノイズが増大
する、という問題が生じる。
Ｃ共振を緩和するためには、電源線あるいは接地線にダ
ンピング用の抵抗を挿入することが有効である。電源線
に意図的に抵抗を挿入した例として、文献（「ガバラ
等、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッドステート・サーキッツ、第32巻、第3号、第407〜41
8頁、1997年3月(T. J. Gabara et al.,IEEE Journal of
Solid-State Circuits, vol. 32, No.3, pp.407-418,
March,1997.)」）のFig.12に示されている例を、図１５
に示す（「従来例４」という）。この従来例４では、Ｌ
ＳＩ上の電源線において、パッド２０と内部回路２１の
間に抵抗素子として、オンしたｐＭＯＳトランジスタ１
０１を挿入している。同様に、接地線において、パッド
２０と内部回路２１の間に抵抗素子として、オンしたｎ
ＭＯＳトランジスタ１００を挿入している。これらの電
源系の抵抗を増大させると、たしかに共振は緩和される
が、式（１）の第１項の抵抗Ｒによる電源ノイズが増大
する、という問題が生じる。
【００２０】すなわち、電源の抵抗値に関して、抵抗に
よる電源ノイズと、共振による電源ノイズがトレードオ
フの関係にあり、両者を同時に解決することはできな
い。
よる電源ノイズと、共振による電源ノイズがトレードオ
フの関係にあり、両者を同時に解決することはできな
い。
【００２１】
【発明が解決しようとする課題】上記した従来技術は、
下記記載の問題点を有している。
下記記載の問題点を有している。
【００２２】第１の問題点は、電源ノイズ対策にコスト
がかかる、ということである。例えば、上記従来例１、
２で説明したＦＣＢＧＡは高価なパッケージである。ま
た上記従来例１で示した電源配線の多層化はＬＳＩの製
造コスト増につながる。そして上記従来例３で示したデ
カップリング容量の増大は、パッケージ及びＬＳＩの製
造コスト増につながる。
がかかる、ということである。例えば、上記従来例１、
２で説明したＦＣＢＧＡは高価なパッケージである。ま
た上記従来例１で示した電源配線の多層化はＬＳＩの製
造コスト増につながる。そして上記従来例３で示したデ
カップリング容量の増大は、パッケージ及びＬＳＩの製
造コスト増につながる。
【００２３】第２の問題点は、電源ノイズ低減効果が不
十分である、ということである。上記従来例１乃至従来
例３で説明した電源ノイズ対策を行っても、電源電流は
急激に、高速化かつ増加しているため、電源ノイズを所
望の値以下に抑えるには、不十分である。今後は、電源
の共振がより顕著になることが予想されるため、電源ノ
イズが増加してしまう、という問題がある。
十分である、ということである。上記従来例１乃至従来
例３で説明した電源ノイズ対策を行っても、電源電流は
急激に、高速化かつ増加しているため、電源ノイズを所
望の値以下に抑えるには、不十分である。今後は、電源
の共振がより顕著になることが予想されるため、電源ノ
イズが増加してしまう、という問題がある。
【００２４】第３の問題点は、電源線および接地線の寄
生抵抗の値に関して、抵抗成分による電源ノイズと共振
による電源ノイズがトレードオフの関係にある、という
ことである。抵抗成分による電源ノイズを低減するため
には、上記従来例１で示したように、電源系の寄生抵抗
を減らす必要があるが、共振による電源ノイズを低減す
るためには、上記従来例４に示したように、電源線ある
いは接地線の抵抗を増やす必要がある。従って、抵抗成
分による電源ノイズと共振による電源ノイズの両方を同
時に低減することができず、電源ノイズ対策に限界があ
る。
生抵抗の値に関して、抵抗成分による電源ノイズと共振
による電源ノイズがトレードオフの関係にある、という
ことである。抵抗成分による電源ノイズを低減するため
には、上記従来例１で示したように、電源系の寄生抵抗
を減らす必要があるが、共振による電源ノイズを低減す
るためには、上記従来例４に示したように、電源線ある
いは接地線の抵抗を増やす必要がある。従って、抵抗成
分による電源ノイズと共振による電源ノイズの両方を同
時に低減することができず、電源ノイズ対策に限界があ
る。
【００２５】したがって、本発明は、上記問題点に鑑み
て創案されたものであって、その目的は、電源ノイズ対
策を低コストで行う装置を提供することにある。
て創案されたものであって、その目的は、電源ノイズ対
策を低コストで行う装置を提供することにある。
【００２６】本発明の他の目的は、電源ノイズを十分に
低減する装置を提供することにある。
低減する装置を提供することにある。
【００２７】本発明のさらに別の目的は、電源線および
接地線の寄生抵抗値に関する、抵抗成分による電源ノイ
ズと共振による電源ノイズのトレードオフをなくす装置
を提供することにある。
接地線の寄生抵抗値に関する、抵抗成分による電源ノイ
ズと共振による電源ノイズのトレードオフをなくす装置
を提供することにある。
【００２８】
【課題を解決するための手段】前記目的の少なくとも１
つを達成する本発明の１つのアスペクトに係る半導体回
路は、電源線と接地線の間に、１kΩ以下の所定の抵抗
値を下限としている抵抗が挿入されており、この抵抗は
電源ノイズ低減回路として作用する。
つを達成する本発明の１つのアスペクトに係る半導体回
路は、電源線と接地線の間に、１kΩ以下の所定の抵抗
値を下限としている抵抗が挿入されており、この抵抗は
電源ノイズ低減回路として作用する。
【００２９】本発明の他のアスペクトに係る半導体回路
は、好ましくは、前記抵抗を可変にしている。
は、好ましくは、前記抵抗を可変にしている。
【００３０】本発明の他のアスペクトに係る半導体回路
は、電源線あるいは接地線の電位を検出し、検出結果に
従い抵抗を可変としている。電源ノイズが予め定められ
た所定値を超えた時には、前記抵抗の抵抗値は相対的に
低抵抗とされ、電源ノイズが予め定められた所定値以下
の時には、前記抵抗の抵抗値は相対的に高抵抗とされ
る。
は、電源線あるいは接地線の電位を検出し、検出結果に
従い抵抗を可変としている。電源ノイズが予め定められ
た所定値を超えた時には、前記抵抗の抵抗値は相対的に
低抵抗とされ、電源ノイズが予め定められた所定値以下
の時には、前記抵抗の抵抗値は相対的に高抵抗とされ
る。
【００３１】本発明の他のアスペクトに係る半導体回路
は、電源線と接地線間に接続され電源電流が供給される
回路から見た電源系のインピーダンスが、電源系の寄生
抵抗Ｒと、寄生インダクタンスＬと、電源と接地間の容
量ＣとからなるＬＣ共振回路を構成している半導体回路
において、前記電源線と前記接地線との間に挿入され
た、抵抗値が可変な可変抵抗素子（Ｒvar）を備え、可
変抵抗素子は、その抵抗値の下限が、共振時の電源イン
ピーダンス 以下の所定値に設定されており、電源ノイズの検出結果
に応じて、可変抵抗素子（Ｒvar）の抵抗値を変化させ
る手段を備えている。
は、電源線と接地線間に接続され電源電流が供給される
回路から見た電源系のインピーダンスが、電源系の寄生
抵抗Ｒと、寄生インダクタンスＬと、電源と接地間の容
量ＣとからなるＬＣ共振回路を構成している半導体回路
において、前記電源線と前記接地線との間に挿入され
た、抵抗値が可変な可変抵抗素子（Ｒvar）を備え、可
変抵抗素子は、その抵抗値の下限が、共振時の電源イン
ピーダンス 以下の所定値に設定されており、電源ノイズの検出結果
に応じて、可変抵抗素子（Ｒvar）の抵抗値を変化させ
る手段を備えている。
【００３２】本発明の他のアスペクトに係る半導体回路
は、電源線あるいは接地線の電位の検出に電圧比較器を
用い、電圧比較器に入力する参照電圧を、電源線の電圧
と比較する場合は、前記電源電圧の設定値に対して、前
記電源電圧のノイズのピーク値と前記電源電圧の設定値
との差電圧の範囲内の所定値をオフセットとして有する
値に設定されている。また、接地線の電圧と比較する場
合は、前記参照電圧は、前記接地電圧の設定値に対し
て、前記接地電圧のノイズのピーク値と前記接地電圧の
設定値との差電圧の範囲内の所定値分をオフセットとし
て有する値に設定されている。
は、電源線あるいは接地線の電位の検出に電圧比較器を
用い、電圧比較器に入力する参照電圧を、電源線の電圧
と比較する場合は、前記電源電圧の設定値に対して、前
記電源電圧のノイズのピーク値と前記電源電圧の設定値
との差電圧の範囲内の所定値をオフセットとして有する
値に設定されている。また、接地線の電圧と比較する場
合は、前記参照電圧は、前記接地電圧の設定値に対し
て、前記接地電圧のノイズのピーク値と前記接地電圧の
設定値との差電圧の範囲内の所定値分をオフセットとし
て有する値に設定されている。
【００３３】本発明において、前記電圧比較器は、電圧
比較のタイミングを制御するタイミング制御信号に基づ
き、前記電源電圧、あるいは接地電圧と前記参照電圧と
を比較する構成としてもよい。
比較のタイミングを制御するタイミング制御信号に基づ
き、前記電源電圧、あるいは接地電圧と前記参照電圧と
を比較する構成としてもよい。
【００３４】本発明の他のアスペクトに係る半導体回路
は、電圧比較器に入力する参照電圧を変化させる参照電
圧発生回路を備えている。
は、電圧比較器に入力する参照電圧を変化させる参照電
圧発生回路を備えている。
【００３５】本発明の他のアスペクトに係る半導体回路
は、電源線あるいは接地線の電位を予測することによ
り、抵抗を可変にしている。本発明においては、電源線
と接地線との間に接続される回路に供給されるクロック
信号を入力し、前記電源線の電圧（「電源電圧」とい
う）又は接地線の電圧（「接地電圧」という）のノイズ
に予測情報に基づき、前記クロック信号又はその分周信
号から、前記クロック信号の遷移エッジに対して所定の
遅延と所定の時間幅を有する制御信号を生成する手段
（図８の５０、５１、５２、５３）を備え、前記生成さ
れた制御信号に基づき、電源線又は接地線の間に接続さ
れる抵抗の抵抗値を可変させる。
は、電源線あるいは接地線の電位を予測することによ
り、抵抗を可変にしている。本発明においては、電源線
と接地線との間に接続される回路に供給されるクロック
信号を入力し、前記電源線の電圧（「電源電圧」とい
う）又は接地線の電圧（「接地電圧」という）のノイズ
に予測情報に基づき、前記クロック信号又はその分周信
号から、前記クロック信号の遷移エッジに対して所定の
遅延と所定の時間幅を有する制御信号を生成する手段
（図８の５０、５１、５２、５３）を備え、前記生成さ
れた制御信号に基づき、電源線又は接地線の間に接続さ
れる抵抗の抵抗値を可変させる。
【００３６】本発明の他のアスペクトに係る半導体回路
は、抵抗を変化させるタイミングを可変にしている。本
発明においては、前記制御信号の前記クロック信号の遷
移エッジに対する遅延と、時間幅とを可変させる手段
（図１０の６１、６２、５３）を備えている。
は、抵抗を変化させるタイミングを可変にしている。本
発明においては、前記制御信号の前記クロック信号の遷
移エッジに対する遅延と、時間幅とを可変させる手段
（図１０の６１、６２、５３）を備えている。
【００３７】本発明の他のアスペクトに係る半導体回路
は、電源線と接地線の間に挿入した抵抗として、トラン
ジスタ（１００）を備えている。以下の説明からも明ら
かとされるように、上記課題は、本願特許請求の範囲の
各請求項によっても同様にして解決される。
は、電源線と接地線の間に挿入した抵抗として、トラン
ジスタ（１００）を備えている。以下の説明からも明ら
かとされるように、上記課題は、本願特許請求の範囲の
各請求項によっても同様にして解決される。
【００３８】
【発明の実施の形態】本発明の実施の形態について説明
する。まず、本発明により、電源線および接地線の寄生
抵抗値に関する、抵抗成分による電源ノイズと共振によ
る電源ノイズのトレードオフをなくすことができる原理
を説明する。
する。まず、本発明により、電源線および接地線の寄生
抵抗値に関する、抵抗成分による電源ノイズと共振によ
る電源ノイズのトレードオフをなくすことができる原理
を説明する。
【００３９】図１２に、パッケージとＬＳＩ全体の電源
系の等価回路を示す。電源電流を流す回路マクロ３０に
対して、電源線及び接地線の寄生インダクタンス３１、
寄生抵抗３２と、電源線Ｖddと接地線ＧＮＤ間の容量３
３が接続されている。図１３は、図１２を交流解析用に
書き換えた等価回路を示す図である。交流解析では、電
源を短絡して考える。図１２の電源系の寄生抵抗３２、
寄生インダクタンス３１それぞれの合計を１つの抵抗３
２とインダクタンス３１に置き換えている。
系の等価回路を示す。電源電流を流す回路マクロ３０に
対して、電源線及び接地線の寄生インダクタンス３１、
寄生抵抗３２と、電源線Ｖddと接地線ＧＮＤ間の容量３
３が接続されている。図１３は、図１２を交流解析用に
書き換えた等価回路を示す図である。交流解析では、電
源を短絡して考える。図１２の電源系の寄生抵抗３２、
寄生インダクタンス３１それぞれの合計を１つの抵抗３
２とインダクタンス３１に置き換えている。
【００４０】図１３に示す通り、ＬＣ共振回路が形成さ
れており、抵抗３２がダンピング抵抗の役割を果たす。
回路マクロから見た電源系のインピーダンス３４（Z）
と電源ノイズＶnoiseの関係は、次式（３）となる。
れており、抵抗３２がダンピング抵抗の役割を果たす。
回路マクロから見た電源系のインピーダンス３４（Z）
と電源ノイズＶnoiseの関係は、次式（３）となる。
【００４１】
【００４２】但し、Ｉddは電源電流を表す。電源系のイ
ンピーダンスＺが小さいほど、電源ノイズも小さくな
る。電源系のインピーダンスＺを式（４）に示す。
ンピーダンスＺが小さいほど、電源ノイズも小さくな
る。電源系のインピーダンスＺを式（４）に示す。
【００４３】
【００４４】但し、ωは角周波数（２πｆ：ｆ周波
数）、Ｒは電源系の寄生抵抗３２の合計、Ｌは電源系の
寄生インダクタンス３１の合計、Ｃは電源線と接地線間
の容量３３を表す。式（４）の分母の実数部分が０とな
る角周波数ω（=1/√(LC)）において、ＬＣ共振が起こ
る。
数）、Ｒは電源系の寄生抵抗３２の合計、Ｌは電源系の
寄生インダクタンス３１の合計、Ｃは電源線と接地線間
の容量３３を表す。式（４）の分母の実数部分が０とな
る角周波数ω（=1/√(LC)）において、ＬＣ共振が起こ
る。
【００４５】この時、電源系のインピーダンスZが最大
となり、電源ノイズも最大となる。共振時の電源系のイ
ンピーダンスZの絶対値をＺresで表すと、Ｚresは式
（５）で表される。
となり、電源ノイズも最大となる。共振時の電源系のイ
ンピーダンスZの絶対値をＺresで表すと、Ｚresは式
（５）で表される。
【００４６】
【００４７】共振時の電源ノイズをなるべく小さくする
ためには、共振時の電源インピーダンスＺresを小さく
する必要がある。式（５）より、Ｚresを小さくするた
めには、寄生インダクタンスＬを減少させ、電源系の寄
生抵抗Ｒと電源線と接地線間の容量Ｃを増加させる必要
がある。
ためには、共振時の電源インピーダンスＺresを小さく
する必要がある。式（５）より、Ｚresを小さくするた
めには、寄生インダクタンスＬを減少させ、電源系の寄
生抵抗Ｒと電源線と接地線間の容量Ｃを増加させる必要
がある。
【００４８】寄生インダクタンスＬの低減とＣの増加は
電源ノイズ対策として普遍的な指針である。しかし、電
源系の寄生抵抗Ｒを増加させるとＺresが減少し、共振
時の電源ノイズは緩和できるが、逆に、抵抗成分による
電源ノイズが増大してしまう。
電源ノイズ対策として普遍的な指針である。しかし、電
源系の寄生抵抗Ｒを増加させるとＺresが減少し、共振
時の電源ノイズは緩和できるが、逆に、抵抗成分による
電源ノイズが増大してしまう。
【００４９】つまり、電源線および接地線の寄生抵抗の
値に関して、抵抗成分による電源ノイズと共振による電
源ノイズがトレードオフの関係にある。従って、両者を
同時に解決することはできず、電源ノイズの低減には、
限界がある。
値に関して、抵抗成分による電源ノイズと共振による電
源ノイズがトレードオフの関係にある。従って、両者を
同時に解決することはできず、電源ノイズの低減には、
限界がある。
【００５０】そこで、本発明においては、共振時の電源
インピーダンスＺresを小さくするためには、図１に示
すように、電源線と接地線間に可変抵抗Ｒvarを挿入す
る。
インピーダンスＺresを小さくするためには、図１に示
すように、電源線と接地線間に可変抵抗Ｒvarを挿入す
る。
【００５１】図１における共振時の電源インピーダンス
Ｚres2は式（６）で表される。
Ｚres2は式（６）で表される。
【００５２】
【００５３】但し、Ｚresは式（５）で表される。
【００５４】式（６）により、電源系の寄生抵抗Ｒが非
常に小さくＺresが大きい場合でも、可変抵抗Ｒvarを小
さくすることにより、共振時の電源インピーダンスＺre
s2を小さくすることができる。従って、共振時の電源ノ
イズを小さくすることができる。
常に小さくＺresが大きい場合でも、可変抵抗Ｒvarを小
さくすることにより、共振時の電源インピーダンスＺre
s2を小さくすることができる。従って、共振時の電源ノ
イズを小さくすることができる。
【００５５】通常、共振時の電源インピーダンスＺres
は１kΩ以下であることから、可変抵抗Ｒvarも１kΩ以
下でなければ、共振時の電源インピーダンスＺres2を小
さくすることができない。可変抵抗Ｒvarが常に小さい
と、直流の電源電流が流れ、消費電力が大きく増加す
る、という問題が生じる。
は１kΩ以下であることから、可変抵抗Ｒvarも１kΩ以
下でなければ、共振時の電源インピーダンスＺres2を小
さくすることができない。可変抵抗Ｒvarが常に小さい
と、直流の電源電流が流れ、消費電力が大きく増加す
る、という問題が生じる。
【００５６】そこで、消費電力の増加を必要最小限にす
るために、電源ノイズの状態に応じて可変抵抗Ｒvarの
値を時間と共に変化させる制御を行うことが重要であ
る。これが、本発明の主たる特徴の１つをなしている。
るために、電源ノイズの状態に応じて可変抵抗Ｒvarの
値を時間と共に変化させる制御を行うことが重要であ
る。これが、本発明の主たる特徴の１つをなしている。
【００５７】以上により、電源線および接地線の寄生抵
抗値に関する、抵抗成分による電源ノイズと共振による
電源ノイズのトレードオフをなくすことができる。以
下、いくつかの具体例に即して説明する。
抗値に関する、抵抗成分による電源ノイズと共振による
電源ノイズのトレードオフをなくすことができる。以
下、いくつかの具体例に即して説明する。
【００５８】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。以下の実施例は、いずれも、上記
した本発明の原理に従うものである。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。以下の実施例は、いずれも、上記
した本発明の原理に従うものである。
【００５９】［第１の実施例］本発明の第１の実施例と
して、電源電圧１．５Ｖ、０．１３μmＣＭＯＳプロセ
ス技術を用いた具体例について、図２を用いて説明す
る。
して、電源電圧１．５Ｖ、０．１３μmＣＭＯＳプロセ
ス技術を用いた具体例について、図２を用いて説明す
る。
【００６０】図２を参照すると、この実施例に係る半導
体回路は、スイッチング時の電源電流によって電源ノイ
ズを発生するＣＭＯＳ（相補型ＭＯＳ）回路３０と、電
源ノイズを抑制するためのｎＭＯＳトランジスタ１００
と、電圧比較器４０と、を備えている。ｎＭＯＳトラン
ジスタ１００は、そのドレインが電源線Ｖddに、ソース
が接地線に、ゲートが電圧比較器４０の出力端子に接続
されており、ｎＭＯＳトランジスタ１００が可変抵抗の
役割を果たす。ｎＭＯＳトランジスタ１００のゲート長
は０．１３μm、ゲート幅は１００μmとする。ｎＭＯＳ
トランジスタ１００がオンした場合のソース、ドレイン
間の抵抗（オン抵抗）は２５Ωであるのに対し、オフし
た場合のソース、ドレイン間の抵抗は１５０MΩであ
り、オン時の６００万倍に増加する。
体回路は、スイッチング時の電源電流によって電源ノイ
ズを発生するＣＭＯＳ（相補型ＭＯＳ）回路３０と、電
源ノイズを抑制するためのｎＭＯＳトランジスタ１００
と、電圧比較器４０と、を備えている。ｎＭＯＳトラン
ジスタ１００は、そのドレインが電源線Ｖddに、ソース
が接地線に、ゲートが電圧比較器４０の出力端子に接続
されており、ｎＭＯＳトランジスタ１００が可変抵抗の
役割を果たす。ｎＭＯＳトランジスタ１００のゲート長
は０．１３μm、ゲート幅は１００μmとする。ｎＭＯＳ
トランジスタ１００がオンした場合のソース、ドレイン
間の抵抗（オン抵抗）は２５Ωであるのに対し、オフし
た場合のソース、ドレイン間の抵抗は１５０MΩであ
り、オン時の６００万倍に増加する。
【００６１】図２を参照して、この実施例の動作につい
て説明する。電圧比較器４０の第１の入力端子には電源
線Ｖddの電圧1２（電源線の電圧を「電源電圧」とい
う）が入力され、第２の入力端子には、参照電圧４１が
入力されている。通常、電源ノイズの振幅は、最大で
も、電源電圧の設定値（１．５Ｖ）の４０％であること
から、参照電圧４１としては、例えば電源電圧の設定値
の１倍から１．２倍に設定する（但し、１倍は含まな
い）。参照電圧４１はＬＳＩの内部で生成するか、もし
くはＬＳＩ外部から供給する。電源電圧が参照電圧４１
よりも高い場合、電圧比較器４０は、ｎＭＯＳトランジ
スタ１００のゲートに供給する電圧を高（high）レベル
として、ｎＭＯＳトランジスタ１００をオンさせて、電
源線と接地線を２５Ωの低抵抗で接続する。この低抵抗
により、共振時の電源インピーダンスが減少し、共振時
の電源ノイズが減少する。また、共振時に限らず、一般
に、電源電圧、及び、接地線の電圧（以下、「接地電
圧」という）は、共振周波数で振動するが、この振動を
抑制する作用効果もある。
て説明する。電圧比較器４０の第１の入力端子には電源
線Ｖddの電圧1２（電源線の電圧を「電源電圧」とい
う）が入力され、第２の入力端子には、参照電圧４１が
入力されている。通常、電源ノイズの振幅は、最大で
も、電源電圧の設定値（１．５Ｖ）の４０％であること
から、参照電圧４１としては、例えば電源電圧の設定値
の１倍から１．２倍に設定する（但し、１倍は含まな
い）。参照電圧４１はＬＳＩの内部で生成するか、もし
くはＬＳＩ外部から供給する。電源電圧が参照電圧４１
よりも高い場合、電圧比較器４０は、ｎＭＯＳトランジ
スタ１００のゲートに供給する電圧を高（high）レベル
として、ｎＭＯＳトランジスタ１００をオンさせて、電
源線と接地線を２５Ωの低抵抗で接続する。この低抵抗
により、共振時の電源インピーダンスが減少し、共振時
の電源ノイズが減少する。また、共振時に限らず、一般
に、電源電圧、及び、接地線の電圧（以下、「接地電
圧」という）は、共振周波数で振動するが、この振動を
抑制する作用効果もある。
【００６２】具体的には、図３に示すように、電源電圧
１４が参照電圧４１よりも高い場合には、接地電圧１３
は接地電圧の設定値１５（０Ｖ）よりも低いため、電源
線と接地線を低抵抗（オン状態のｎＭＯＳトランジスタ
１００）で接続することにより、電源電圧１４及び接地
電圧１５の振動を抑制することができる。
１４が参照電圧４１よりも高い場合には、接地電圧１３
は接地電圧の設定値１５（０Ｖ）よりも低いため、電源
線と接地線を低抵抗（オン状態のｎＭＯＳトランジスタ
１００）で接続することにより、電源電圧１４及び接地
電圧１５の振動を抑制することができる。
【００６３】一方、電源電圧１２が参照電圧４１よりも
低ければ、ｎＭＯＳトランジスタ１００をオフして、電
源線と接地線を１５０MΩの高抵抗で接続する。これに
より、ｎＭＯＳトランジスタ１００による消費電力の増
加を必要最小限にすることができる。
低ければ、ｎＭＯＳトランジスタ１００をオフして、電
源線と接地線を１５０MΩの高抵抗で接続する。これに
より、ｎＭＯＳトランジスタ１００による消費電力の増
加を必要最小限にすることができる。
【００６４】電源ノイズが小さい場合は、電源電圧１２
が参照電圧４１よりも低いため、ｎＭＯＳトランジスタ
１００は常にオフしており、ｎＭＯＳトランジスタ１０
０による消費電力増加は、無視できるほど小さい。な
お、この実施例では、参照電圧４１は、電源電圧の設定
値（１．５Ｖ）に、電源ノイズの振幅のピーク値以下の
所定値をオフセットとして加算した値、すなわち電源電
圧の設定値のＫ１倍（Ｋ１＞１）の値を有しているが、
このオフセットを電源電圧の設定値（１．５Ｖ）から減
算した値を参照電圧とし、電圧比較器４０では、電源線
の電圧１２が参照電圧以下のときを電源ノイズの振幅が
大であるものと検出し、ｎＭＯＳトランジスタ１００を
オンさせるようにしてもよい。この場合、電源ノイズに
より電源線の電圧１２が参照電圧以下となるとき、接地
線の電圧１３は設定電位以上となっている（図３参
照）。
が参照電圧４１よりも低いため、ｎＭＯＳトランジスタ
１００は常にオフしており、ｎＭＯＳトランジスタ１０
０による消費電力増加は、無視できるほど小さい。な
お、この実施例では、参照電圧４１は、電源電圧の設定
値（１．５Ｖ）に、電源ノイズの振幅のピーク値以下の
所定値をオフセットとして加算した値、すなわち電源電
圧の設定値のＫ１倍（Ｋ１＞１）の値を有しているが、
このオフセットを電源電圧の設定値（１．５Ｖ）から減
算した値を参照電圧とし、電圧比較器４０では、電源線
の電圧１２が参照電圧以下のときを電源ノイズの振幅が
大であるものと検出し、ｎＭＯＳトランジスタ１００を
オンさせるようにしてもよい。この場合、電源ノイズに
より電源線の電圧１２が参照電圧以下となるとき、接地
線の電圧１３は設定電位以上となっている（図３参
照）。
【００６５】［第２の実施例］次に本発明の第２の実施
例について説明する。図４は、本発明の第２の実施例の
構成を示す図である。図４を参照すると、この実施例の
半導体回路は、スイッチング時の電源電流によって電源
ノイズを発生するＣＭＯＳ回路３０と、電源ノイズを抑
制するためのｎＭＯＳトランジスタ１００と、電圧比較
器４０と、参照電圧発生回路４２と、を備えて構成され
る。この実施例は、前記した第１の実施例に参照電圧発
生回路４２を追加したものである。参照電圧発生回路４
２は、入力される制御信号４３により、許容できる電源
ノイズの大きさに応じて、参照電圧４１を変化させるこ
とができる。
例について説明する。図４は、本発明の第２の実施例の
構成を示す図である。図４を参照すると、この実施例の
半導体回路は、スイッチング時の電源電流によって電源
ノイズを発生するＣＭＯＳ回路３０と、電源ノイズを抑
制するためのｎＭＯＳトランジスタ１００と、電圧比較
器４０と、参照電圧発生回路４２と、を備えて構成され
る。この実施例は、前記した第１の実施例に参照電圧発
生回路４２を追加したものである。参照電圧発生回路４
２は、入力される制御信号４３により、許容できる電源
ノイズの大きさに応じて、参照電圧４１を変化させるこ
とができる。
【００６６】電圧比較器４０には、電源電圧と参照電圧
４１が入力されている。電源電圧の設定値よりもやや高
い、互いに異なるレベルの参照電圧４１を参照電圧発生
回路４２で生成する。参照電圧４１が低くなると、ｎＭ
ＯＳトランジスタ１００をオンする時間が長くなり、電
源ノイズの低減効果は高まるが、ｎＭＯＳトランジスタ
１００による消費電力増加が大きい。
４１が入力されている。電源電圧の設定値よりもやや高
い、互いに異なるレベルの参照電圧４１を参照電圧発生
回路４２で生成する。参照電圧４１が低くなると、ｎＭ
ＯＳトランジスタ１００をオンする時間が長くなり、電
源ノイズの低減効果は高まるが、ｎＭＯＳトランジスタ
１００による消費電力増加が大きい。
【００６７】一方、参照電圧４１が高くなると、ｎＭＯ
Ｓトランジスタ１００をオンする時間が短くなり、電源
ノイズの低減効果は下がるが、ｎＭＯＳトランジスタ１
００による消費電力増加が小さい。つまり、電源ノイズ
低減効果とｎＭＯＳトランジスタ１００による消費電力
増加は、トレードオフの関係にある。
Ｓトランジスタ１００をオンする時間が短くなり、電源
ノイズの低減効果は下がるが、ｎＭＯＳトランジスタ１
００による消費電力増加が小さい。つまり、電源ノイズ
低減効果とｎＭＯＳトランジスタ１００による消費電力
増加は、トレードオフの関係にある。
【００６８】従って、許容できる電源ノイズの大きさに
応じて、制御信号４３により、参照電圧発生回路４２で
生成する参照電圧をきめ細やかに変化させることによ
り、電源ノイズ低減効果と、ｎＭＯＳトランジスタ１０
０による消費電力増加のトレードオフを両立することが
できる。
応じて、制御信号４３により、参照電圧発生回路４２で
生成する参照電圧をきめ細やかに変化させることによ
り、電源ノイズ低減効果と、ｎＭＯＳトランジスタ１０
０による消費電力増加のトレードオフを両立することが
できる。
【００６９】［第３の実施例］次に本発明の第３の実施
例について説明する。図５は、本発明の第３の実施例の
構成を示す図である。図５を参照すると、この実施例の
半導体回路は、スイッチング時の電源電流によって電源
ノイズを発生するＣＭＯＳ回路３０と、電源ノイズを抑
制するための２つのｎＭＯＳトランジスタ１００１、１
００２と、２つのスイッチ４４１、４４２と、スイッチ
４４１、４４２のオン・オフを制御するスイッチ制御回
路４５と、電圧比較器４０とを備えて構成されている。
この実施例は、複数のｎＭＯＳトランジスタ１００１、
１００２と、複数のスイッチ４４ １、４４２と、スイッ
チ制御回路４５を備えている点が、前記第１の実施例と
相違している。この実施例によれば、許容できる電源ノ
イズの大きさに応じて、複数のｎＭＯＳトランジスタ１
００１、１００２全体でのオン抵抗を変化させることが
できる。
例について説明する。図５は、本発明の第３の実施例の
構成を示す図である。図５を参照すると、この実施例の
半導体回路は、スイッチング時の電源電流によって電源
ノイズを発生するＣＭＯＳ回路３０と、電源ノイズを抑
制するための２つのｎＭＯＳトランジスタ１００１、１
００２と、２つのスイッチ４４１、４４２と、スイッチ
４４１、４４２のオン・オフを制御するスイッチ制御回
路４５と、電圧比較器４０とを備えて構成されている。
この実施例は、複数のｎＭＯＳトランジスタ１００１、
１００２と、複数のスイッチ４４ １、４４２と、スイッ
チ制御回路４５を備えている点が、前記第１の実施例と
相違している。この実施例によれば、許容できる電源ノ
イズの大きさに応じて、複数のｎＭＯＳトランジスタ１
００１、１００２全体でのオン抵抗を変化させることが
できる。
【００７０】スイッチ制御回路４５の出力により、２つ
のｎＭＯＳトランジスタ１００１、１００２それぞれの
ゲートが２つのスイッチ４４１、４４２を介して、接地
線あるいは電圧比較器４０の出力４６に接続される。
のｎＭＯＳトランジスタ１００１、１００２それぞれの
ゲートが２つのスイッチ４４１、４４２を介して、接地
線あるいは電圧比較器４０の出力４６に接続される。
【００７１】２つのｎＭＯＳトランジスタ１００１、１
００２のうちゲートがスイッチを介して、電圧比較器４
０の出力４６に接続されているｎＭＯＳトランジスタは
源電圧と参照電圧４１の大小に応じてオン、オフして電
源ノイズを低減する。
００２のうちゲートがスイッチを介して、電圧比較器４
０の出力４６に接続されているｎＭＯＳトランジスタは
源電圧と参照電圧４１の大小に応じてオン、オフして電
源ノイズを低減する。
【００７２】２つのｎＭＯＳトランジスタ１００１、１
００２のうちゲートがスイッチを介して、接地線に接続
されているｎＭＯＳトランジスタは常にオフしている。
００２のうちゲートがスイッチを介して、接地線に接続
されているｎＭＯＳトランジスタは常にオフしている。
【００７３】２つのｎＭＯＳトランジスタ１００１、１
００２のうち一方のｎＭＯＳトランジスタのゲートがス
イッチを介して、電圧比較器４０の出力４６に接続さ
れ、他方のｎＭＯＳトランジスタのゲートがスイッチを
介して接地線に接続されている場合（オフ状態）、２つ
のｎＭＯＳトランジスタ１００１、１００２全体でのオ
ン抵抗は高いため、電源ノイズ低減効果は下がるが、ｎ
ＭＯＳトランジスタによる消費電力増加が小さい。一
方、２つのｎＭＯＳトランジスタ１００１、１００ ２の
ゲートが共にスイッチ４４１、４４２を介して、電圧比
較器４０の出力４６に接続されている場合、２つのｎＭ
ＯＳトランジスタ１００１、１００２全体でのオン抵抗
は低く、電源ノイズ低減効果は高まるが、ｎＭＯＳトラ
ンジスタ１００１、１００２による消費電力増加が大き
い。つまり、電源ノイズ低減効果とｎＭＯＳトランジス
タ１００による消費電力増加はトレードオフの関係にあ
る。
００２のうち一方のｎＭＯＳトランジスタのゲートがス
イッチを介して、電圧比較器４０の出力４６に接続さ
れ、他方のｎＭＯＳトランジスタのゲートがスイッチを
介して接地線に接続されている場合（オフ状態）、２つ
のｎＭＯＳトランジスタ１００１、１００２全体でのオ
ン抵抗は高いため、電源ノイズ低減効果は下がるが、ｎ
ＭＯＳトランジスタによる消費電力増加が小さい。一
方、２つのｎＭＯＳトランジスタ１００１、１００ ２の
ゲートが共にスイッチ４４１、４４２を介して、電圧比
較器４０の出力４６に接続されている場合、２つのｎＭ
ＯＳトランジスタ１００１、１００２全体でのオン抵抗
は低く、電源ノイズ低減効果は高まるが、ｎＭＯＳトラ
ンジスタ１００１、１００２による消費電力増加が大き
い。つまり、電源ノイズ低減効果とｎＭＯＳトランジス
タ１００による消費電力増加はトレードオフの関係にあ
る。
【００７４】従って、許容できる電源ノイズの大きさに
応じて、ｍ個のｎＭＯＳトランジスタ１００１〜１００
ｍから、制御信号４３によりスイッチ制御回路４５でｎ
個（m≧n≧1）のｎＭＯＳトランジスタ１００１〜１０
０ｎのゲートをスイッチ４４ １〜４４ｎを介して電圧比
較器４０の出力４６に接続し、m-n個のｎＭＯＳトラン
ジスタ１００ｎ＋１〜１００ｍのゲートをスイッチ４４
ｎ＋１〜４４ｍを介して接地線に接続することにより、
ｍ個のｎＭＯＳトランジスタ１００１〜１００ ｍ全体で
のオン抵抗を変化させ、電源ノイズ低減効果とｎＭＯＳ
トランジスタ１００による消費電力増加のトレードオフ
を両立することができる。
応じて、ｍ個のｎＭＯＳトランジスタ１００１〜１００
ｍから、制御信号４３によりスイッチ制御回路４５でｎ
個（m≧n≧1）のｎＭＯＳトランジスタ１００１〜１０
０ｎのゲートをスイッチ４４ １〜４４ｎを介して電圧比
較器４０の出力４６に接続し、m-n個のｎＭＯＳトラン
ジスタ１００ｎ＋１〜１００ｍのゲートをスイッチ４４
ｎ＋１〜４４ｍを介して接地線に接続することにより、
ｍ個のｎＭＯＳトランジスタ１００１〜１００ ｍ全体で
のオン抵抗を変化させ、電源ノイズ低減効果とｎＭＯＳ
トランジスタ１００による消費電力増加のトレードオフ
を両立することができる。
【００７５】［第３の実施例の変形例］図６は、本発明
の第３の実施例の変形例を示す図である。図６を参照す
ると、この実施例の半導体回路は、スイッチング時の電
源電流によって電源ノイズを発生するＣＭＯＳ回路３０
と、電源ノイズを抑制するためのｎＭＯＳトランジスタ
１００と、演算増幅器４７と、を備えて構成されてい
る。この実施例と前記第１の実施例との相違点は、電圧
比較器４０の代わりに演算増幅器４７を備えていること
である。また前記した第３の実施例と相違して、ｎＭＯ
Ｓトランジスタ１００のオン抵抗を、トランジスタの数
ではなくトランジスタのゲート電圧で変化させることで
可変させている点である。この実施例によれば、発生す
る電源ノイズの大きさに応じて、ｎＭＯＳトランジスタ
１００のオン抵抗を変化させることができる。
の第３の実施例の変形例を示す図である。図６を参照す
ると、この実施例の半導体回路は、スイッチング時の電
源電流によって電源ノイズを発生するＣＭＯＳ回路３０
と、電源ノイズを抑制するためのｎＭＯＳトランジスタ
１００と、演算増幅器４７と、を備えて構成されてい
る。この実施例と前記第１の実施例との相違点は、電圧
比較器４０の代わりに演算増幅器４７を備えていること
である。また前記した第３の実施例と相違して、ｎＭＯ
Ｓトランジスタ１００のオン抵抗を、トランジスタの数
ではなくトランジスタのゲート電圧で変化させることで
可変させている点である。この実施例によれば、発生す
る電源ノイズの大きさに応じて、ｎＭＯＳトランジスタ
１００のオン抵抗を変化させることができる。
【００７６】演算増幅器４７には、非反転入力端子に電
源電圧が入力され、反転入力端子に参照電圧４１が入力
されている。参照電圧４１は、電源電圧Vddの設定値よ
りもやや高く設定する。参照電圧４１は、ＬＳＩの内部
で生成するか、あるいはＬＳＩ外部から供給する。電源
電圧が参照電圧４１よりも高くなるに従い、演算増幅器
４７の出力も高くなり、ｎＭＯＳトランジスタ１００の
オン抵抗が減少する。逆に、電源電圧が参照電圧４１よ
りも低くなるに従い、演算増幅器４７の出力も低くな
り、ｎＭＯＳトランジスタ１００のオン抵抗が増加す
る。従って、電源ノイズが大きい場合は自動的にオン抵
抗が減少することにより、電源ノイズ低減効果を高める
ことができ、一方、電源ノイズが小さい場合には、自動
的にオン抵抗が増加することにより、ｎＭＯＳトランジ
スタ１００による消費電力増加を抑えることができる。
従って、電源ノイズ低減効果とｎＭＯＳトランジスタ１
００による消費電力増加のトレードオフを両立すること
ができる。
源電圧が入力され、反転入力端子に参照電圧４１が入力
されている。参照電圧４１は、電源電圧Vddの設定値よ
りもやや高く設定する。参照電圧４１は、ＬＳＩの内部
で生成するか、あるいはＬＳＩ外部から供給する。電源
電圧が参照電圧４１よりも高くなるに従い、演算増幅器
４７の出力も高くなり、ｎＭＯＳトランジスタ１００の
オン抵抗が減少する。逆に、電源電圧が参照電圧４１よ
りも低くなるに従い、演算増幅器４７の出力も低くな
り、ｎＭＯＳトランジスタ１００のオン抵抗が増加す
る。従って、電源ノイズが大きい場合は自動的にオン抵
抗が減少することにより、電源ノイズ低減効果を高める
ことができ、一方、電源ノイズが小さい場合には、自動
的にオン抵抗が増加することにより、ｎＭＯＳトランジ
スタ１００による消費電力増加を抑えることができる。
従って、電源ノイズ低減効果とｎＭＯＳトランジスタ１
００による消費電力増加のトレードオフを両立すること
ができる。
【００７７】［第４の実施例］次に本発明の第４の実施
例について説明する。図７は、本発明の第４の実施例の
構成を示す図である。図７を参照すると、この実施例の
半導体回路は、スイッチング時の電源電流によって電源
ノイズを発生するＣＭＯＳ回路３０と、電源ノイズを抑
制するための２つのｎＭＯＳトランジスタ１００１、１
００２と、２つのスイッチ４４１、４４２と、スイッチ
制御回路４５と、電圧比較器４６と、参照電圧発生回路
４２と、を備えている。この第４の実施例は、図５に示
した第３の実施例に、第２の実施例の参照電圧発生回路
４２を追加して構成されている。許容できる電源ノイズ
の大きさに応じて、２種類の制御信号４３１、４３
２で、参照電圧４１だけでなく、複数のｎＭＯＳトラン
ジスタ１００全体でのオン抵抗も変化させることによ
り、電源ノイズ低減効果とｎＭＯＳトランジスタ１００
による消費電力増加のトレードオフをよりきめ細やかに
両立することができる。制御信号４３１は参照電圧発生
回路４２の参照電圧４１のレベルを可変制御する。制御
信号４３２はスイッチ制御回路４５による、スイッチ４
４１、４４２のオン、オフを制御する。なお、本実施例
では、電圧比較器４０を用いた場合について示したが、
演算増幅器を用いてもよい。
例について説明する。図７は、本発明の第４の実施例の
構成を示す図である。図７を参照すると、この実施例の
半導体回路は、スイッチング時の電源電流によって電源
ノイズを発生するＣＭＯＳ回路３０と、電源ノイズを抑
制するための２つのｎＭＯＳトランジスタ１００１、１
００２と、２つのスイッチ４４１、４４２と、スイッチ
制御回路４５と、電圧比較器４６と、参照電圧発生回路
４２と、を備えている。この第４の実施例は、図５に示
した第３の実施例に、第２の実施例の参照電圧発生回路
４２を追加して構成されている。許容できる電源ノイズ
の大きさに応じて、２種類の制御信号４３１、４３
２で、参照電圧４１だけでなく、複数のｎＭＯＳトラン
ジスタ１００全体でのオン抵抗も変化させることによ
り、電源ノイズ低減効果とｎＭＯＳトランジスタ１００
による消費電力増加のトレードオフをよりきめ細やかに
両立することができる。制御信号４３１は参照電圧発生
回路４２の参照電圧４１のレベルを可変制御する。制御
信号４３２はスイッチ制御回路４５による、スイッチ４
４１、４４２のオン、オフを制御する。なお、本実施例
では、電圧比較器４０を用いた場合について示したが、
演算増幅器を用いてもよい。
【００７８】なお、前記第１乃至第４の実施例では、電
圧比較器４０又は演算増幅器４７に、電源電圧と参照電
圧が入力されている場合について示したが、電圧比較器
４０又は演算増幅器４７に、接地電圧と参照電圧が入力
されている場合であっても、上記と同様にして有効であ
ることは勿論である。例えば図２の電圧比較器４０にお
いて、接地線の電圧と比較される参照電圧４１は、接地
電圧の設定値よりも負の値とされ、接地線の電圧がこの
参照電圧以下となったとき、電源線と接地線間のｎＭＯ
Ｓトランジスタ１００をオンさせる制御が行われる。あ
るいは、接地線の電圧と比較される参照電圧４１は、接
地電圧の設定値よりも正の値とされ、接地線の電圧がこ
の参照電圧以上となったとき、電源線と接地線間のｎＭ
ＯＳトランジスタ１００をオンさせる制御が行われる。
圧比較器４０又は演算増幅器４７に、電源電圧と参照電
圧が入力されている場合について示したが、電圧比較器
４０又は演算増幅器４７に、接地電圧と参照電圧が入力
されている場合であっても、上記と同様にして有効であ
ることは勿論である。例えば図２の電圧比較器４０にお
いて、接地線の電圧と比較される参照電圧４１は、接地
電圧の設定値よりも負の値とされ、接地線の電圧がこの
参照電圧以下となったとき、電源線と接地線間のｎＭＯ
Ｓトランジスタ１００をオンさせる制御が行われる。あ
るいは、接地線の電圧と比較される参照電圧４１は、接
地電圧の設定値よりも正の値とされ、接地線の電圧がこ
の参照電圧以上となったとき、電源線と接地線間のｎＭ
ＯＳトランジスタ１００をオンさせる制御が行われる。
【００７９】［第５の実施例］次に本発明の第５の実施
例について説明する。図８は、本発明の第５の実施例の
構成を示す図である。前記第１乃至第４の実施例では、
すべて電源電圧を検出していたが、本実施例では、電源
電圧を検出せずに、電源ノイズを予測して動作する構成
とされている。
例について説明する。図８は、本発明の第５の実施例の
構成を示す図である。前記第１乃至第４の実施例では、
すべて電源電圧を検出していたが、本実施例では、電源
電圧を検出せずに、電源ノイズを予測して動作する構成
とされている。
【００８０】図８を参照すると、この実施例の半導体回
路は、スイッチング時の電源電流によって電源ノイズを
発生するＣＭＯＳ回路３０と、電源ノイズを抑制するた
めのｎＭＯＳトランジスタ１００と、Ｄ型フリップフロ
ップ５０と、第１の遅延回路５１と、第２の遅延回路５
２と、２入力の排他的論理和回路５３（ExclusiveＯ
Ｒ；「ＥＸＯＲ」と略記される）と、を備えている。Ｃ
ＭＯＳ回路３０に供給するクロック信号１０は、Ｄ型フ
リップフロップ５０のクロック入力端子（clk）にも供
給されている。Ｄ型フリップフロップ５０の反転データ
出力端子（ＱＢ）は、フリップフロップ５０のデータ入
力端子（Ｄ）に接続されており、Ｄ型フリップフロップ
５０の正転データ出力端子（Ｑ）から出力される分周信
号５４が第１の遅延回路５１に供給される。フリップフ
ロップ５０によって、クロック１０が２分の１に分周さ
れる。
路は、スイッチング時の電源電流によって電源ノイズを
発生するＣＭＯＳ回路３０と、電源ノイズを抑制するた
めのｎＭＯＳトランジスタ１００と、Ｄ型フリップフロ
ップ５０と、第１の遅延回路５１と、第２の遅延回路５
２と、２入力の排他的論理和回路５３（ExclusiveＯ
Ｒ；「ＥＸＯＲ」と略記される）と、を備えている。Ｃ
ＭＯＳ回路３０に供給するクロック信号１０は、Ｄ型フ
リップフロップ５０のクロック入力端子（clk）にも供
給されている。Ｄ型フリップフロップ５０の反転データ
出力端子（ＱＢ）は、フリップフロップ５０のデータ入
力端子（Ｄ）に接続されており、Ｄ型フリップフロップ
５０の正転データ出力端子（Ｑ）から出力される分周信
号５４が第１の遅延回路５１に供給される。フリップフ
ロップ５０によって、クロック１０が２分の１に分周さ
れる。
【００８１】第１の遅延回路５１の出力は、ＥＸＯＲ５
３の一方の入力端子と第２の遅延回路５２の入力端子と
に接続され、第２の遅延回路５２の出力は、ＥＸＯＲ５
３の他方の入力端子に接続されている。ＥＸＯＲ５３の
出力５７がｎＭＯＳトランジスタ１００のゲートに接続
されている。
３の一方の入力端子と第２の遅延回路５２の入力端子と
に接続され、第２の遅延回路５２の出力は、ＥＸＯＲ５
３の他方の入力端子に接続されている。ＥＸＯＲ５３の
出力５７がｎＭＯＳトランジスタ１００のゲートに接続
されている。
【００８２】図９は、図８に示した回路の動作の一例を
説明するためのタイミング波形図である。図９に示すよ
うな電源ノイズが発生することを予測して、第１の遅延
回路５１と第２の遅延回路５２の遅延値の設定を行う。
Ｄ型フリップフロップ５０の出力である分周したクロッ
ク信号５４の立ち上がり、又は立ち下がりエッジに着目
する。
説明するためのタイミング波形図である。図９に示すよ
うな電源ノイズが発生することを予測して、第１の遅延
回路５１と第２の遅延回路５２の遅延値の設定を行う。
Ｄ型フリップフロップ５０の出力である分周したクロッ
ク信号５４の立ち上がり、又は立ち下がりエッジに着目
する。
【００８３】分周したクロック信号５４の遷移エッジで
は、ＥＸＯＲ５３の２入力は、共に低(low)レベルであ
るため、ＥＸＯＲの出力５７は低レベルであり、ｎＭＯ
Ｓトランジスタ１００はオフしている。
は、ＥＸＯＲ５３の２入力は、共に低(low)レベルであ
るため、ＥＸＯＲの出力５７は低レベルであり、ｎＭＯ
Ｓトランジスタ１００はオフしている。
【００８４】第１の遅延回路５１のみを経由した分周ク
ロック５５の立ち上がりエッジがＥＸＯＲ５３に入力さ
れると、ＥＸＯＲ５３の出力５７は高(high)レベルに変
化し、ｎＭＯＳトランジスタ１００がオンする。
ロック５５の立ち上がりエッジがＥＸＯＲ５３に入力さ
れると、ＥＸＯＲ５３の出力５７は高(high)レベルに変
化し、ｎＭＯＳトランジスタ１００がオンする。
【００８５】第１の遅延回路５１と第３の遅延回路５２
を経由した分周クロック５６の立ち上がりエッジがＥＸ
ＯＲ５３に入力されると、ＥＸＯＲ５３の出力５７は、
高レベルから低レベルに遷移し、この結果、ｎＭＯＳト
ランジスタ１００がオフする。
を経由した分周クロック５６の立ち上がりエッジがＥＸ
ＯＲ５３に入力されると、ＥＸＯＲ５３の出力５７は、
高レベルから低レベルに遷移し、この結果、ｎＭＯＳト
ランジスタ１００がオフする。
【００８６】この実施例においては、電源電圧１２が、
電源電圧Ｖddの設定値１４よりも高いタイミングを予測
して、第１の遅延回路５１と第２の遅延回路５２の遅延
値の設定を行うことで、電源ノイズ低減効果と、ｎＭＯ
Ｓトランジスタ１００による消費電力増加のトレードオ
フを効果的に両立させることができる、という利点を有
する。
電源電圧Ｖddの設定値１４よりも高いタイミングを予測
して、第１の遅延回路５１と第２の遅延回路５２の遅延
値の設定を行うことで、電源ノイズ低減効果と、ｎＭＯ
Ｓトランジスタ１００による消費電力増加のトレードオ
フを効果的に両立させることができる、という利点を有
する。
【００８７】［第６の実施例］次に、本発明の第６の実
施例について説明する。図１０は、本発明の第６の実施
例の構成を示す図である。図１０を参照すると、この実
施例の半導体回路は、スイッチング時の電源電流によっ
て電源ノイズを発生するＣＭＯＳ回路３０と、電源ノイ
ズを抑制するためのｎＭＯＳトランジスタ１００と、Ｄ
型フリップフロップ５０と、第１の可変遅延回路６１
と、第２の可変遅延回路６２と、２入力のＥＸＯＲ５３
と、を備えている。この実施例は、前記第５の実施例に
おける第１、第２の遅延回路５１、５２を、第１、第２
の可変遅延回路６１、６２で構成したものである。これ
以外の構成は、前記第５の実施例と同様である。前記第
５の実施例では、設計段階で、電源ノイズを予測して、
遅延を設定する必要がある。しかしながら、一般に、電
源ノイズを正確に予測することは、困難である場合が多
い。
施例について説明する。図１０は、本発明の第６の実施
例の構成を示す図である。図１０を参照すると、この実
施例の半導体回路は、スイッチング時の電源電流によっ
て電源ノイズを発生するＣＭＯＳ回路３０と、電源ノイ
ズを抑制するためのｎＭＯＳトランジスタ１００と、Ｄ
型フリップフロップ５０と、第１の可変遅延回路６１
と、第２の可変遅延回路６２と、２入力のＥＸＯＲ５３
と、を備えている。この実施例は、前記第５の実施例に
おける第１、第２の遅延回路５１、５２を、第１、第２
の可変遅延回路６１、６２で構成したものである。これ
以外の構成は、前記第５の実施例と同様である。前記第
５の実施例では、設計段階で、電源ノイズを予測して、
遅延を設定する必要がある。しかしながら、一般に、電
源ノイズを正確に予測することは、困難である場合が多
い。
【００８８】そこで、本実施例では、第１、第２の可変
遅延回路６１、６２を備え、遅延量を可変させることに
より、ＬＳＩの製作後に、遅延値を外部からの制御信号
４３により変化させることにより、実際のＬＳＩでの最
適な遅延を見出すことが可能となる。第１の可変遅延回
路６１と、第２の可変遅延回路６２の遅延時間を可変さ
せることで、ｎＭＯＳトランジスタ１００のゲートに供
給される信号５７（排他的論理和回路５３の出力）の立
ち上がりのタイミング（クロック信号の立ち上がりから
の遅延）とそのパルス幅が可変される。
遅延回路６１、６２を備え、遅延量を可変させることに
より、ＬＳＩの製作後に、遅延値を外部からの制御信号
４３により変化させることにより、実際のＬＳＩでの最
適な遅延を見出すことが可能となる。第１の可変遅延回
路６１と、第２の可変遅延回路６２の遅延時間を可変さ
せることで、ｎＭＯＳトランジスタ１００のゲートに供
給される信号５７（排他的論理和回路５３の出力）の立
ち上がりのタイミング（クロック信号の立ち上がりから
の遅延）とそのパルス幅が可変される。
【００８９】［第７の実施例］次に、本発明の第７の実
施例について説明する。図１１は、本発明の第７の実施
例の構成を示す図である。図１１を参照すると、半導体
集積回路７１において、電源線と接地線間に、スイッチ
ング時の電源電流によって電源ノイズを発生するＣＭＯ
Ｓ回路３０と、前記実施例による、電源ノイズ低減回路
７０が搭載されている。
施例について説明する。図１１は、本発明の第７の実施
例の構成を示す図である。図１１を参照すると、半導体
集積回路７１において、電源線と接地線間に、スイッチ
ング時の電源電流によって電源ノイズを発生するＣＭＯ
Ｓ回路３０と、前記実施例による、電源ノイズ低減回路
７０が搭載されている。
【００９０】前記実施例による電源ノイズ低減回路７０
としては、図２においてＣＭＯＳ回路３０を除いた回路
（ｎＭＯＳトランジスタ１００と電圧比較器４０）、図
４においてＣＭＯＳ回路３０を除いた回路（ｎＭＯＳト
ランジスタ１００と電圧比較器４０と参照電圧発生回路
４２）、図５においてＣＭＯＳ回路３０を除いた回路
（ｎＭＯＳトランジスタ１００と電圧比較器４０とスイ
ッチ４４とスイッチ制御回路４５）、図６においてＣＭ
ＯＳ回路３０を除いた回路（ｎＭＯＳトランジスタ１０
０と演算増幅器４７）、図７においてＣＭＯＳ回路３０
を除いた回路（ｎＭＯＳトランジスタ１００と電圧比較
器４０とスイッチ４４とスイッチ制御回路４５と参照電
圧発生回路４２）、図８、図１０において、ＣＭＯＳ回
路３０を除いた回路（ｎＭＯＳトランジスタ１００と、
フリップフロップ、第１、第２の遅延回路、ＥＸＯＲ）
よりなる。電源ノイズ低減回路７０は、１個あるいは複
数個搭載される。電源ノイズ低減回路７０は小面積であ
るが、電源ノイズを効果的に低減することが出来る。ま
た、電源線、接地線の抵抗が小さく共振が起こりやすい
電源系においても、電源ノイズ低減回路７０により電源
ノイズを効果的に低減することが出来る。
としては、図２においてＣＭＯＳ回路３０を除いた回路
（ｎＭＯＳトランジスタ１００と電圧比較器４０）、図
４においてＣＭＯＳ回路３０を除いた回路（ｎＭＯＳト
ランジスタ１００と電圧比較器４０と参照電圧発生回路
４２）、図５においてＣＭＯＳ回路３０を除いた回路
（ｎＭＯＳトランジスタ１００と電圧比較器４０とスイ
ッチ４４とスイッチ制御回路４５）、図６においてＣＭ
ＯＳ回路３０を除いた回路（ｎＭＯＳトランジスタ１０
０と演算増幅器４７）、図７においてＣＭＯＳ回路３０
を除いた回路（ｎＭＯＳトランジスタ１００と電圧比較
器４０とスイッチ４４とスイッチ制御回路４５と参照電
圧発生回路４２）、図８、図１０において、ＣＭＯＳ回
路３０を除いた回路（ｎＭＯＳトランジスタ１００と、
フリップフロップ、第１、第２の遅延回路、ＥＸＯＲ）
よりなる。電源ノイズ低減回路７０は、１個あるいは複
数個搭載される。電源ノイズ低減回路７０は小面積であ
るが、電源ノイズを効果的に低減することが出来る。ま
た、電源線、接地線の抵抗が小さく共振が起こりやすい
電源系においても、電源ノイズ低減回路７０により電源
ノイズを効果的に低減することが出来る。
【００９１】［第８の実施例］図１６は、本発明の第８
の実施例の構成を示す図である。図１６を参照すると、
この第８の実施例は、図２に示した第１の実施例の電圧
比較器４０を、電圧比較のタイミングを制御するクロッ
ク信号（「電圧比較用クロック信号」という）４０２で
駆動されるクロック型電圧比較器４０１で置き換えたも
のである。これ以外の構成は、前記第１の実施例と同様
である。以下、前記第１の実施例との相違点について説
明する。電圧比較器において電圧比較速度が遅いと、発
生した電源ノイズに対してｎＭＯＳトランジスタ１００
が導通するタイミングに遅れが生じ、電源ノイズ低減作
用が有効に機能しない場合もある。この実施例では、ク
ロック入力無しの電圧比較器よりも、電圧比較速度が高
速なクロック型電圧比較器４０１を備えたことで、タイ
ミングの遅れの発生を防止し、電源ノイズを効果的に低
減することができる。またクロック入力無しの電圧比較
器４０では、電圧比較を行うタイミングを外部から設定
することはできない。これに対して、この実施例によれ
ば、電圧比較用クロック信号４０２の周期等を調整し
て、電圧比較を行うタイミングの最適化を図ることで、
電源ノイズを効果的に低減することができる。
の実施例の構成を示す図である。図１６を参照すると、
この第８の実施例は、図２に示した第１の実施例の電圧
比較器４０を、電圧比較のタイミングを制御するクロッ
ク信号（「電圧比較用クロック信号」という）４０２で
駆動されるクロック型電圧比較器４０１で置き換えたも
のである。これ以外の構成は、前記第１の実施例と同様
である。以下、前記第１の実施例との相違点について説
明する。電圧比較器において電圧比較速度が遅いと、発
生した電源ノイズに対してｎＭＯＳトランジスタ１００
が導通するタイミングに遅れが生じ、電源ノイズ低減作
用が有効に機能しない場合もある。この実施例では、ク
ロック入力無しの電圧比較器よりも、電圧比較速度が高
速なクロック型電圧比較器４０１を備えたことで、タイ
ミングの遅れの発生を防止し、電源ノイズを効果的に低
減することができる。またクロック入力無しの電圧比較
器４０では、電圧比較を行うタイミングを外部から設定
することはできない。これに対して、この実施例によれ
ば、電圧比較用クロック信号４０２の周期等を調整し
て、電圧比較を行うタイミングの最適化を図ることで、
電源ノイズを効果的に低減することができる。
【００９２】なお、上記実施例において、電源線と接地
線間に挿入される可変抵抗素子として機能する素子はｎ
ＭＯＳトランジスタに限定されるものでなく、ｐＭＯＳ
トランジスタ、あるいは、低抵抗と高抵抗（１００MΩ
程度以上）の切替が行われる任意の可変抵抗素子であっ
てもよい。以上、本発明を上記実施例に即して説明した
が、本発明は、上記各実施例に限定されるものでなく、
特許請求の範囲の各請求項の発明の範囲内で当業者であ
ればなし得るであろう各種変形、修正を含むことは勿論
である。
線間に挿入される可変抵抗素子として機能する素子はｎ
ＭＯＳトランジスタに限定されるものでなく、ｐＭＯＳ
トランジスタ、あるいは、低抵抗と高抵抗（１００MΩ
程度以上）の切替が行われる任意の可変抵抗素子であっ
てもよい。以上、本発明を上記実施例に即して説明した
が、本発明は、上記各実施例に限定されるものでなく、
特許請求の範囲の各請求項の発明の範囲内で当業者であ
ればなし得るであろう各種変形、修正を含むことは勿論
である。
【００９３】
【発明の効果】以上説明したように、本発明によれば、
電源電圧を参照電圧と比較し、その大小に基づき、電源
・接地間の抵抗値を可変させる構成としたことにより、
電源ノイズを低コストで十分に低減することができる。
という効果を奏する。
電源電圧を参照電圧と比較し、その大小に基づき、電源
・接地間の抵抗値を可変させる構成としたことにより、
電源ノイズを低コストで十分に低減することができる。
という効果を奏する。
【００９４】また本発明によれば、電源線および接地線
の寄生抵抗値が低くても、電源のLC共振を緩和すること
ができる、という効果を奏する。
の寄生抵抗値が低くても、電源のLC共振を緩和すること
ができる、という効果を奏する。
【００９５】さらに本発明によれば、電源ノイズを予測
して、電源・接地間の抵抗値を可変させるタイミングを
調整することで、電源ノイズ低減効果と抵抗による消費
電力増加のトレードオフを効果的に両立することができ
る。
して、電源・接地間の抵抗値を可変させるタイミングを
調整することで、電源ノイズ低減効果と抵抗による消費
電力増加のトレードオフを効果的に両立することができ
る。
【図１】本発明における電源系の等価回路を示す図であ
る。
る。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】本発明の第１の実施例の動作を説明するための
図である。
図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】本発明の第３の実施例の変形例の構成を示す図
である。
である。
【図７】本発明の第４の実施例の構成を示す図である。
【図８】本発明の第５の実施例の構成を示す図である。
【図９】本発明の第５の実施例の動作を説明するための
図である。
図である。
【図１０】本発明の第６の実施例の構成を示す図であ
る。
る。
【図１１】本発明の第７の実施例の構成を示す図であ
る。
る。
【図１２】電源系の等価回路を示す図である。
【図１３】電源系の交流解析用の等価回路を示す図であ
る。
る。
【図１４】クロック信号と電源電流と電源ノイズの模式
的に示すタイミング波形図である。
的に示すタイミング波形図である。
【図１５】従来の電源の共振対策の構成を示す図であ
る。
る。
【図１６】本発明の第８の実施例の構成を示す図であ
る。
る。
１０ クロック信号
１１ 電源電流
１２ 電源線の電圧
１３ 接地線の電圧
１４ 外部から供給された電源電圧
１５ 外部から供給された接地電圧
２０ パッド
２１ 内部回路
３０ ＣＭＯＳ回路
３１ 寄生インダクタンス
３２ 寄生抵抗
３３ 電源線と接地線間の容量
３４ 電源系のインピーダンス
３５ 可変抵抗
４０ 電圧比較器
４１ 参照電圧
４２ 参照電圧発生回路
４３ 制御信号
４４ スイッチ
４５ スイッチ制御回路
４６ 電圧比較器の出力
４７ 演算増幅器
５０ フリップフロップ
５１ 第１の遅延回路
５２ 第２の遅延回路
５３ 排他的論理和回路
５４ １/２に分周したクロック
５５ 第１の遅延を経由した分周クロック
５６ 第１及び第２の遅延を経由した分周クロック
５７ 排他的論理和回路の出力
６１ 第１の可変遅延回路
６２ 第２の可変遅延回路
７０ 本発明によるノイズ低減回路
７１ 半導体集積回路
１００ ｎＭＯＳトランジスタ
１０１ ｐＭＯＳトランジスタ
４０２ クロック電圧型比較器
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 BH02 BH07 BH19 CD02 CD06
CD09 DF01 DF03 EZ20
5J055 AX25 BX16 CX27 DX22 EX07
EY21 EZ10 FX12 FX38 GX02
5K052 AA01 BB31 DD20 DD21 FF11
GG04
Claims (27)
- 【請求項１】電源線と接地線の間に、電源ノイズ低減回
路として、１kΩ以下の所定の抵抗値を下限としている
抵抗が挿入されている、ことを特徴とする半導体回路。 - 【請求項２】前記抵抗は、その抵抗値が可変とされる、
ことを特徴とする請求項１に記載の半導体回路。 - 【請求項３】電源線及び／又は接地線の電源ノイズを検
出する手段と、 前記電源ノイズの検出結果に従い、前記電源線と前記接
地線との間に挿入される抵抗の抵抗値を可変させる手段
と、 を備えている、ことを特徴とする半導体回路。 - 【請求項４】電源線と接地線との間に接続され電源電流
が供給される回路から見た電源系のインピーダンスが、
電源系の寄生抵抗と、寄生インダクタンスと、電源と接
地間の容量とからなる共振回路を構成している半導体回
路において、 前記電源線と前記接地線との間に挿入され、抵抗値が可
変な抵抗を備え、 前記抵抗は、その抵抗値の下限が、共振時の電源インピ
ーダンス以下の所定値に設定されており、 電源線及び／又は接地線の電源ノイズの検出結果に応じ
て、前記抵抗の抵抗値を変化させる手段を備えている、
ことを特徴とする半導体回路。 - 【請求項５】電源線と接地線との間に挿入される抵抗を
備え、 電源線の電圧（「電源電圧」という）と、予め定められ
た参照電圧とを電圧比較する電圧比較器を備え、 前記電圧比較器の比較結果に従って、前記電源線と前記
接地線の間の前記抵抗の抵抗値を可変させる、ことを特
徴とする半導体回路。 - 【請求項６】電源線と接地線との間に挿入される抵抗を
備え、 接地線の電圧（「接地電圧」という）と、予め定められ
た参照電圧とを電圧比較する電圧比較器を備え、 前記電圧比較器の比較結果に従って、前記電源線と前記
接地線の間の前記抵抗の抵抗値を可変させる、ことを特
徴とする半導体回路。 - 【請求項７】前記参照電圧は、前記電源電圧の設定値に
対して、前記電源電圧のノイズ振幅のピーク値の範囲内
の所定値をオフセット分として有する値に設定されてい
る、ことを特徴とする請求項５に記載の半導体回路。 - 【請求項８】前記参照電圧は、前記接地電圧の設定値に
対して、前記接地電圧のノイズ振幅のピーク値の範囲内
の所定値をオフセット分として有する値に設定されてい
る、ことを特徴とする請求項６に記載の半導体回路。 - 【請求項９】前記電圧比較器に入力される前記参照電圧
を変化させる参照電圧発生回路を備えている、ことを特
徴とする請求項５又は６に記載の半導体回路。 - 【請求項１０】電源線と接地線との間に接続される回路
に供給されるクロック信号を入力し、前記電源線の電圧
（「電源電圧」という）又は接地線の電圧（「接地電
圧」という）のノイズに予測情報に基づき、前記クロッ
ク信号又はその分周信号から、前記クロック信号の遷移
エッジに対して所定の遅延と所定の時間幅を有する制御
信号を生成する手段と、 前記生成された制御信号に基づき、前記電源線と前記接
地線との間に挿入される抵抗の抵抗値を可変させる手段
と、 を備えている、ことを特徴とする半導体回路。 - 【請求項１１】前記制御信号の前記クロック信号の遷移
エッジに対する前記遅延と前記時間幅とを可変させる手
段を備えている、ことを特徴とする請求項１０に記載の
半導体回路。 - 【請求項１２】前記電源線と前記接地線との間に挿入さ
れる前記抵抗が、トランジスタよりなり、前記トランジ
スタの制御端子に供給される制御電圧により、その抵抗
値が可変される、ことを特徴とする請求項１乃至１１の
いずれか一に記載の半導体回路。 - 【請求項１３】前記電圧比較器が、電圧比較のタイミン
グを制御するタイミング制御信号に基づき、前記電源電
圧と前記参照電圧とを比較する構成とされている、こと
を特徴とする請求項５に記載の半導体回路。 - 【請求項１４】前記電圧比較器が、電圧比較のタイミン
グを制御するタイミング制御信号に基づき、前記接地電
圧と前記参照電圧とを比較する構成とされている、こと
を特徴とする請求項６に記載の半導体回路。 - 【請求項１５】電源ノイズが予め定められた所定値を超
えた時には、前記抵抗の抵抗値は相対的に低抵抗とさ
れ、電源ノイズが予め定められた所定値以下の時には、
前記抵抗の抵抗値は相対的に高抵抗とされる、ことを特
徴とする請求項１乃至１４のいずれか一に記載の半導体
回路。 - 【請求項１６】請求項１乃至１５のいずれか一に記載の
半導体回路を備えたことを特徴とする半導体集積回路装
置。 - 【請求項１７】電源線と接地線との間に接続される回路
と並列に接続される電源ノイズ低減回路であって、 前記電源線と前記接地線との間に接続されているトラン
ジスタと、 前記電源線の電圧（「電源電圧」という）を受ける第１
の入力端子と、与えられた参照電圧を受ける第２の入力
端子とを備え、前記第１及び第２の入力端子に入力され
る電圧の大小を比較し、前記電源電圧が前記参照電圧よ
りも大のとき第１の論理値を出力端子から出力する電圧
比較器と、 を備え、 前記電圧比較器の出力端子が、前記トランジスタの制御
端子に接続されている、ことを特徴とする電源ノイズ低
減回路。 - 【請求項１８】電源線と接地線との間に接続される回路
と並列に接続される電源ノイズ低減回路であって、 前記電源線と前記接地線との間に並列形態に接続されて
いる複数のトランジスタと、 前記電源線の電圧（「電源電圧」という）を受ける第１
の入力端子と、与えられた参照電圧を受ける第２の入力
端子を備え、前記第１及び第２の入力端子に入力される
電圧の大小を比較し、前記電源電圧が前記参照電圧より
も大のとき第１の論理値を出力端子から出力する電圧比
較器と、 を備え、 前記複数のトランジスタのそれぞれに対応して設けられ
ており、前記トランジスタの制御端子に一端が接続さ
れ、前記電圧比較器の出力端子と前記接地線とに、第１
の接点と第２の接点とがそれぞれ接続されており、入力
される切替制御信号に基づき、前記電圧比較器の出力端
子と前記接地線のいずれかに、前記トランジスタの制御
端子を接続する切替スイッチと、 前記切替スイッチに切替制御信号を供給するスイッチ制
御回路と、 を備えている、ことを特徴とする電源ノイズ低減回路。 - 【請求項１９】電源線と接地線との間に接続される回路
と並列に接続される電源ノイズ低減回路であって、 前記電源線と前記接地線との間に接続されているトラン
ジスタと、 前記電源線の電圧（「電源電圧」という）を非反転入力
端子で受け、与えられた参照電圧を反転入力端子に受
け、出力端子が前記トランジスタの制御端子に接続され
ている演算増幅回路と、 を備えている、ことを特徴とする電源ノイズ低減回路。 - 【請求項２０】参照電圧を可変に制御する制御信号を入
力するための入力端子を備え、入力された前記制御信号
に基づき、出力端子より出力する参照電圧の電圧を可変
させる参照電圧発生回路を備え、 前記参照電圧発生回路の出力端子が、前記電圧比較器の
第２の入力端子に接続されている、ことを特徴とする請
求項１７又は１８に記載の電源ノイズ低減回路。 - 【請求項２１】電源線と接地線との間に接続される回路
に並列に接続される電源ノイズ低減回路であって、 前記電源線と前記接地線との間に接続されているトラン
ジスタと、 前記電源線と接地線の間に接続される回路に供給される
クロック信号を入力し前記クロック信号を分周した信号
を出力する分周回路と、 前記分周回路の出力端子に入力端子が接続される第１の
遅延回路と、 前記第１の遅延回路の出力端子に入力端子が接続される
第２の遅延回路と、 前記第１及び第２の遅延回路の出力端子からの信号を第
１及び第２の入力端子からそれぞれ入力し、入力した２
つの信号の論理値が相違した場合に所定の論理の信号を
出力する論理回路と、 を備え、 前記論理回路の出力端子が、前記トランジスタの制御端
子に接続されている、ことを特徴とする電源ノイズ低減
回路。 - 【請求項２２】前記第１の遅延回路、及び／又は、前記
第２の遅延回路が、遅延時間を設定するための制御信号
に基づき、遅延時間が可変に設定自在な可変遅延回路よ
りなる、ことを特徴とする請求項２１に記載の電源ノイ
ズ低減回路。 - 【請求項２３】前記分周回路が、前記クロック信号をク
ロック入力端子から入力し、反転データ出力端子がデー
タ入力端子に接続され、正転データ出力端子より、前記
クロック信号を２分の１に分周した信号を出力するＤ型
フリップフロップを備え、 前記論理回路が、前記入力した２つの信号の排他的論理
和演算をとり、演算結果を出力する回路よりなる、こと
を特徴とする請求項２１に記載の電源ノイズ低減回路。 - 【請求項２４】前記電圧比較器が、電圧比較のタイミン
グを制御するタイミング制御信号を第３の入力端子より
入力し、前記タイミング制御信号がアクティブの時に、
前記電源電圧と前記参照電圧とを比較する構成とされて
いる、ことを特徴とする請求項１７、１８、２０のいず
れか一に記載の電源ノイズ低減回路。 - 【請求項２５】前記電圧比較器が、前記第１の入力端子
に、前記電源電圧の代わりに、前記接地線の電圧（「接
地電圧」という）を受け、前記第２の入力端子に入力さ
れる前記参照電圧と大小を比較し、 前記接地電圧が前記参照電圧よりも小のとき第１の論理
値を出力端子から出力する、ことを特徴とする請求項１
７、１８、２０、２４のいずれか一に記載の電源ノイズ
低減回路。 - 【請求項２６】前記電源線と前記接地線との間に挿入さ
れる前記抵抗が、ＭＯＳトランジスタよりなり、 前記ＭＯＳトランジスタの制御端子をなすゲート端子に
供給される制御電圧により、前記ＭＯＳトランジスタが
オン及びオフ制御され前記抵抗値が可変される、ことを
特徴とする請求項１７乃至２５のいずれか一に記載の半
導体回路。 - 【請求項２７】前記電源線と接地線との間に接続される
回路がＣＭＯＳ回路よりなり、 前記ＣＭＯＳ回路と、請求項１７乃至２６のいずれか一
に記載の前記電源ノイズ低減回路とを、同一チップ上に
備えてなる、ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060120A JP2003258612A (ja) | 2002-03-06 | 2002-03-06 | 半導体回路及び半導体回路を用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060120A JP2003258612A (ja) | 2002-03-06 | 2002-03-06 | 半導体回路及び半導体回路を用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258612A true JP2003258612A (ja) | 2003-09-12 |
Family
ID=28669571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002060120A Withdrawn JP2003258612A (ja) | 2002-03-06 | 2002-03-06 | 半導体回路及び半導体回路を用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003258612A (ja) |
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-
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- 2002-03-06 JP JP2002060120A patent/JP2003258612A/ja not_active Withdrawn
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |