JP2000206174A - 半導体装置の検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ論理集積回路の静止電源電流測定に
よる不良判別検査において、チップの設計の煩雑さを増
大させることなく、またチップ面積を増大させることも
なく、静止電源電流測定時に検出可能な故障電流レベル
を下げることにより、故障検出率を向上させる。 【解決手段】 オフリーク電流の製造ばらつきレベル
を、別途設けた回路パターンより求め（ステップＳ２１
ａ）、このばらつきレベルと、ある製造ばらつきを想定
して予め求めたチップの静止電源電流値とに基づいて、
チップ毎に静止電源電流の不良判定値を決め（ステップ
Ｓ２１ｃ）、ステップＳ２１ｂで測定した静止電源電流
の値がこの判定値より多い場合に、不良判定とする（ス
テップＳ２１ｄ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静止電源電流の測
定値に基づいて、ＣＭＯＳ論理回路を内蔵する半導体集
積回路チップの不良判別を行なう手法に関するものであ
る。

【０００２】

【従来の技術】近年、ＭＯＳトランジスタの製造プロセ
スは、微細化が進むに伴って、ゲート酸化膜厚の薄膜化
で耐圧が低下するといったトランジスタの信頼性の問題
と、集積度が増大するに伴って消費電力が増えるという
問題とを抱えている。そこで、これらの問題を解決する
ために、電源電圧のスケーリングが進む傾向にある。

【０００３】一方、電源電圧が下がってくると、ＭＯＳ
トランジスタの電流が減ってくるために、回路の動作ス
ピードが落ちてくる。こうした電源電圧で生じる動作ス
ピード劣化を防ぐために、ＭＯＳトランジスタのデバイ
ス特性の設定としては、閾値電圧も同時にスケーリング
する傾向にある。

【０００４】しかしながら、閾値電圧を小さくするとト
ランジスタのオフリーク電流が増加するという別の問題
が生じてくる。ＣＭＯＳ論理回路を主体とした半導体集
積回路チップの不良判別を行なう手法として、回路の静
止状態での電源電流を測定し、故障による異常電流を検
出する方法がよく用いられている。

【０００５】具体的には、図９に示すように、ウエハの
状態で常温で静止電源電流の測定を行うプローブ検査工
程を実施し（ステップＳ４１）、パッケージ組み立て
（ステップＳ４２）の後に、高温で静止電源電流の測定
を行うファイナル検査工程を実施し（ステップＳ４
３）、ステップＳ４１およびステップＳ４３のいずれに
おいても不良判定されなかったチップを良品として出荷
する（ステップＳ４４）方法である。

【０００６】これは、静止状態ではＰチャネルＭＯＳト
ランジスタまたはＮチャネルＭＯＳトランジスタのいず
れかがオフ状態となって大きなＤＣ電流が流れない、と
いうＣＭＯＳ回路の特性を利用したものである。しか
し、トランジスタのオフリーク電流が増えてくると故障
電流との判別ができなくなり、微少な電流を持つ故障が
検出できなくなるという問題が生じる。

【０００７】仮に、ＭＯＳトランジスタのＰチャネルお
よびＮチャネルともに、閾値電圧Ｖｔが０．６Ｖであ
り、このときのオフリーク電流が共にゲート幅１μｍ当
り０．１ｐＡであったとする。さらに、２００万トラン
ジスタの集積回路チップがあって、平均トランジスタ幅
が１μｍで、半分のトランジスタがオフ状態でリーク電
流に関与しているという条件の下で、チップ全体のリー
ク電流を概算すると、０．１ｐＡ×１００万トランジス
タで、０．１μＡとなる。

【０００８】実際には、閾値電圧は製造上のばらつきが
あるので、ここではこれを±０．１Ｖとする。トランジ
スタのオフリーク電流は、閾値電圧の変動に対して指数
関数的に変化するという関係がある。閾値電圧が０．１
Ｖ下がる毎に、オフリーク電流が１０倍増えるとする
と、トランジスタのオフリーク電流は、ゲート幅１μｍ
当り０．０１ｐＡ〜１ｐＡの範囲で変動することにな
る。

【０００９】従って、従来はこうしたオフリーク電流の
ばらつきにより、例えば上記の例ではチップ全体のリー
クが最大で１μＡになることを考慮し、故障電流がある
とする判定値を１μＡとしていた。

【００１０】ここで、微細プロセスの問題から閾値電圧
がスケーリングされ、Ｖｔ＝０．４Ｖになったとする
と、上記の例の中でオフリーク電流の値は１００倍にな
り、上記チップのリーク電流の最大値、すなわち故障電
流の判定値は、１００μＡとなる。この結果、従来検出
できていた１μＡ〜１００μＡの故障電流が、リーク電
流と判別できなくなってしまう。

【００１１】こうした問題に対して、図１０に示すよう
に、ＣＭＯＳ論理回路をチップ上でいくつかの回路グル
ープ４₁〜４_nに分けて、各回路を別系統の電源に接続す
る方法が提案されている。

【００１２】また、図１１に示すように、外部に出す電
源ピンと、やはりいくつかの回路グループに分けた各回
路の内部電源との間に、閾値電圧の高い別の特性を持つ
トランジスタで構成したスイッチ８０をそれぞれ設け、
スイッチ制御回路４０によってこれらのスイッチ８０の
中のいずれか一つのみをオンさせて、静止電源電流を測
定する方法が提案されている。これらの方法はいずれ
も、チップ上の回路を分割することでトータルオフリー
ク電流を減らし、故障電流の検出レベルを下げようとす
るものである。

【００１３】また、図１２に示すように、ＭＯＳトラン
ジスタのソースと基板とを分離して、静止電源電流の検
査時に、ＰチャネルＭＯＳトランジスタ８５にはソース
より高い基板バイアスを基板制御端子８２から印加し、
ＮチャネルＭＯＳトランジスタ８４にはソースより低い
基板バイアスを基板制御端子８１から印加する方法も提
案されている。これは、こうした基板バイアスを印加し
た際に閾値電圧が大きくなってオフリーク電流が減ると
いうトランジスタの特性を利用したものである。

【００１４】

【発明が解決しようとする課題】しかしながら、これら
従来の方法は、以下のような問題を有していた。

【００１５】通常、ＭＯＳトランジスタのオフリーク電
流は閾値電圧が０．１Ｖ小さくなると約１０倍増える。
仮に０．２Ｖ閾値電圧が下がるとオフリーク電流は１０
０倍程度になり、図１０の構成で従来レベルの故障電流
検出を行おうとすると１００分割する必要があり、また
１００本の電源ピンを準備する必要がある。

【００１６】図１１の構成の場合は、外部の電源ピンは
増やす必要はないが、内部の回路ブロックはやはり分割
して１００個の電源スイッチとスイッチの制御線を設け
る必要がありチップ上のレイアウト設計が煩雑になって
くる。いずれにせよ閾値電圧のリニアなスケーリングに
対してオフリーク電流は指数関数的に増大するのでこう
した分割方法だけによる対応では限界が生じてくる。

【００１７】また、図１２に示したようにトランジスタ
のソースと基板を分離する構造では、回路のレイアウト
において電源配線の下に基板とのコンタクトビアを置く
ことができないことと、電源配線とは別に基板用の配線
が必要になることから、レイアウト面積が増大し、図１
１の構成と同様に、チップ上のレイアウト設計が煩雑に
なる。

【００１８】本発明は、このような従来の問題を解決す
るために、チップの設計の煩雑さを増大させることな
く、またチップ面積を増大させることもなく、静止電源
電流測定時に検出可能な故障電流レベルを下げることに
より、ＣＭＯＳ論理集積回路の静止電源電流測定による
不良判別検査において、故障検出率を向上させる検出方
法を提供する。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体装置の検査方法は、ＣＭＯ
Ｓ論理回路を内蔵し、ＭＯＳトランジスタのオフリーク
電流と相関のあるトランジスタ特性を測定する回路パタ
ーンを有する半導体装置の検査方法であって、前記回路
パターンの前記トランジスタ特性を測定してオフリーク
電流レベルを求めるステップと、所定の製造ばらつきレ
ベルを想定して見積もられた前記ＣＭＯＳ論値回路の静
止電源電流の設定値と、前記オフリーク電流レベルとに
基づいて、前記ＣＭＯＳ論理回路のオフリーク電流レベ
ルに比例した静止電源電流の推定値を求めるステップ
と、前記ＣＭＯＳ論理回路の静止電源電流値を測定する
ステップと、前記静止電源電流値の測定の結果が、前記
静止電源電流の推定値に所定のマージンを加えた判定値
より大きい場合に、前記半導体装置が不良であると判定
するステップとを含むことを特徴とする。

【００２０】この検査方法によれば、半導体装置内の回
路パターンのトランジスタ特性を測定してオフリーク電
流レベルを得ることにより、このオフリーク電流レベル
に合わせた静止電源電流測定の判定値を、検査対象とな
る半導体装置毎に設定することができる。この結果、当
該半導体装置のオフリーク電流のばらつきが最大でない
場合には、より小さい故障電流の検出が可能となり、チ
ップ設計の煩雑さを増大させることなく不良品の検出率
を上げることができる。

【００２１】前記第１の半導体装置の検査方法は、前記
回路パターンが、閾値電圧の測定が可能なＭＯＳトラン
ジスタであり、前記トランジスタ特性が、トランジスタ
の閾値電圧であることが好ましい。

【００２２】前記第１の半導体装置の検査方法は、前記
回路パターンが、静止電源電流の測定が可能なＣＭＯＳ
論理回路であり、前記トランジスタ特性が、前記ＣＭＯ
Ｓ論理回路の静止電源電流であることが好ましい。

【００２３】前記第１の半導体装置の検査方法は、さら
に、前記回路パターンが、前記半導体装置において所定
の機能を満足するＣＭＯＳ論理回路であって、かつ電源
端子が複数に分割された回路グループのうちの一つであ
ることが好ましい。

【００２４】この検査方法によれば、検査対象の半導体
装置内のＣＭＯＳ論理回路の一部を別電源に接続するだ
けで、オフリーク電流レベルのモニタ回路として用いる
ことができ、別途モニタ回路を設ける必要がない。ま
た、多数のトランジスタを内蔵する回路ブロックをモニ
タ回路とすることにより、回路ブロック内のオフリーク
電流レベルが平均化され、チップ内ばらつきを考慮した
検査マージンを抑制することができ、故障電流の検出レ
ベルも下げることができる。

【００２５】また、分割された複数の回路ブロックの各
々をモニタ用回路として用いることができるので、モニ
タ回路の故障によって正しい検査が行えないことは確率
的に殆どなく、確実に検査を行なうことができる。

【００２６】前記第１の半導体装置の検査方法は、前記
マージンが、試作した半導体装置から予め統計的に得た
測定データから求めたばらつき幅であり、半導体装置内
のオフリーク電流レベルが最も大きくばらついた場合を
想定して、前記静止電源電流の前記推定値に前記ばらつ
き幅を加えて前記判定値とすることが好ましい。

【００２７】前記の目的を達成するために、本発明の第
２の半導体装置の検査方法は、ＣＭＯＳ論理回路を内蔵
した半導体装置の検査方法において、第１の温度範囲で
前記ＣＭＯＳ論理回路の静止電源電流値を測定するステ
ップと、前記第１の温度範囲よりも高い第２の温度範囲
で前記ＣＭＯＳ論理回路の静止電源電流値を測定するス
テップと、トランジスタのオフリーク電流の温度特性に
応じて前記第１および第２の温度範囲での静止電源電流
測定値の一方を他方の温度範囲での静止電源電流測定値
に合わせたときの推定値と他方の温度範囲での測定値と
を比較した結果が所定の範囲からはずれた場合に、前記
半導体装置が不良であると判定するステップとを含むこ
とを特徴とする。

【００２８】この検査方法によれば、２種の異なる温度
範囲での静止電源電流測定値に基づいて、トランジスタ
のオフリーク電流の温度特性に応じて一方の測定値から
他方の温度条件での推定値を求めることができ、これを
他方の測定値に対する判定値としてチップ毎に設定する
ことができる。すなわち、判定値を当該チップのリーク
電流レベルに設定できるため、当該チップのオフリーク
電流のばらつきが最大でない場合に、より小さい故障電
流の検出が可能となり、不良チップの検出率を上げるこ
とができる。

【００２９】前記第２の半導体装置の検査方法は、前記
第１の温度範囲での前記静止電源電流値の測定をウエハ
状態の半導体装置に対して行い、前記第２の温度範囲で
の前記静止電源電流値の測定を、パッケージ組み立て後
の状態の半導体装置に対して行うことが好ましい。

【００３０】前記第２の半導体装置の検査方法は、前記
半導体装置が、複数の部分抵抗素子と配線素子とを含む
抵抗素子を有し、前記抵抗素子の配線素子を切断するこ
とで、前記抵抗素子の抵抗値を、前記第１の温度範囲で
のＣＭＯＳ論理回路の静止電源電流の前記測定値に対応
させ、前記第２の温度範囲で静止電源電流の測定をする
際に、前記抵抗素子の抵抗値を測定することにより、前
記第１の温度範囲での前記ＣＭＯＳ論理回路の静止電源
電流の前記測定値を得ることが好ましい。

【００３１】この検査方法によれば、常温での静止電源
電流の測定値を抵抗素子の抵抗値として書き込むこと
で、ウエハの状態で行った第１の温度範囲での測定結果
を、パッケージ組み立ての際にダイシングされたチップ
の各々に対応付けることが可能となる。これによって、
追加の検査を行なう必要がなく、検査コストの増加を抑
えることが可能となる。

【００３２】前記第１または第２の半導体装置の検査方
法は、前記ＣＭＯＳ論理回路の静止電源電流の測定を、
前記半導体集積回路チップの外部入力端子からファンク
ションパターンを入力し前記ＣＭＯＳ論理回路の各内部
点を確定させた状態で行なうことが好ましい。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
おける静止電源電流測定による検査手法の手順を示すフ
ローチャートである。図９に示した従来の検査方法に比
べ、いくつかの工程が追加されている。

【００３４】本検査手法は、大きく分けると、常温にお
いてウエハの状態で実施するプローブ検査工程Ｓ１１
と、パッケージ組み立て工程Ｓ１２の後に高温で行われ
るファイナル検査工程Ｓ１３とによって構成されてい
る。

【００３５】プローブ検査工程Ｓ１１は、閾値電圧（Ｖ
ｔ）を測定する工程Ｓ１１ａと、この測定結果より抽出
したチップ毎の判定値を設定する工程Ｓ１１ｂと、更に
ファンクションパターンによってＣＭＯＳ論理回路内部
の設定を行なう工程Ｓ１１ｃと、静止電源電流を測定す
る工程Ｓ１１ｄとを含む。

【００３６】また、ファイナル検査工程Ｓ１３は、プロ
ーブ検査工程Ｓ１１と同様に、閾値電圧（Ｖｔ）を測定
する工程Ｓ１３ａと、この測定結果より抽出したチップ
毎の判定値を設定する工程Ｓ１３ｂと、更にファンクシ
ョンパターンによってＣＭＯＳ論理回路内部の設定を行
なう工程１３ｃと、静止電源電流を測定する工程Ｓ１３
ｄとを含む。

【００３７】これらの検査工程を経た後に、不良判定さ
れなかったサンプルが、出荷工程Ｓ１４において、良品
として出荷される。

【００３８】図２に、本実施形態および後述する各実施
形態において半導体集積回路の検査装置として使用され
るテスター７２の構成を概略的に示す。

【００３９】テスター７２は、検査対象となる半導体集
積回路７０の外部端子に接触させるためのプローブ７１
と、測定ユニット７３と、判定回路７６と、記憶装置７
７とを備えている。

【００４０】測定ユニット７３は、電源端子に電圧を印
加する電圧源７４と、このときの電源電流を測定する電
流計７５とを有する。記憶装置７７は、静止電源電流の
判定値を予め格納すると共に、測定結果に基づいて判定
値を決める場合には、測定結果や判定値を一旦記憶す
る。判定回路７６は、記憶装置７７に一旦格納された判
定値と測定値とを比較し、チップの合否を判定する。

【００４１】ＣＭＯＳ論理回路を内蔵した半導体集積回
路チップ上には、ＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタとの回路パターンが予め設け
られており、プローブ検査工程Ｓ１１では、先ず上記回
路パターンを用いて閾値電圧の測定を行なう。この閾値
電圧の値より、ＮチャネルおよびＰチャネルＭＯＳトラ
ンジスタのリーク電流レベルを抽出する。

【００４２】なお、製造ばらつきによるトランジスタ特
性の誤差がなかった場合のチップ内ＣＭＯＳ論理回路の
静止電源電流値は、予め算出されている。さらに、この
静止電源電流値の内訳として、ＮチャネルＭＯＳトラン
ジスタによる電流と、ＰチャネルＭＯＳトランジスタに
よる電流との比率も、予め算出されている。

【００４３】製造ばらつきによる誤差がない場合の静止
電源電流値と、前記の回路パターンより抽出したリーク
電流レベルとの違いと、ＣＭＯＳ論理回路の静止電源電
流への依存性とを考慮して、当該チップの静止電源電流
を算出する。

【００４４】仮に、製造ばらつき変動がない場合（以降
これをＴＹＰ条件と呼ぶ）におけるＰチャネルおよびＮ
チャネルＭＯＳトランジスタのそれぞれの閾値電圧を、
Ｖｔｐ＝０．４Ｖ、Ｖｔｎ＝０．４Ｖとし、このときの
トランジスタのオフリーク電流をトランジスタ幅１μｍ
当り１０ｐＡとする。製造ばらつきによる閾値電圧の変
動は、±０．１Ｖであり、リーク電流は、閾値電圧が
０．１Ｖ減る毎に１０倍に増える（０．１Ｖ増える毎に
１／１０倍に減る）ものとする。

【００４５】また、ＴＹＰ条件でのＣＭＯＳ論理回路の
静止電源電流が１０μＡであり、ＮチャネルおよびＰチ
ャネルＭＯＳトランジスタリークの割合が２：３である
ことが予め算出されているものとする。

【００４６】ここで、上記回路パターンより求めた閾値
電圧が、ＮチャネルＭＯＳトランジスタでＶｔｎ＝０．
４６Ｖ、ＰチャネルＭＯＳトランジスタでＶｔｐ＝０．
４３Ｖであったとすると、閾値電圧とリーク電流との関
係から、ＮチャネルＭＯＳトランジスタでリーク電流が
１／４、ＰチャネルＭＯＳトランジスタで１／２にな
る。

【００４７】これを、ＣＭＯＳ論理回路の静止電源電流
に反映させると、当該チップの静止電源電流は４μＡと
なる。チップ内の閾値電圧ばらつきの幅は、先行的に試
作したチップから得られた統計データから予め求めてお
く。上記回路パターンから抽出した閾値電圧がチップ内
のばらつき範囲のどこに位置するかは分からないため、
最もリーク電流の少ない方向に位置していたと仮定し、
このチップ内ばらつき幅を加えた値を静止電源電流測定
の判定値とする。

【００４８】図３に示すように、仮に、チップ内の閾値
電圧のばらつきが０．３Ｖであったとすると、リーク電
流は最小値と最大値との間で２倍の開きがでる。この場
合、静止電源電流の判定値は８μＡとなる。なお、閾値
電圧を測定する回路パターンのトランジスタの数を増や
せば、ばらつきが平均化され、チップ内ばらつきの幅を
抑えることができる。

【００４９】工程Ｓ１１ｃにおいて、ファンクションパ
ターンを用いて内部回路の設定を行なった後、上記のよ
うにして設定した判定値を用いて常温での静止電源電流
測定工程２４において不良サンプルの選別を行なう。

【００５０】パッケージ組み立て工程Ｓ１２の後の、高
温でのファイナル検査工程Ｓ１３でも、同様の測定手法
をとる。但し、高温時はトランジスタのオフリーク特性
として電流が増えるため、この特性に応じた判定値とし
ておく。なお、ＮチャネルＭＯＳトランジスタとＰチャ
ネルＭＯＳトランジスタとのリーク電流の温度特性が異
なる場合は、高温時のＣＭＯＳ論理回路の静止電源電流
に占めるＮチャネルおよびＰチャネルＭＯＳトランジス
タリークの割合を、予め別途求めておく。

【００５１】従来の電源電流測定による検査方法では、
プロセスのばらつきを考慮し、最も静止電源電流が多く
なった場合を想定して判定値を決定しており、上記のチ
ップの場合、ＴＹＰ条件でのＣＭＯＳ論理回路の静止電
源電流を１０μＡと算出しているため、１００μＡが判
定値となる。

【００５２】本実施形態の検査手法によれば、予めチッ
プの閾値電圧すなわちリーク電流レベルを測定した上で
チップ毎に判定値を設定するため、リーク電流レベルの
小さいチップは判定値も小さく設定することができる。
上記したチップの場合は、従来より広い、８μＡ〜１０
０μＡの範囲の静止電源電流を測定した場合に不良判別
できる。図３に示すように、プロセスばらつきの分布は
ＴＹＰ条件近傍の発生確率が高く、殆どのケースで判定
値が低減され、不良の検出率を上げることが可能とな
る。

【００５３】なお、閾値電圧特性を抽出するいわゆるモ
ニタ用のＭＯＳトランジスタは、チップ内のトランジス
タ毎のばらつきを考慮して複数個搭載したとしてもチッ
プ全体からするとほんの一部分であり、このトランジス
タが故障している確率は極めて小さく無視できる。ま
た、モニタ用のＭＯＳトランジスタは、その面積も無視
できる程度に小さく、チップサイズを増大させることは
ない。

【００５４】（第２の実施形態）本発明の第２の実施形
態について、図面を参照しながら説明する。

【００５５】本実施形態における半導体集積回路は、図
１０に示されるように、チップ内の回路が電源端子の異
なる複数の回路ブロックに分割されており、１番目、２
番目、ｎ番目の回路ブロックを、それぞれ、４₁、４₂、
…４_nのように表記する。なお、これらの回路ブロック
の各々について、個別に静止電源電流Ｉ₁、Ｉ₂、…Ｉ _n
を測定することが可能である。

【００５６】図４は、本実施形態における静止電源電流
測定による検査手法の手順を示すフローチャートであ
る。

【００５７】本検査手法は、大きく分けると、常温にお
いてウエハの状態で実施するプローブ検査工程Ｓ２１
と、パッケージ組み立て工程Ｓ２２の後に高温で行われ
るファイナル検査工程Ｓ２３とによって構成されてい
る。

【００５８】プローブ検査工程Ｓ２１は、ファンクショ
ンパターンによってＣＭＯＳ論理回路内部の設定を行な
う工程Ｓ２１ａと、静止電源電流を測定する工程Ｓ２１
ｂと、更に回路ブロック毎の判定値を設定する工程Ｓ２
１ｃと、この判定値を用いて分割回路ブロック毎の判定
を行う工程Ｓ２１ｄとを含む。

【００５９】ファイナル検査工程Ｓ２３も、上記のプロ
ーブ検査工程Ｓ１１と同様の工程を含む。

【００６０】これらの検査工程を経た後に、不良判定さ
れなかったサンプルが、出荷工程Ｓ２４において、良品
として出荷される。

【００６１】プローブ検査工程Ｓ２１では、工程Ｓ２１
ａにおいて先ずＣＭＯＳ論理回路内部の設定を行ない、
次の工程Ｓ２１ｂで、この時の静止電源電流を測定す
る。この工程Ｓ２１ｂでは、常温でリーク電流が最大に
なるよう製造ばらつきが生じた場合を想定して予め算出
した静止電源電流を判定値とし、不良選別を行なう。

【００６２】後の工程Ｓ２１ｄでは、更に故障電流の検
出レベルを下げた判定を行なうが、前の工程Ｓ２１ｂで
明らかに故障電流が発生しているチップを排除すること
で、検査時間を短縮させることができる。

【００６３】回路ブロック毎の判定値を設定する工程Ｓ
２１ｃでは、以下のような手順で設定値を決める。製造
ばらつきがないこと（ＴＹＰ条件）を想定して推定され
た静止電源電流値に対する、工程Ｓ２１ｂで得られた測
定値の比率を、各回路ブロック毎に求め、この比率の最
も小さい値を基準値とする。

【００６４】さらに、当該ＣＭＯＳ製造工程でのチップ
内回路ブロック間の静止電源電流のばらつきを考慮し、
前記の基準値がばらつきの範囲内で最も小さい方にばら
ついたものと仮定して、予め試作した結果から統計デー
タとして求めたチップ内回路ブロック間静止電源電流ば
らつき比率（ばらつきの最大値／ばらつきの最小値）
を、この基準値に掛け合わせる。その結果を、さらに上
記の予め推定された静止電源電流値に掛け合わせた値
を、各回路ブロックの判定値とする。

【００６５】図５を用いて判定値設定の手順を具体的に
示す。ここでは、回路ブロック４₁〜４_nのうち、回路ブ
ロック４₁の測定値が推定値に比べて最も小さいため、
これを基準とする。なお、測定の絶対値としては２番目
の回路ブロック４₂が最も小さいが、元々の推定値が小
さいので、比率としては１番目の回路ブロック４₁が最
も小さいことになる。

【００６６】ここでは、チップ内回路ブロック間の静止
電源電流のばらつき比率が１．５、すなわち、ばらつき
の最小値に対して最大５０％増になるとする。なお、回
路ブロック内には多数のトランジスタがあり、リーク電
流値が平均化されているため、第１の実施形態のモニタ
用トランジスタに比べ、ばらつきはかなり小さいことが
見込まれる。

【００６７】１番目の回路ブロックの推定値１μＡに対
して測定値は０．４μＡであり、判定値を設定するため
の係数は、基準値０．４にばらつき比率１．５をかけた
０．６となる。従って、図５に示した例では、推定値
０．４μＡと５μＡの２番目および３番目の回路ブロッ
ク４₂および４₃の判定値は、０．２４μＡと３μＡとな
る。これにより、２番目および３番目の回路ブロック４
₂および４₃は、判定値よりも測定値の方が小さいので、
良品と判定される。一方、図５に示した例では、判定値
より大きい測定値を持つｎ番目の回路ブロック４_nは不
良判定となりる。

【００６８】組み立て工程Ｓ２２の後の高温でのファイ
ナル検査Ｓ２３でも、前記と同様の測定手法をとる。但
し、高温時はトランジスタのオフリーク特性として電流
が増えるため、工程Ｓ２３ｃにおいてこの特性に応じた
判定値を設定することが好ましい。

【００６９】本実施形態では、一旦測定した各回路ブロ
ックの静止電源電流値より当該チップのリーク電流レベ
ルをみて、これを基準にして判定値を設定しているた
め、製造ばらつきの最大値を判定値とした従来手法に比
べ、リーク電流レベルが低いチップについては故障電流
の検出レベルをかなり下げることが可能となる。

【００７０】前述した通り、リークレベルのモニタに多
数のトランジスタを有する回路ブロックを用いているた
め、回路ブロック単位の静止電源電流のチップ内ばらつ
きは小さく、判定値を低く設定でき、第１の実施形態よ
りも故障電流の検出レベルを下げることができる。

【００７１】また、当該チップの機能を実現する回路ブ
ロックの一部がリーク電流レベルのモニタ回路となって
いるので、新たにモニタ用の回路パターンを設ける必要
はない。

【００７２】また、本実施形態は、図１０や図１１に示
すように、チップ内の回路をいくつかの回路ブロックに
分けてチップ上で別電源とすることで検出可能な故障電
流レベルを下げる方法と併用することになり、故障の検
出率を上げる効果が大きくなる。

【００７３】（第３の実施形態）次に、本発明の第３の
実施形態について、図面を参照しながら説明する。図６
は、本実施形態における静止電源電流測定による検査手
法の手順を示すフローチャートである。

【００７４】本検査手法は、大きく分けると、常温にお
いてウエハの状態で実施するプローブ検査工程Ｓ３１
と、プローブ検査工程Ｓ３１での測定値をプログラミン
グする工程Ｓ３２と、パッケージ組み立て工程Ｓ３３の
後に高温で行われるファイナル検査工程Ｓ３４とによっ
て構成されている。

【００７５】プローブ検査工程Ｓ３１は、ファンクショ
ンパターンによってＣＭＯＳ論理回路内部の設定を行な
う工程Ｓ３１ａと、静止電源電流を測定する工程Ｓ３１
ｂとを含む。

【００７６】次の工程Ｓ３２では、プローブ検査工程Ｓ
３１で測定した常温での静止電源電流値に相当する抵抗
値を持つ抵抗素子を形成することで、測定値をチップ上
にプログラムする。

【００７７】さらに、工程Ｓ３３でパッケージの組み立
てを行った後に実施される高温でのファイナル検査工程
Ｓ３４では、ファンクションパターンによってＣＭＯＳ
論理回路内部の設定を行なう工程Ｓ３４ａと、静止電源
電流を測定する工程Ｓ３４ｂと、更に工程Ｓ３２でチッ
プ上にプログラムした常温での静止電源電流値を読み出
す工程Ｓ３４ｃと、この値と高温での静止電源電流値と
の比較から温度特性を考慮して故障電流の有無を判断す
る工程Ｓ３４ｄとを含む。

【００７８】これらの検査工程を経た後に不良判定され
なかったサンプルが、出荷工程Ｓ３５において、良品と
して出荷される。

【００７９】前記のプローブ検査工程Ｓ３１では、第２
の実施形態で説明した工程Ｓ３１ａおよびＳ３１ｂと同
様に、常温でリーク電流が最大になるよう製造ばらつき
が生じた場合を想定して予め算出した静止電源電流を判
定値として、不良選別を行なう。

【００８０】常温の静止電源電流測定値のプログラミン
グ工程Ｓ３２では、予めチップ上に形成された、図７に
示す抵抗素子を用いる。この抵抗素子は、抵抗値を測定
する外部端子５０を有しており、この端子とＧＮＤの間
に複数の部分抵抗素子５１₁、５１₂、…５１_nが直列に
介設されている。また、各部分抵抗素子の両端は、各々
配線素子６１₁、６１₂、…６１_nによって短絡されてい
る。

【００８１】常温の静止電源電流の測定値に対応する抵
抗値を、配線素子６１₁、６１₂、…６１_nのいくつかを
レーザで焼き切って部分抵抗素子の短絡を開放すること
により、前記抵抗素子にプログラミングする。

【００８２】その後ウエハ上のチップはばらばらに切り
離され、パッケージ組み立て工程Ｓ３３において、パッ
ケージ組み立てされる。

【００８３】高温でのファイナル検査工程Ｓ３４では、
第２の実施形態にある工程Ｓ２１ａ、Ｓ２１ｂと同様
に、予め高温でリーク電流が最大になるよう製造ばらつ
きが生じた場合を想定して算出した静止電源電流を判定
値として、工程Ｓ３４ｂで測定した静止電源電流値に基
づいて不良選別を行なう。なお、この静止電源電流値の
測定の際に使用するファンクションパターンは、プロー
ブ検査工程Ｓ３１で用いたものと同じパターンとする。

【００８４】その後、工程Ｓ３４ｃにて、チップ上の抵
抗素子にプログラミングした常温の静止電源電流測定値
を、外部端子５０とＧＮＤピンとの間の抵抗値を測定す
ることで読み出す。温度特性判定の工程Ｓ３４ｄでは、
この常温での静止電源電流測定値が、工程Ｓ３４ｂで測
定した高温での静止電源電流測定値と比較して、トラン
ジスタのオフリーク電流に合致しているかどうかを判定
する。

【００８５】この判定手法について、図８を用いて具体
的に説明する。トランジスタのオフリーク電流は、図８
に示すように、一定の温度上昇に対して指数関数的に増
えていく。図８では、５０℃上昇する毎に１０倍に増え
る特性を示している。

【００８６】例えば、１００℃での測定結果が３２μＡ
であるとすると、上述の温度特性を考慮すると、２５℃
の常温では１μＡになることが見込まれる。実際には、
温度特性そのものが製造ばらつきを持っており、また測
定時の設定温度ばらつきもあるため、これらを考慮した
検査マージンを設定して判定値を決める。ここでは、検
査マージンを２倍として、判定値を２μＡとしている。
図８に示す例では常温の測定値が１０μＡであり、明ら
かに故障電流を含んでいると判定できる。

【００８７】故障による電流、例えばＣＭＯＳ論理回路
の出力がＧＮＤレベルと短絡して生じる電流は、トラン
ジスタがオンした時の電流特性を示し、温度上昇で逆に
電流が減少する。こうした故障電流がトランジスタのオ
フリーク電流と同じ温度特性を有することは殆どないと
考えられる。

【００８８】従って、上記の例では、１００℃の測定結
果の中には故障電流を含んでおり、トランジスタのオフ
リーク電流の温度特性で２５℃の電流値を見積もったと
きに故障電流分は圧縮される（この場合１／３２にな
る）のに対して、実際の２５℃の測定値の中の故障電流
分は１００℃の測定値に含まれる故障電流とほぼ同じオ
ーダーであるため、２５℃の測定値と判定値で、ほぼ故
障電流分の差がみえてくる。図８の例で常温時の測定値
１０μＡは、従来のリーク電流が製造ばらつきで最大と
なった想定での判定値によれば、良判定されていた値で
ある。このように、本実施形態の検査手法によれば、当
該チップのリーク電流レベルが小さい場合は、従来の手
法よりも判定値を小さくでき、故障電流の検出レベルを
下げることができる。

【００８９】一般的に、半導体集積回路の検査は、ウエ
ハの状態で常温検査を行い、パッケージに組み立てた後
に高温検査を実施する。組み立ての際にはウエハをダイ
シングしてチップを切り出すために、常温での静止電源
電流の測定値と各チップとの対応付けができなくなって
しまうという問題が生じる。

【００９０】本実施形態では、常温での静止電源電流の
測定値を抵抗素子の抵抗値に対応させることで、この問
題を解決した。逆に言えば、この対策を講じることで、
ウエハ状態およびパッケージ状態のそれぞれについて２
種の異なる温度設定をして測定する必要がなく、検査時
間の増大を抑えることが可能となる。

【００９１】

【発明の効果】以上のように、本発明の半導体装置の検
査方法によれば、当該半導体装置のオフリーク電流のば
らつきが最大でない場合には、より小さい故障電流の検
出が可能となり、チップ設計の煩雑さを増大させること
なく不良品の検出率を上げることができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態における半導体装置
の検査方法の手順を示すフローチャート

【図２】 前記実施形態において半導体集積回路の検査
装置として使用されるテスターの概略構成を示すブロッ
ク図

【図３】 前記検査方法における静止電源電流とプロセ
スばらつきの発生確率との関係を示すグラフ

【図４】 本発明の第２の実施形態における半導体装置
の検査方法の手順を示すフローチャート

【図５】 前記半導体装置の複数の回路ブロック毎に、
リーク推定値と、測定値と、１番目の回路ブロックを基
準とした判定値と、これらの値による判定結果との関係
の一例を示す説明図

【図６】本発明の第３の実施形態における半導体装置の
検査方法の手順を示すフローチャート

【図７】 前記半導体装置に設けられた抵抗素子の概略
構成を示す回路図

【図８】 前記検査方法において、検査を行う温度範囲
と静止電源電流値との関係を示すグラフ

【図９】 従来の半導体装置の検査方法の手順を示すフ
ローチャート

【図１０】 従来の半導体装置の構成の一例を示すブロ
ック図

【図１１】 従来の半導体装置の構成の他の例を示すブ
ロック図

【図１２】 従来の半導体装置の構成のさらに他の例を
示すブロック図

【符号の説明】

Ｓ１１ プローブ検査工程 Ｓ１２ パッケージ組立工程 Ｓ１３ ファイナル検査工程 Ｓ１４ 出荷工程 ４０ スイッチ制御回路 ４₁〜４_n ＣＭＯＳ論理回路ブロック ５０ 外部端子 ５₁〜５_n 部分抵抗素子 ６₁〜６_n 配線素子 ７０ 半導体集積回路 ７１ プローブ ７２ テスター ７３ 測定ユニット ７４ 電圧源 ７５ 電流計 ７６ 判定回路 ７７ 記憶装置

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳ論理回路を内蔵し、ＭＯＳトラ
   ンジスタのオフリーク電流と相関のあるトランジスタ特
   性を測定する回路パターンを有する半導体装置の検査方
   法であって、 前記回路パターンの前記トランジスタ特性を測定してオ
   フリーク電流レベルを求めるステップと、 所定の製造ばらつきレベルを想定して見積もられた前記
   ＣＭＯＳ論値回路の静止電源電流の設定値と、前記オフ
   リーク電流レベルとに基づいて、前記ＣＭＯＳ論理回路
   のオフリーク電流レベルに比例した静止電源電流の推定
   値を求めるステップと、 前記ＣＭＯＳ論理回路の静止電源電流値を測定するステ
   ップと、 前記静止電源電流値の測定の結果が、前記静止電源電流
   の推定値に所定のマージンを加えた判定値より大きい場
   合に、前記半導体装置が不良であると判定するステップ
   とを含むことを特徴とする半導体装置の検査方法。
2. 【請求項２】 前記回路パターンが、閾値電圧の測定が
   可能なＭＯＳトランジスタを含み、前記トランジスタ特
   性が、トランジスタの閾値電圧である請求項１に記載の
   半導体装置の検査方法。
3. 【請求項３】 前記回路パターンが、静止電源電流の測
   定が可能なＣＭＯＳ論理回路を含み、前記トランジスタ
   特性が、前記ＣＭＯＳ論理回路の静止電源電流である請
   求項１に記載の半導体装置の検査方法。
4. 【請求項４】 前記回路パターンが、前記半導体装置に
   おいて所定の機能を満足するＣＭＯＳ論理回路であっ
   て、かつ電源端子が複数に分割された回路グループのう
   ちの一つである請求項３に記載の半導体装置の検査方
   法。
5. 【請求項５】 前記マージンが、試作した半導体装置か
   ら予め統計的に得た測定データから求めたばらつき幅で
   あり、半導体装置内のオフリーク電流レベルが最も大き
   くばらついた場合を想定して、前記静止電源電流の前記
   推定値に前記ばらつき幅を加えて前記判定値とする請求
   項１に記載の半導体装置の検査方法。
6. 【請求項６】 ＣＭＯＳ論理回路を内蔵した半導体装置
   の検査方法において、 第１の温度範囲で前記ＣＭＯＳ論理回路の静止電源電流
   値を測定するステップと、 前記第１の温度範囲よりも高い第２の温度範囲で前記Ｃ
   ＭＯＳ論理回路の静止電源電流値を測定するステップ
   と、 トランジスタのオフリーク電流の温度特性に応じて前記
   第１および第２の温度範囲での静止電源電流測定値の一
   方を他方の温度範囲での静止電源電流測定値に合わせた
   ときの推定値と他方の温度範囲での測定値とを比較した
   結果が所定の範囲からはずれた場合に、前記半導体装置
   が不良であると判定するステップとを含むことを特徴と
   する半導体装置の検査方法。
7. 【請求項７】 前記第１の温度範囲での前記静止電源電
   流値の測定をウエハ状態の半導体装置に対して行い、 前記第２の温度範囲での前記静止電源電流値の測定を、
   パッケージ組み立て後の状態の半導体装置に対して行う
   請求項６に記載の半導体装置の検査方法。
8. 【請求項８】 前記半導体装置が、複数の部分抵抗素子
   と配線素子とを含む抵抗素子を有し、 前記抵抗素子の配線素子を切断することで、前記抵抗素
   子の抵抗値を、前記第１の温度範囲でのＣＭＯＳ論理回
   路の静止電源電流の前記測定値に対応させ、 前記第２の温度範囲で静止電源電流の測定をする際に、
   前記抵抗素子の抵抗値を測定することにより、前記第１
   の温度範囲での前記ＣＭＯＳ論理回路の静止電源電流の
   前記測定値を得る請求項６または７に記載の半導体装置
   の検査方法。
9. 【請求項９】 前記ＣＭＯＳ論理回路の静止電源電流の
   測定を、前記半導体集積回路チップの外部入力端子から
   ファンクションパターンを入力し前記ＣＭＯＳ論理回路
   の各内部点を確定させた状態で行なう請求項１または６
   に記載の半導体装置の検査方法。