JPH06181247A - 集積回路試験方法及び集積回路試験装置 - Google Patents
集積回路試験方法及び集積回路試験装置Info
- Publication number
- JPH06181247A JPH06181247A JP4334211A JP33421192A JPH06181247A JP H06181247 A JPH06181247 A JP H06181247A JP 4334211 A JP4334211 A JP 4334211A JP 33421192 A JP33421192 A JP 33421192A JP H06181247 A JPH06181247 A JP H06181247A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- current
- voltage
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 集積回路製造上生じてしまった欠陥を有して
しまっている不良品であるか否かを能率良く判定する。 【構成】 試験対象のＭＯＳ集積回路３０が、逆電圧の
印加されているその内部のＰＮ接合部にリーク電流が流
れてしまっている不良品であるか否かを判定することに
よって、集積回路製造上生じてしまった欠陥を判定す
る。前記ＭＯＳ集積回路３０には、試験電源回路１４に
よって、前記ＰＮ接合部の順方向電流が流れる電圧以下
の電源電圧ＶDDを印加する。このときの電源電流Ｉ
DDは、前記リーク電流の有無により大きく依存してい
る。従って、該電源電流ＩDDの大小から不良品であるか
否かの判定を行う。
しまっている不良品であるか否かを能率良く判定する。 【構成】 試験対象のＭＯＳ集積回路３０が、逆電圧の
印加されているその内部のＰＮ接合部にリーク電流が流
れてしまっている不良品であるか否かを判定することに
よって、集積回路製造上生じてしまった欠陥を判定す
る。前記ＭＯＳ集積回路３０には、試験電源回路１４に
よって、前記ＰＮ接合部の順方向電流が流れる電圧以下
の電源電圧ＶDDを印加する。このときの電源電流Ｉ
DDは、前記リーク電流の有無により大きく依存してい
る。従って、該電源電流ＩDDの大小から不良品であるか
否かの判定を行う。
Description
【０００１】
【産業上の利用分野】本発明は、試験対象のＭＯＳ（me
tal oxide semiconductor ）集積回路が、逆電圧の印加
されているＰＮ接合部にリーク電流が流れてしまう不良
品か否かを判定するＭＯＳ集積回路の集積回路試験方法
に係り、あるいは、このような集積回路試験方法を自動
的に行うことができる集積回路試験装置に係り、特に、
試験対象のＭＯＳ集積回路が、集積回路製造上生じてし
まった欠陥等（表面汚染等の不良を含む）を有してしま
っている不良品であるか否かを判定することができる、
集積回路試験方法及び集積回路試験装置に関する。
tal oxide semiconductor ）集積回路が、逆電圧の印加
されているＰＮ接合部にリーク電流が流れてしまう不良
品か否かを判定するＭＯＳ集積回路の集積回路試験方法
に係り、あるいは、このような集積回路試験方法を自動
的に行うことができる集積回路試験装置に係り、特に、
試験対象のＭＯＳ集積回路が、集積回路製造上生じてし
まった欠陥等（表面汚染等の不良を含む）を有してしま
っている不良品であるか否かを判定することができる、
集積回路試験方法及び集積回路試験装置に関する。
【０００２】
【従来の技術】ＬＳＩ（large scale integrated circu
it）の設計技術や製造技術など、様々なデジタル技術の
進歩には目覚ましいものがある。例えば、近年において
は、非常に高性能なＣＰＵ（central processing unit
）がワンチップ化されている。又、集積回路の集積度
の増加にも目覚ましいものがあり、様々な面でデジタル
技術が急速に進歩している。
it）の設計技術や製造技術など、様々なデジタル技術の
進歩には目覚ましいものがある。例えば、近年において
は、非常に高性能なＣＰＵ（central processing unit
）がワンチップ化されている。又、集積回路の集積度
の増加にも目覚ましいものがあり、様々な面でデジタル
技術が急速に進歩している。
【０００３】一方、電子機器の集積回路化は、電子機器
全体の大きさを小型化することができるだけでなく、電
子機器の信頼性の向上や消費電力の低減などの多くの利
点を有している。又、近年では、従来アナログ回路にて
構成された電子機器のデジタル回路化が進んでいる。
全体の大きさを小型化することができるだけでなく、電
子機器の信頼性の向上や消費電力の低減などの多くの利
点を有している。又、近年では、従来アナログ回路にて
構成された電子機器のデジタル回路化が進んでいる。
【０００４】前述のように集積回路の集積度が向上する
に連れ、又、様々な形態の電子機器が集積回路化される
に連れ、製造される集積回路をいかに能率良く試験する
かが大きな課題となっている。これは、製造上何等かの
不良部分を生じてしまったとしても、製造中、あるいは
製造後における種々の試験を行うことによって、製品品
質を確保するというものである。
に連れ、又、様々な形態の電子機器が集積回路化される
に連れ、製造される集積回路をいかに能率良く試験する
かが大きな課題となっている。これは、製造上何等かの
不良部分を生じてしまったとしても、製造中、あるいは
製造後における種々の試験を行うことによって、製品品
質を確保するというものである。
【０００５】集積回路製造上生じてしまった欠陥を有し
てしまっている不良品であるか否かを判定する集積回路
試験方法としては、所定のテストパターンを試験対象の
集積回路の入力へと順次入力し、これに対する応答とし
て該集積回路の出力から逐次出力される信号と、期待信
号とを比較することによって、該集積回路が不良品であ
るか否かを判定するというものがある。又、このような
テストパターンを用いた集積回路試験方法では、試験対
象である集積回路の内部回路を分割して試験することも
あり、又、試験対象である集積回路に作り込まれた自己
診断機能が用いられることもある。自己診断機能を用い
た代表的な集積回路試験方法としては、いわゆるスキャ
ン方式（ＬＳＳＤ、level sensitive scan design ）と
呼ばれるものがある。この集積回路試験方法は、テスト
モードのときに集積回路内のフリップフロップを数珠繋
ぎにしてシフトレジスタとして動作させ、該集積回路の
所定の外部端子として設けられたシフト入力端子及びシ
フト出力端子を用いて、これら数珠繋ぎとなったフリッ
プフロップ全てを該集積回路外部からアクセスするとい
うものである。
てしまっている不良品であるか否かを判定する集積回路
試験方法としては、所定のテストパターンを試験対象の
集積回路の入力へと順次入力し、これに対する応答とし
て該集積回路の出力から逐次出力される信号と、期待信
号とを比較することによって、該集積回路が不良品であ
るか否かを判定するというものがある。又、このような
テストパターンを用いた集積回路試験方法では、試験対
象である集積回路の内部回路を分割して試験することも
あり、又、試験対象である集積回路に作り込まれた自己
診断機能が用いられることもある。自己診断機能を用い
た代表的な集積回路試験方法としては、いわゆるスキャ
ン方式（ＬＳＳＤ、level sensitive scan design ）と
呼ばれるものがある。この集積回路試験方法は、テスト
モードのときに集積回路内のフリップフロップを数珠繋
ぎにしてシフトレジスタとして動作させ、該集積回路の
所定の外部端子として設けられたシフト入力端子及びシ
フト出力端子を用いて、これら数珠繋ぎとなったフリッ
プフロップ全てを該集積回路外部からアクセスするとい
うものである。
【０００６】一方、集積回路試験方法として、試験対象
のＭＯＳ集積回路中で、逆電圧の印加されているＰＮ接
合部にリーク電流が流れてしまっている不良品を判定す
るというものがある。
のＭＯＳ集積回路中で、逆電圧の印加されているＰＮ接
合部にリーク電流が流れてしまっている不良品を判定す
るというものがある。
【０００７】図１０は、ＭＯＳ集積回路中に組み込まれ
る一般的なインバータゲートの回路図である。
る一般的なインバータゲートの回路図である。
【０００８】この図１０に示されるインバータゲート
は、入力ＩＮに入力された論理を反転させて、出力ＯＵ
Ｔから出力するというものである。該インバータゲート
は、ＰチャネルＭＯＳトランジスタＴＰとＮチャネルＭ
ＯＳトランジスタＴＮとにより構成されている。前記Ｐ
チャネルＭＯＳトランジスタＴＰは、そのソースが電源
ＶDDに接続され、そのドレインは出力ＯＵＴ及び前記Ｎ
チャネルＭＯＳトランジスタＴＮのドレインに接続され
ている。一方、前記ＮチャネルＭＯＳトランジスタＴＮ
は、そのドレインが前記ＰチャネルＭＯＳトランジスタ
ＴＰのドレイン及び前記出力ＯＵＴに接続されており、
そのソースはグランドＶSSに接続されている。又、前記
ＰチャネルＭＯＳトランジスタＴＰのゲートと前記Ｎチ
ャネルＭＯＳトランジスタＴＮのゲートとは、いずれも
前記入力ＩＮに接続されている。
は、入力ＩＮに入力された論理を反転させて、出力ＯＵ
Ｔから出力するというものである。該インバータゲート
は、ＰチャネルＭＯＳトランジスタＴＰとＮチャネルＭ
ＯＳトランジスタＴＮとにより構成されている。前記Ｐ
チャネルＭＯＳトランジスタＴＰは、そのソースが電源
ＶDDに接続され、そのドレインは出力ＯＵＴ及び前記Ｎ
チャネルＭＯＳトランジスタＴＮのドレインに接続され
ている。一方、前記ＮチャネルＭＯＳトランジスタＴＮ
は、そのドレインが前記ＰチャネルＭＯＳトランジスタ
ＴＰのドレイン及び前記出力ＯＵＴに接続されており、
そのソースはグランドＶSSに接続されている。又、前記
ＰチャネルＭＯＳトランジスタＴＰのゲートと前記Ｎチ
ャネルＭＯＳトランジスタＴＮのゲートとは、いずれも
前記入力ＩＮに接続されている。
【０００９】図１１は、一般的なインバータの集積回路
断面図である。
断面図である。
【００１０】この図１１においては、前記図１０に示さ
れた一般的なインバータゲートの集積回路断面図が示さ
れている。該断面図に示される如く、前記図１０の前記
ＰチャネルＭＯＳトランジスタＴＰがＮ基板４０上に形
成され、前記図１０の前記ＮチャネルＭＯＳトランジス
タＴＮが前記Ｎ基板４０に設けられたＰウェル４１上に
形成されている。
れた一般的なインバータゲートの集積回路断面図が示さ
れている。該断面図に示される如く、前記図１０の前記
ＰチャネルＭＯＳトランジスタＴＰがＮ基板４０上に形
成され、前記図１０の前記ＮチャネルＭＯＳトランジス
タＴＮが前記Ｎ基板４０に設けられたＰウェル４１上に
形成されている。
【００１１】この図１１において、符号４２g は前記Ｐ
チャネルＭＯＳトランジスタＴＰのゲートであり、符号
４２a は該ＰチャネルＭＯＳトランジスタＴＰのソース
であり、符号４２b は該ＰチャネルＭＯＳトランジスタ
ＴＰのドレインである。一方、符号４３g は前記Ｎチャ
ネルＭＯＳトランジスタＴＮのゲートであり、符号４３
a は該ＮチャネルＭＯＳトランジスタＴＮのドレインで
あり、符号４３b は該ＮチャネルＭＯＳトランジスタＴ
Ｎのソースである。
チャネルＭＯＳトランジスタＴＰのゲートであり、符号
４２a は該ＰチャネルＭＯＳトランジスタＴＰのソース
であり、符号４２b は該ＰチャネルＭＯＳトランジスタ
ＴＰのドレインである。一方、符号４３g は前記Ｎチャ
ネルＭＯＳトランジスタＴＮのゲートであり、符号４３
a は該ＮチャネルＭＯＳトランジスタＴＮのドレインで
あり、符号４３b は該ＮチャネルＭＯＳトランジスタＴ
Ｎのソースである。
【００１２】前記入力ＩＮがＨ状態となると、前記Ｐチ
ャネルＭＯＳトランジスタＴＰはオフとなり、前記Ｎチ
ャネルＭＯＳトランジスタＴＮはオンとなる。一方、該
入力ＩＮがＬ状態となると、前記ＰチャネルＭＯＳトラ
ンジスタＴＰはオンとなり、前記ＮチャネルＭＯＳトラ
ンジスタＴＮはオフとなる。このように、該入力ＩＮが
Ｈ状態のときにもＬ状態のときにも、これらＰチャネル
ＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジ
スタＴＮとが、共にオンとなることはない。
ャネルＭＯＳトランジスタＴＰはオフとなり、前記Ｎチ
ャネルＭＯＳトランジスタＴＮはオンとなる。一方、該
入力ＩＮがＬ状態となると、前記ＰチャネルＭＯＳトラ
ンジスタＴＰはオンとなり、前記ＮチャネルＭＯＳトラ
ンジスタＴＮはオフとなる。このように、該入力ＩＮが
Ｈ状態のときにもＬ状態のときにも、これらＰチャネル
ＭＯＳトランジスタＴＰ及びＮチャネルＭＯＳトランジ
スタＴＮとが、共にオンとなることはない。
【００１３】しかしながら、集積回路製造上生じてしま
った欠陥によっては、これらＰチャネルＭＯＳトランジ
スタＴＰあるいはＮチャネルＭＯＳトランジスタＴＮの
いずれかがオンのときに、他方もオンあるいは僅かにオ
ンとなってしまうものがある。例えば、前記ソース領域
４２a や４３b 、あるいは、前記ドレイン領域４２bや
４３a の近傍などに、予期せぬ不純物の混入があると、
これらの領域４２a 、４２b 、４３a 、４３b におい
て、リーク電流が生じてしまう。
った欠陥によっては、これらＰチャネルＭＯＳトランジ
スタＴＰあるいはＮチャネルＭＯＳトランジスタＴＮの
いずれかがオンのときに、他方もオンあるいは僅かにオ
ンとなってしまうものがある。例えば、前記ソース領域
４２a や４３b 、あるいは、前記ドレイン領域４２bや
４３a の近傍などに、予期せぬ不純物の混入があると、
これらの領域４２a 、４２b 、４３a 、４３b におい
て、リーク電流が生じてしまう。
【００１４】このようなリーク電流が生じてしまうと、
消費電力が増大してしまうという問題や、その出力ＯＵ
Ｔの論理が不安定になってしまうという問題がある。
又、このようなリーク電流が生じてしまうと、リーク電
流による温度上昇などで、その特性劣化が早くなってし
まうという問題がある。例えば、このようなリーク電流
が発生してしまっているＭＯＳ集積回路は、加速寿命試
験において問題が生じてしまうことが知られている。
消費電力が増大してしまうという問題や、その出力ＯＵ
Ｔの論理が不安定になってしまうという問題がある。
又、このようなリーク電流が生じてしまうと、リーク電
流による温度上昇などで、その特性劣化が早くなってし
まうという問題がある。例えば、このようなリーク電流
が発生してしまっているＭＯＳ集積回路は、加速寿命試
験において問題が生じてしまうことが知られている。
【００１５】従来、前述のような逆電圧が印加されてい
るＰＮ接合部に流れてしまうリーク電流（以降、単にリ
ーク電流と称する）の判定は、例えばカーブトレーサと
称する測定装置を用い、表示される電源電圧−電源電流
の特性のグラフを目視することによって、人手により判
定している。
るＰＮ接合部に流れてしまうリーク電流（以降、単にリ
ーク電流と称する）の判定は、例えばカーブトレーサと
称する測定装置を用い、表示される電源電圧−電源電流
の特性のグラフを目視することによって、人手により判
定している。
【００１６】
【発明が達成しようとする課題】しかしながら、このよ
うなカーブトレーサを用いた人手による集積回路試験方
法は、能率の悪いものであった。又、前記カーブトレー
サに表示される電源電圧−電源電流特性によってＭＯＳ
集積回路の不良品と良品とを判定することは非常に微妙
な判定であって、十分な試験精度を得ることは困難であ
った。
うなカーブトレーサを用いた人手による集積回路試験方
法は、能率の悪いものであった。又、前記カーブトレー
サに表示される電源電圧−電源電流特性によってＭＯＳ
集積回路の不良品と良品とを判定することは非常に微妙
な判定であって、十分な試験精度を得ることは困難であ
った。
【００１７】例えば、多入力のＬＳＩでは静止電源電流
（待機状態の電源電流）を測定するために、各入力端子
に、所定個所の論理状態が所望のものとなる、対応する
論理状態を入力しておかなければならない。
（待機状態の電源電流）を測定するために、各入力端子
に、所定個所の論理状態が所望のものとなる、対応する
論理状態を入力しておかなければならない。
【００１８】例えば、図１２の入力ＩＮ１には、“Ｌ”
レベルを加えると、電源電流が流れる。又、図１３の入
力ＩＮ２には、“Ｈ”レベルを加えると、電源電流が流
れる。これら図１１及び図１２に示される場合は、前記
入力ＩＮ１に“Ｈ”、前記入力ＩＮ２に“Ｌ”レベルを
加える必要がある。即ち、各入力に対して、所定のテス
トパターンを入力する必要がある。
レベルを加えると、電源電流が流れる。又、図１３の入
力ＩＮ２には、“Ｈ”レベルを加えると、電源電流が流
れる。これら図１１及び図１２に示される場合は、前記
入力ＩＮ１に“Ｈ”、前記入力ＩＮ２に“Ｌ”レベルを
加える必要がある。即ち、各入力に対して、所定のテス
トパターンを入力する必要がある。
【００１９】又、前記リーク電流の従来の測定方法（電
源に通常の電圧を加えた測定）では、微小なものについ
ては検出が困難であった。これは、デバイスの回路動作
を確認する関係上、回路動作による電源電流自体や電源
電流の変動に埋もれてしまうためである。又、微小な欠
陥のリーク（接合リーク）電流は、回路動作上の種々の
リークに埋もれて検出ができなかった。
源に通常の電圧を加えた測定）では、微小なものについ
ては検出が困難であった。これは、デバイスの回路動作
を確認する関係上、回路動作による電源電流自体や電源
電流の変動に埋もれてしまうためである。又、微小な欠
陥のリーク（接合リーク）電流は、回路動作上の種々の
リークに埋もれて検出ができなかった。
【００２０】なお、前述のテストパターンを用いた集積
回路試験方法は、所定のテストパターンを試験対象の集
積回路の入力に順次入力するというものであるという性
質上、非常に試験時間を要するものであった。又、単に
前記リーク電流が生じてしまっていても、論理演算上の
誤りがその試験時に発生しなければ、不良品として判定
することはできなかった。
回路試験方法は、所定のテストパターンを試験対象の集
積回路の入力に順次入力するというものであるという性
質上、非常に試験時間を要するものであった。又、単に
前記リーク電流が生じてしまっていても、論理演算上の
誤りがその試験時に発生しなければ、不良品として判定
することはできなかった。
【００２１】本発明は、前記従来の問題点を解決するべ
くなされたもので、試験対象のＭＯＳ集積回路が、集積
回路製造上生じてしまった欠陥を有してしまっている不
良品であるか否かを能率良く判定することができる、集
積回路試験方法及び集積回路試験装置を提供することを
目的とする。
くなされたもので、試験対象のＭＯＳ集積回路が、集積
回路製造上生じてしまった欠陥を有してしまっている不
良品であるか否かを能率良く判定することができる、集
積回路試験方法及び集積回路試験装置を提供することを
目的とする。
【００２２】
【課題を達成するための手段】本願の第１発明の集積回
路試験方法は、試験対象のＭＯＳ集積回路が、逆電圧の
印加されているＰＮ接合部にリーク電流が流れてしまう
不良品か否かを判定するＭＯＳ集積回路の集積回路試験
方法において、試験対象のＭＯＳ集積回路へと、ＰＮ接
合部の順方向電流が流れる電圧以下の電源電圧を印加
し、このときの電源電流の大小から、該ＭＯＳ集積回路
が不良品であるか否かを判定することにより、前記課題
を達成したものである。
路試験方法は、試験対象のＭＯＳ集積回路が、逆電圧の
印加されているＰＮ接合部にリーク電流が流れてしまう
不良品か否かを判定するＭＯＳ集積回路の集積回路試験
方法において、試験対象のＭＯＳ集積回路へと、ＰＮ接
合部の順方向電流が流れる電圧以下の電源電圧を印加
し、このときの電源電流の大小から、該ＭＯＳ集積回路
が不良品であるか否かを判定することにより、前記課題
を達成したものである。
【００２３】又、前記第１発明の集積回路試験方法にお
いて、前記ＭＯＳ集積回路が不良品であるか否かの、前
記電源電流の大小からの判定が、前記電源電圧に対する
前記電源電流の変化率の大小からの判定であることによ
り、前記課題を達成すると共に、その試験精度をより向
上させたものである。
いて、前記ＭＯＳ集積回路が不良品であるか否かの、前
記電源電流の大小からの判定が、前記電源電圧に対する
前記電源電流の変化率の大小からの判定であることによ
り、前記課題を達成すると共に、その試験精度をより向
上させたものである。
【００２４】又、本願の第２発明の集積回路試験装置
は、逆電圧が印加されているＰＮ接合部に流れているリ
ーク電流の大小判定から、該リーク電流によって電源電
流が多くなっている不良品のＭＯＳ集積回路を判定する
ための電源電流閾値を記憶する閾値発生器と、試験時
に、試験対象のＭＯＳ集積回路へと、ＰＮ接合部の順方
向電流が流れる電圧以下の電源電圧を印加する試験電源
回路と、該試験電源回路にて印加される前記電源電圧に
よって流れる前記電源電流を測定する電源電流測定器
と、該電源電流の測定値と前記電源電流閾値とを比較す
る比較器とを備えたことにより、前記課題を達成したも
のである。
は、逆電圧が印加されているＰＮ接合部に流れているリ
ーク電流の大小判定から、該リーク電流によって電源電
流が多くなっている不良品のＭＯＳ集積回路を判定する
ための電源電流閾値を記憶する閾値発生器と、試験時
に、試験対象のＭＯＳ集積回路へと、ＰＮ接合部の順方
向電流が流れる電圧以下の電源電圧を印加する試験電源
回路と、該試験電源回路にて印加される前記電源電圧に
よって流れる前記電源電流を測定する電源電流測定器
と、該電源電流の測定値と前記電源電流閾値とを比較す
る比較器とを備えたことにより、前記課題を達成したも
のである。
【００２５】
【作用】前記第１発明及び前記第２発明は、いずれも、
前述のＰＮ接合部リーク電流不良を検査する集積回路試
験方法が、前述のような試験精度の問題を解消すること
によって、集積回路の製造上の欠陥を有する不良品を能
率良く判定できることに着目して成されたものである。
従って、前記第１発明及び前記第２発明は、いずれも、
このようなＰＮ接合部リーク電流不良を検査する集積回
路試験の試験精度低下の原因を見出すと共に、これに対
する対策を考慮することによって成されたものである。
前述のＰＮ接合部リーク電流不良を検査する集積回路試
験方法が、前述のような試験精度の問題を解消すること
によって、集積回路の製造上の欠陥を有する不良品を能
率良く判定できることに着目して成されたものである。
従って、前記第１発明及び前記第２発明は、いずれも、
このようなＰＮ接合部リーク電流不良を検査する集積回
路試験の試験精度低下の原因を見出すと共に、これに対
する対策を考慮することによって成されたものである。
【００２６】図１は、ＭＯＳ集積回路中の一般的なイン
バータゲートの電源電圧−電源電流特性を示すグラフで
ある。
バータゲートの電源電圧−電源電流特性を示すグラフで
ある。
【００２７】この図１のグラフにおいては、前記図６や
前記図７に示した前述のインバータゲートの、電源電圧
−電源電流特性の一例が示されている。この図１に示さ
れるグラフは、前記カーブトレーサにて表示されるもの
とほぼ同等である。但し、該カーブトレーサでは、この
ような電源電圧−電源電流特性の細部を目視にて認識す
ることは極めて困難である。
前記図７に示した前述のインバータゲートの、電源電圧
−電源電流特性の一例が示されている。この図１に示さ
れるグラフは、前記カーブトレーサにて表示されるもの
とほぼ同等である。但し、該カーブトレーサでは、この
ような電源電圧−電源電流特性の細部を目視にて認識す
ることは極めて困難である。
【００２８】この図１においては、実線Ａ１にて良品の
前記インバータゲートの電源電圧−電源電流特性が示さ
れている。インバータ回路の場合には、ＰＮ接合は逆バ
イアス電圧あるいは同電位になるようになっているた
め、正常時には電流は流れない。ＭＯＳ集積回路の多く
は、このような特性であるため、電源にその規格の電圧
を加えても、電流は流れない。
前記インバータゲートの電源電圧−電源電流特性が示さ
れている。インバータ回路の場合には、ＰＮ接合は逆バ
イアス電圧あるいは同電位になるようになっているた
め、正常時には電流は流れない。ＭＯＳ集積回路の多く
は、このような特性であるため、電源にその規格の電圧
を加えても、電流は流れない。
【００２９】一方、破線Ａ２にて、前記ＰＮ接合部リー
ク電流不良の生じてしまったインバータゲートの電源電
圧−電源電流特性が示されている。該破線Ａ２の如く、
ＰＮ接合に欠陥があるとリーク電流が発生する。又、電
源に負の電圧を加えると、正常なものはＰＮ接合の順方
向電流がＶF （順方向バイアス電圧）以上になると流れ
る。しかし、不良品（ジャンクションや、接続部分に欠
陥があるもの）は、ＯＶ近傍から電流が流れる。
ク電流不良の生じてしまったインバータゲートの電源電
圧−電源電流特性が示されている。該破線Ａ２の如く、
ＰＮ接合に欠陥があるとリーク電流が発生する。又、電
源に負の電圧を加えると、正常なものはＰＮ接合の順方
向電流がＶF （順方向バイアス電圧）以上になると流れ
る。しかし、不良品（ジャンクションや、接続部分に欠
陥があるもの）は、ＯＶ近傍から電流が流れる。
【００３０】なお、当該インバータゲートに用いられて
いる前記ＰチャネルＭＯＳトランジスタＴＰの閾値電圧
Ｖt 及び前記ＮチャネルＭＯＳトランジスタＴＮの閾値
電圧Ｖt は、いずれも約０．６Ｖである。
いる前記ＰチャネルＭＯＳトランジスタＴＰの閾値電圧
Ｖt 及び前記ＮチャネルＭＯＳトランジスタＴＮの閾値
電圧Ｖt は、いずれも約０．６Ｖである。
【００３１】このような電源電圧−電源電流特性におい
て、そのインバータゲートに用いられる前記Ｐチャネル
ＭＯＳトランジスタの前記閾値電圧Ｖt や前記Ｎチャネ
ルＭＯＳトランジスタＴＮの前記閾値電圧Ｖt 以下の電
源電圧ＶDDを印加したとき、前記ＰＮ接合部リーク電流
不良を有するものの電源電流ＩDDと、良品の電源電流Ｉ
DDとの格差がより顕著であることに着目して、前記第１
発明及び前記第２発明は成されたものである。
て、そのインバータゲートに用いられる前記Ｐチャネル
ＭＯＳトランジスタの前記閾値電圧Ｖt や前記Ｎチャネ
ルＭＯＳトランジスタＴＮの前記閾値電圧Ｖt 以下の電
源電圧ＶDDを印加したとき、前記ＰＮ接合部リーク電流
不良を有するものの電源電流ＩDDと、良品の電源電流Ｉ
DDとの格差がより顕著であることに着目して、前記第１
発明及び前記第２発明は成されたものである。
【００３２】図２は、一般的なＮチャネルＭＯＳトラン
ジスタをＭＯＳダイオードとして動作させたものを示す
線図である。
ジスタをＭＯＳダイオードとして動作させたものを示す
線図である。
【００３３】この図２の左の回路図においては、Ｎチャ
ネルＭＯＳトランジスタＴＮのドレインは電源ＶDDに接
続され、そのソースはグランドＶSSに接続されている。
又、該ＮチャネルＭＯＳトランジスタＴＮのゲートは電
源ＶDDに接続されており、該ＮチャネルＭＯＳトランジ
スタＴＮはＭＯＳダイオードとして動作されている。該
ＮチャネルＭＯＳトランジスタのその閾値電圧Ｖt は
１．０Ｖとなっている。
ネルＭＯＳトランジスタＴＮのドレインは電源ＶDDに接
続され、そのソースはグランドＶSSに接続されている。
又、該ＮチャネルＭＯＳトランジスタＴＮのゲートは電
源ＶDDに接続されており、該ＮチャネルＭＯＳトランジ
スタＴＮはＭＯＳダイオードとして動作されている。該
ＮチャネルＭＯＳトランジスタのその閾値電圧Ｖt は
１．０Ｖとなっている。
【００３４】この図２の右側に示されるグラフでは、前
記ＮチャネルＭＯＳトランジスタのドレイン・ソース間
電圧即ち電源電圧ＶDDと、ドレイン・ソース間電流即ち
電源電流ＩDDとの特性が示されている。前記Ｎチャネル
ＭＯＳトランジスタＴＮはＭＯＳダイオードとして動作
されているので、このグラフは、該ＭＯＳダイオードの
ＰＮ接合部に係る順方向電圧−順方向電流特性のグラフ
ともなっている。このグラフから明らかな通り、前記電
源電圧ＶDDが該ＭＯＳダイオードに対して順方向の電圧
であっても、その電圧が前記閾値電圧Ｖt （＝１．０
Ｖ）以下の場合には、前記電源電流ＩDD（この場合は順
方向電流）は零となっている。
記ＮチャネルＭＯＳトランジスタのドレイン・ソース間
電圧即ち電源電圧ＶDDと、ドレイン・ソース間電流即ち
電源電流ＩDDとの特性が示されている。前記Ｎチャネル
ＭＯＳトランジスタＴＮはＭＯＳダイオードとして動作
されているので、このグラフは、該ＭＯＳダイオードの
ＰＮ接合部に係る順方向電圧−順方向電流特性のグラフ
ともなっている。このグラフから明らかな通り、前記電
源電圧ＶDDが該ＭＯＳダイオードに対して順方向の電圧
であっても、その電圧が前記閾値電圧Ｖt （＝１．０
Ｖ）以下の場合には、前記電源電流ＩDD（この場合は順
方向電流）は零となっている。
【００３５】このように、順方向電流が零となると、前
述のようなＰＮ接合部のリーク電流を見出すことは容易
になる。従って、前記第１発明及び前記第２発明では、
いずれも、ＰＮ接合部のリーク電流不良を検査する際、
その試験対象のＭＯＳ集積回路へと印加される電源電圧
は、該ＭＯＳ集積回路のＰＮ接合部の順方向電流が流れ
る電圧以下とするようにしている。
述のようなＰＮ接合部のリーク電流を見出すことは容易
になる。従って、前記第１発明及び前記第２発明では、
いずれも、ＰＮ接合部のリーク電流不良を検査する際、
その試験対象のＭＯＳ集積回路へと印加される電源電圧
は、該ＭＯＳ集積回路のＰＮ接合部の順方向電流が流れ
る電圧以下とするようにしている。
【００３６】図３は、前記第１発明及び前記第２発明の
試験対象のＭＯＳ集積回路のインバータゲートの動作を
示す回路図である。
試験対象のＭＯＳ集積回路のインバータゲートの動作を
示す回路図である。
【００３７】この図３においては、前記図６や前記図７
で示されたものと同じＭＯＳ集積回路内の試験対象のイ
ンバータゲートが示されている。この図３においては、
前記図１に示された前記インバータゲートに印加される
電源電圧（以降、電源電圧Ｖ DDとも称する）は、電源Ｖ
DDとグランドＶSSとの間に印加されている。この図３で
は、該電源電圧ＶDDは、前記ＰチャネルＭＯＳトランジ
スタＴＰの閾値電圧Ｖt の大きさや、前記ＮチャネルＭ
ＯＳトランジスタＴＮの閾値電圧Ｖt の大きさよりも低
くなっている。又、入力ＩＮはグランドＶSSに接続され
ている。
で示されたものと同じＭＯＳ集積回路内の試験対象のイ
ンバータゲートが示されている。この図３においては、
前記図１に示された前記インバータゲートに印加される
電源電圧（以降、電源電圧Ｖ DDとも称する）は、電源Ｖ
DDとグランドＶSSとの間に印加されている。この図３で
は、該電源電圧ＶDDは、前記ＰチャネルＭＯＳトランジ
スタＴＰの閾値電圧Ｖt の大きさや、前記ＮチャネルＭ
ＯＳトランジスタＴＮの閾値電圧Ｖt の大きさよりも低
くなっている。又、入力ＩＮはグランドＶSSに接続され
ている。
【００３８】このように、前記入力ＩＮが前記グランド
ＶSSに接続されているので、当該インバータゲートは、
本来、その出力ＯＵＴの論理がＨ状態となる。又、前記
ＰチャネルＭＯＳトランジスタＴＰはオンとなり、前記
ＮチャネルＭＯＳトランジスタＴＮはオフとなる。しか
しながら、この図３に示されるように、印加されている
前記電源電圧ＶDDが前記閾値電圧Ｖt 以下とされている
ため、前記ＰチャネルＭＯＳトランジスタＴＰ及び前記
ＮチャネルＭＯＳトランジスタＴＮは、それぞれのソー
ス・ドレイン間がいずれもオフとなっている。
ＶSSに接続されているので、当該インバータゲートは、
本来、その出力ＯＵＴの論理がＨ状態となる。又、前記
ＰチャネルＭＯＳトランジスタＴＰはオンとなり、前記
ＮチャネルＭＯＳトランジスタＴＮはオフとなる。しか
しながら、この図３に示されるように、印加されている
前記電源電圧ＶDDが前記閾値電圧Ｖt 以下とされている
ため、前記ＰチャネルＭＯＳトランジスタＴＰ及び前記
ＮチャネルＭＯＳトランジスタＴＮは、それぞれのソー
ス・ドレイン間がいずれもオフとなっている。
【００３９】又、この図３に示されるように接続された
インバータゲートにおいては、これが前述のようなＰＮ
接合部のリーク電流がない良品の場合には、電源電流Ｉ
DDはほぼ零となる。しかしながら、前述のようなＰＮ接
合部のリーク電流がある場合には、前記電源電流Ｉ
DDは、ほぼ該リーク電流のみの電流となる。従って、前
記電源電圧ＶDDを前記閾値電圧Ｖt 以下とすることで、
このようなリーク電流の有無をより容易に判定すること
ができる。
インバータゲートにおいては、これが前述のようなＰＮ
接合部のリーク電流がない良品の場合には、電源電流Ｉ
DDはほぼ零となる。しかしながら、前述のようなＰＮ接
合部のリーク電流がある場合には、前記電源電流Ｉ
DDは、ほぼ該リーク電流のみの電流となる。従って、前
記電源電圧ＶDDを前記閾値電圧Ｖt 以下とすることで、
このようなリーク電流の有無をより容易に判定すること
ができる。
【００４０】以上説明した通り、前記第１発明及び前記
第２発明によれば、試験対象のＭＯＳ集積回路に、ＰＮ
接合部の順方向電流が流れる電圧以下の電源電圧ＶDDを
印加することによって、このときの電源電流の大小判定
から、該ＭＯＳ集積回路が不良品であるか否かをより精
度良く判定することが可能である。又、このような判定
は、所定の集積回路試験装置にて、前記ＰＮ接合部リー
ク電流不良を判定するための電源電流の所定の閾値と比
較することによって、自動的にも判定することができ
る。従って、このような集積回路試験装置によれば、従
来カーブトレーサを用いて人手によって行っていた集積
回路試験に比べ、その試験結果のばらつきを低減するこ
とが可能である。
第２発明によれば、試験対象のＭＯＳ集積回路に、ＰＮ
接合部の順方向電流が流れる電圧以下の電源電圧ＶDDを
印加することによって、このときの電源電流の大小判定
から、該ＭＯＳ集積回路が不良品であるか否かをより精
度良く判定することが可能である。又、このような判定
は、所定の集積回路試験装置にて、前記ＰＮ接合部リー
ク電流不良を判定するための電源電流の所定の閾値と比
較することによって、自動的にも判定することができ
る。従って、このような集積回路試験装置によれば、従
来カーブトレーサを用いて人手によって行っていた集積
回路試験に比べ、その試験結果のばらつきを低減するこ
とが可能である。
【００４１】なお、前記第１発明及び前記第２発明にお
いて、前記ＭＯＳ集積回路が不良品であるか否かの、前
記電源電流の大小からの判定を具体的に限定するもので
はない。例えば、該電源電流の大小からの判定が、後述
する第２実施例の如く、前記電源電圧に対する前記電源
電流の変化率の大小からの判定であっても良い。
いて、前記ＭＯＳ集積回路が不良品であるか否かの、前
記電源電流の大小からの判定を具体的に限定するもので
はない。例えば、該電源電流の大小からの判定が、後述
する第２実施例の如く、前記電源電圧に対する前記電源
電流の変化率の大小からの判定であっても良い。
【００４２】例えば、前記図１に示される前記電源電圧
ＶDD−電源電流ＩDD特性では、その試験対象のＭＯＳ集
積回路に印加される前記電源電圧ＶDDが、そのＰＮ接合
部の順方向電流が流れる電圧（その閾値電圧Ｖt ）以下
の場合、実線Ａ１で示される前記電源電圧ＶDDに対する
前記電源電流ＩDDの変化率に比べ、破線Ａ２で示される
不良品の前記電源電圧ＶDDに対する前記電源電流ＩDDの
変化率は大きくなっている。従って、このような変化率
の大小からの判定も有効であることが分かる。場合によ
っては、単純な電源電流の大小からの判定よりも、より
精度良く不良品であるか否かを判定することが可能であ
る。
ＶDD−電源電流ＩDD特性では、その試験対象のＭＯＳ集
積回路に印加される前記電源電圧ＶDDが、そのＰＮ接合
部の順方向電流が流れる電圧（その閾値電圧Ｖt ）以下
の場合、実線Ａ１で示される前記電源電圧ＶDDに対する
前記電源電流ＩDDの変化率に比べ、破線Ａ２で示される
不良品の前記電源電圧ＶDDに対する前記電源電流ＩDDの
変化率は大きくなっている。従って、このような変化率
の大小からの判定も有効であることが分かる。場合によ
っては、単純な電源電流の大小からの判定よりも、より
精度良く不良品であるか否かを判定することが可能であ
る。
【００４３】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００４４】図４は、前記第１発明及び前記第２発明が
適用された第１実施例の集積回路試験装置及び第２実施
例の集積回路試験装置の構成を示すブロック図である。
適用された第１実施例の集積回路試験装置及び第２実施
例の集積回路試験装置の構成を示すブロック図である。
【００４５】この図４において、集積回路試験装置１０
は、試験対象のＭＯＳ集積回路３０の前述のようなＰＮ
接合部リーク電流不良を検査するものである。該集積回
路試験装置１０は、試験電源回路１４と、電源電圧測定
器１６と、電源電流測定器１８と、制御装置２０とを備
えている。
は、試験対象のＭＯＳ集積回路３０の前述のようなＰＮ
接合部リーク電流不良を検査するものである。該集積回
路試験装置１０は、試験電源回路１４と、電源電圧測定
器１６と、電源電流測定器１８と、制御装置２０とを備
えている。
【００４６】前記ＭＯＳ集積回路３０の電源端子ＶDD及
びグランド端子ＶSSには、端子Ｔ１及びＴ２に接続され
る前記電源電流測定器１８を直列接続としながら、端子
Ｔ５及びＴ６から前記試験電源回路１４で発生された電
源電圧ＶDDが印加されている。又、該電源電圧ＶDDの電
圧値は、端子Ｔ３及びＴ４に接続されている前記電源電
圧測定器１６にて測定される。前記電源電流測定器１８
で測定された前記電源電流ＩDDの電流値、及び、前記電
源電圧測定器１６で測定された前記電源電圧Ｖ DDの電圧
値は、いずれも前記制御装置２０に入力されている。
びグランド端子ＶSSには、端子Ｔ１及びＴ２に接続され
る前記電源電流測定器１８を直列接続としながら、端子
Ｔ５及びＴ６から前記試験電源回路１４で発生された電
源電圧ＶDDが印加されている。又、該電源電圧ＶDDの電
圧値は、端子Ｔ３及びＴ４に接続されている前記電源電
圧測定器１６にて測定される。前記電源電流測定器１８
で測定された前記電源電流ＩDDの電流値、及び、前記電
源電圧測定器１６で測定された前記電源電圧Ｖ DDの電圧
値は、いずれも前記制御装置２０に入力されている。
【００４７】前記制御装置２０は、まず、前記電源電圧
測定器１６で測定される前記電源電圧ＶDDの値を参照し
ながら、前記試験電源回路１４で発生される電源電圧を
制御しながら、前記ＭＯＳ集積回路３０の前記電源端子
ＶDD及び前記グランド端子Ｖ SSへと、該ＭＯＳ集積回路
３０中のＰＮ接合部の順方向電流が流れる電圧以下の電
圧値の電源電圧ＶDDを印加する。前記ＭＯＳ集積回路３
０の電源電圧−電源電流特性が、例えば前記図１のグラ
フに示されるような特性の場合、該電源電圧Ｖ DDは、少
なくとも約０．６Ｖの前記閾値電圧Ｖt 以下の電圧であ
る。
測定器１６で測定される前記電源電圧ＶDDの値を参照し
ながら、前記試験電源回路１４で発生される電源電圧を
制御しながら、前記ＭＯＳ集積回路３０の前記電源端子
ＶDD及び前記グランド端子Ｖ SSへと、該ＭＯＳ集積回路
３０中のＰＮ接合部の順方向電流が流れる電圧以下の電
圧値の電源電圧ＶDDを印加する。前記ＭＯＳ集積回路３
０の電源電圧−電源電流特性が、例えば前記図１のグラ
フに示されるような特性の場合、該電源電圧Ｖ DDは、少
なくとも約０．６Ｖの前記閾値電圧Ｖt 以下の電圧であ
る。
【００４８】又、該制御装置２０は、前記電源電流測定
器１８にて測定された前記電源電流ＩDDの値と、当該制
御装置２０中に記憶されている所定の電源電流閾値とを
比較することによって、前述のようなＰＮ接合部リーク
電流不良を検査する。該電源電流閾値は、逆電圧が印加
されている前記ＭＯＳ集積回路３０中のＰＮ接合部に流
れているリーク電流の大小判定から、該リーク電流によ
ってその電源電流ＩDDが多くなっている不良品を判定す
るためのものである。
器１８にて測定された前記電源電流ＩDDの値と、当該制
御装置２０中に記憶されている所定の電源電流閾値とを
比較することによって、前述のようなＰＮ接合部リーク
電流不良を検査する。該電源電流閾値は、逆電圧が印加
されている前記ＭＯＳ集積回路３０中のＰＮ接合部に流
れているリーク電流の大小判定から、該リーク電流によ
ってその電源電流ＩDDが多くなっている不良品を判定す
るためのものである。
【００４９】まず、前記第１実施例の集積回路試験装置
は、前記図４に示されるような前記集積回路試験装置１
０において、次に述べるような試験を行う。
は、前記図４に示されるような前記集積回路試験装置１
０において、次に述べるような試験を行う。
【００５０】即ち、前記第１実施例においては、前記制
御装置２０には、前述のようなＰＮ接合部のリーク電流
不良がないことが明らかとなっている良品の前記ＭＯＳ
集積回路３０に、０．３Ｖの前記電源電圧ＶDDを印加し
たときの前記電源電流ＩDDが記憶されている（以降、電
源電流閾値ＩDDTHと称する）。又、本第１実施例の前記
制御装置２０は、前記ＭＯＳ集積回路３０の実際の試験
時には、試験対象の該ＭＯＳ集積回路３０のその電源端
子ＶDDとそのグランド端子ＶSSとの間に、前記良品と同
じ０．３Ｖの電源電圧ＶDDを印加する。又、該制御装置
２０は、このときの前記電源電流ＩDDを前記電源電流閾
値ＩDDTHと比較することによって、試験中の前記ＭＯＳ
集積回路３０に前述のようなＰＮ接合部リーク電流不良
があるか否かを判定する。
御装置２０には、前述のようなＰＮ接合部のリーク電流
不良がないことが明らかとなっている良品の前記ＭＯＳ
集積回路３０に、０．３Ｖの前記電源電圧ＶDDを印加し
たときの前記電源電流ＩDDが記憶されている（以降、電
源電流閾値ＩDDTHと称する）。又、本第１実施例の前記
制御装置２０は、前記ＭＯＳ集積回路３０の実際の試験
時には、試験対象の該ＭＯＳ集積回路３０のその電源端
子ＶDDとそのグランド端子ＶSSとの間に、前記良品と同
じ０．３Ｖの電源電圧ＶDDを印加する。又、該制御装置
２０は、このときの前記電源電流ＩDDを前記電源電流閾
値ＩDDTHと比較することによって、試験中の前記ＭＯＳ
集積回路３０に前述のようなＰＮ接合部リーク電流不良
があるか否かを判定する。
【００５１】図５〜図８に、本第１実施例における前記
ＭＯＳ集積回路３０周囲の接続の、第１具体例〜第４具
体例を示す。これら第１具体例〜第４具体例のいずれに
おいても、その出力０１〜０４ピンは、全てオープンと
なっている。
ＭＯＳ集積回路３０周囲の接続の、第１具体例〜第４具
体例を示す。これら第１具体例〜第４具体例のいずれに
おいても、その出力０１〜０４ピンは、全てオープンと
なっている。
【００５２】まず、前記図５に示される前記第１具体例
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、０．３Ｖの電圧（前記電源ＶDDピ
ン側がプラス）の電源電圧が印加されている。又、前記
ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、そのグラ
ンドＶSSピンに接続されている。即ち、前記電源ＶDDピ
ンは、前記図４の前記端子Ｔ１に接続されている。前記
グランドＶSSピンは、前記端子Ｔ６に接続されている。
前記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ６に接続されて
いる。
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、０．３Ｖの電圧（前記電源ＶDDピ
ン側がプラス）の電源電圧が印加されている。又、前記
ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、そのグラ
ンドＶSSピンに接続されている。即ち、前記電源ＶDDピ
ンは、前記図４の前記端子Ｔ１に接続されている。前記
グランドＶSSピンは、前記端子Ｔ６に接続されている。
前記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ６に接続されて
いる。
【００５３】次に、前記図６に示される前記第２具体例
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、０．３Ｖの電圧（前記電源ＶDDピ
ン側がプラス）の電源電圧が印加されている。又、前記
ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、その電源
ＶDDピンに接続されている。即ち、前記電源ＶDDピン
は、前記図４の前記端子Ｔ１に接続されている。前記グ
ランドＶSSピンは、前記端子Ｔ６に接続されている。前
記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ１に接続されてい
る。
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、０．３Ｖの電圧（前記電源ＶDDピ
ン側がプラス）の電源電圧が印加されている。又、前記
ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、その電源
ＶDDピンに接続されている。即ち、前記電源ＶDDピン
は、前記図４の前記端子Ｔ１に接続されている。前記グ
ランドＶSSピンは、前記端子Ｔ６に接続されている。前
記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ１に接続されてい
る。
【００５４】次に、前記図７に示される前記第３具体例
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、−０．３Ｖの電圧（前記電源ＶDD
ピン側がマイナス）の電源電圧が印加されている。又、
前記ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、その
グランドＶSSピンに接続されている。即ち、前記電源Ｖ
DDピンは、前記図４の前記端子Ｔ１に接続されている。
前記グランドＶSSピンは、前記端子Ｔ６に接続されてい
る。前記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ６に接続さ
れている。
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、−０．３Ｖの電圧（前記電源ＶDD
ピン側がマイナス）の電源電圧が印加されている。又、
前記ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、その
グランドＶSSピンに接続されている。即ち、前記電源Ｖ
DDピンは、前記図４の前記端子Ｔ１に接続されている。
前記グランドＶSSピンは、前記端子Ｔ６に接続されてい
る。前記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ６に接続さ
れている。
【００５５】次に、前記図８に示される前記第４具体例
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、−０．３Ｖの電圧（前記電源ＶDD
ピン側がマイナス）の電源電圧が印加されている。又、
前記ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、その
電源ＶDDピンに接続されている。即ち、前記電源ＶDDピ
ンは、前記図４の前記端子Ｔ１に接続されている。前記
グランドＶSSピンは、前記端子Ｔ６に接続されている。
前記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ１に接続されて
いる。
では、前記ＭＯＳ集積回路３０の電源ＶDDピンとグラン
ドＶSSピンとの間に、−０．３Ｖの電圧（前記電源ＶDD
ピン側がマイナス）の電源電圧が印加されている。又、
前記ＭＯＳ集積回路３０の入力Ｉ１〜Ｉ４ピンは、その
電源ＶDDピンに接続されている。即ち、前記電源ＶDDピ
ンは、前記図４の前記端子Ｔ１に接続されている。前記
グランドＶSSピンは、前記端子Ｔ６に接続されている。
前記入力Ｉ１〜Ｉ４ピンは、前記端子Ｔ１に接続されて
いる。
【００５６】前記第１具体例〜第４具体例において、前
記入力Ｉ１〜Ｉ４ピンを、全てグランド（あるいは電
源）に接続している。これは、前記ＭＯＳ集積回路３０
の各入力ピンのインピーダンスが非常に高いためであ
る。このようにそのインピーダンスの高い入力ピンが、
開放とされたままでいることにより、その入力ピンの電
位が、例えば５Ｖ等のスレッシホールド電圧以上に高く
なってしまうことを防ぐためである。
記入力Ｉ１〜Ｉ４ピンを、全てグランド（あるいは電
源）に接続している。これは、前記ＭＯＳ集積回路３０
の各入力ピンのインピーダンスが非常に高いためであ
る。このようにそのインピーダンスの高い入力ピンが、
開放とされたままでいることにより、その入力ピンの電
位が、例えば５Ｖ等のスレッシホールド電圧以上に高く
なってしまうことを防ぐためである。
【００５７】以上説明したとおり、本第１実施例によれ
ば、前記集積回路試験装置１０に試験対象となる前記Ｍ
ＯＳ集積回路３０を接続し、前述のように前記電源電流
ＩDDを測定する程度の検査時間だけで、当該ＭＯＳ集積
回路３０に前述のようなＰＮ接合部リーク電流不良があ
るか否かを即座に判定することができる。又、このよう
な判定は、前述のような所定の電源電流閾値との比較で
あるので、人手による集積回路の試験に比べ、試験結果
のばらつきを低減することが可能である。
ば、前記集積回路試験装置１０に試験対象となる前記Ｍ
ＯＳ集積回路３０を接続し、前述のように前記電源電流
ＩDDを測定する程度の検査時間だけで、当該ＭＯＳ集積
回路３０に前述のようなＰＮ接合部リーク電流不良があ
るか否かを即座に判定することができる。又、このよう
な判定は、前述のような所定の電源電流閾値との比較で
あるので、人手による集積回路の試験に比べ、試験結果
のばらつきを低減することが可能である。
【００５８】以下、前記第２実施例の集積回路試験装置
の作用を説明する。
の作用を説明する。
【００５９】前記第２実施例の集積回路試験装置におい
ても、前記図４に示される前述の集積回路試験装置１０
が用いられている。本第２実施例の集積回路試験装置１
０において、前記制御装置２０中には、前述のようなＰ
Ｎ接合部のリーク電流不良がないことが明らかとなって
いる良品の、その電源電圧ＶDDが０．２Ｖから０．３Ｖ
の区間における、その電源電圧ＶDDに対するその電源電
流ＩDDの変化率に従って決定された所定の電源電流変化
率閾値ΔＩDDTHが記憶されている。該電源電流変化率閾
値ΔＩDDTHは、前述のような良品の前記ＭＯＳ集積回路
３０において、前記電源電圧ＶDDを０．２Ｖとしたとき
の電源電流ＩDD1 と、その電源電圧ＶDDを０．３Ｖとし
たときの電源電流ＩDD2 について、次式のようにして求
められた電源電流の変化率ΔＩDD1 に従って求められた
ものである。
ても、前記図４に示される前述の集積回路試験装置１０
が用いられている。本第２実施例の集積回路試験装置１
０において、前記制御装置２０中には、前述のようなＰ
Ｎ接合部のリーク電流不良がないことが明らかとなって
いる良品の、その電源電圧ＶDDが０．２Ｖから０．３Ｖ
の区間における、その電源電圧ＶDDに対するその電源電
流ＩDDの変化率に従って決定された所定の電源電流変化
率閾値ΔＩDDTHが記憶されている。該電源電流変化率閾
値ΔＩDDTHは、前述のような良品の前記ＭＯＳ集積回路
３０において、前記電源電圧ＶDDを０．２Ｖとしたとき
の電源電流ＩDD1 と、その電源電圧ＶDDを０．３Ｖとし
たときの電源電流ＩDD2 について、次式のようにして求
められた電源電流の変化率ΔＩDD1 に従って求められた
ものである。
【００６０】ΔＩDD1 ＝ＩDD2 −ＩDD1 …（１）
【００６１】又、本第２実施例においては、前記制御装
置２０は、前記ＭＯＳ集積回路３０の実際の試験中に
は、まず、該ＭＯＳ集積回路３０に０．２Ｖの前記電源
電圧Ｖ DDを印加すると共に、このときの電源電流ＩDD3
を測定する。次に、該制御装置２０は、試験対象の前記
ＭＯＳ集積回路３０に０．３Ｖの前記電源電圧ＶDDを印
加すると共に、このときの電源電流ＩDD4 を測定する。
又、該制御装置２０は、このようにして測定された前記
電源電流ＩDD3 及びＩDD4 と次式によって、電源電流の
変化率ΔＩDD2 を求める。
置２０は、前記ＭＯＳ集積回路３０の実際の試験中に
は、まず、該ＭＯＳ集積回路３０に０．２Ｖの前記電源
電圧Ｖ DDを印加すると共に、このときの電源電流ＩDD3
を測定する。次に、該制御装置２０は、試験対象の前記
ＭＯＳ集積回路３０に０．３Ｖの前記電源電圧ＶDDを印
加すると共に、このときの電源電流ＩDD4 を測定する。
又、該制御装置２０は、このようにして測定された前記
電源電流ＩDD3 及びＩDD4 と次式によって、電源電流の
変化率ΔＩDD2 を求める。
【００６２】ΔＩDD2 ＝ＩDD4 −ＩDD3 …（２）
【００６３】このようにして前記電源電流の変化率ΔＩ
DD2 が求められると、前記制御装置２０は、これと前記
電源電流変化率閾値ΔＩDDTHとを比較することによっ
て、試験中の当該ＭＯＳ集積回路３０に、前述のような
ＰＮ接合部のリーク電流不良があるか否かを判定する。
DD2 が求められると、前記制御装置２０は、これと前記
電源電流変化率閾値ΔＩDDTHとを比較することによっ
て、試験中の当該ＭＯＳ集積回路３０に、前述のような
ＰＮ接合部のリーク電流不良があるか否かを判定する。
【００６４】以上説明したような本第２実施例によれ
ば、試験対象となる前記ＭＯＳ集積回路３０のその電源
電圧−電源電流特性によっては、前記第１実施例に比べ
より精度良く前述のようなＰＮ接合部リーク電流不良を
検査することができる。
ば、試験対象となる前記ＭＯＳ集積回路３０のその電源
電圧−電源電流特性によっては、前記第１実施例に比べ
より精度良く前述のようなＰＮ接合部リーク電流不良を
検査することができる。
【００６５】例えば、図５は、前記図１の前述の電源電
圧−電源電流特性のグラフの、前記電源電圧ＶDDが０．
３Ｖとなる部分付近を拡大したグラフである。この図５
のグラフに示されるような特性の前記ＭＯＳ集積回路３
０においては、前記電源電圧ＶDDが０．２Ｖから０．３
Ｖの範囲において、良品の前記変化率ΔＩDD1 （ほぼゼ
ロ）と不良品の前記変化率ΔＩDD2 とでは、それぞれの
前述のような電源電流の変化率が大きく異なっている。
従って、この図５に示されるような特性を有するＭＯＳ
集積回路においては、前記第１実施例に比べ、本第２実
施例の試験精度はより良好となっている。
圧−電源電流特性のグラフの、前記電源電圧ＶDDが０．
３Ｖとなる部分付近を拡大したグラフである。この図５
のグラフに示されるような特性の前記ＭＯＳ集積回路３
０においては、前記電源電圧ＶDDが０．２Ｖから０．３
Ｖの範囲において、良品の前記変化率ΔＩDD1 （ほぼゼ
ロ）と不良品の前記変化率ΔＩDD2 とでは、それぞれの
前述のような電源電流の変化率が大きく異なっている。
従って、この図５に示されるような特性を有するＭＯＳ
集積回路においては、前記第１実施例に比べ、本第２実
施例の試験精度はより良好となっている。
【００６６】
【発明の効果】以上説明した通り、前記第１発明及び前
記第２発明によれば、試験対象のＭＯＳ集積回路が、集
積回路製造上生じてしまった欠陥を有してしまっている
不良品であるか否かを能率良く判定することができる。
例えば、従来の技術として前述したようなテストパター
ンを用いる集積回路試験方法に比べ、非常に短時間に集
積回路の製造上の欠陥を判定することができる。
記第２発明によれば、試験対象のＭＯＳ集積回路が、集
積回路製造上生じてしまった欠陥を有してしまっている
不良品であるか否かを能率良く判定することができる。
例えば、従来の技術として前述したようなテストパター
ンを用いる集積回路試験方法に比べ、非常に短時間に集
積回路の製造上の欠陥を判定することができる。
【００６７】従来技術では、動作電圧を印加した際のリ
ーク電流、あるいはスタンバイ時（待機時）のリーク電
流等、回路動作時のデバイスのリーク電流を測定するこ
とに主眼が置かれていた。従って、異常接合等のチェッ
クを目的としての測定ではなかった。異常接合がある
と、信頼性試験（バーンインを含む）を行った場合に不
良となることが多い。本発明によれば、これらの不良
を、信頼性試験をかけることなく、初期不良として取り
除くことができる。又、本発明は、電源端子のみなら
ず、ＧＮＤ端子、入力端子、出力端子を含む全ての端子
に対して応用が可能である。
ーク電流、あるいはスタンバイ時（待機時）のリーク電
流等、回路動作時のデバイスのリーク電流を測定するこ
とに主眼が置かれていた。従って、異常接合等のチェッ
クを目的としての測定ではなかった。異常接合がある
と、信頼性試験（バーンインを含む）を行った場合に不
良となることが多い。本発明によれば、これらの不良
を、信頼性試験をかけることなく、初期不良として取り
除くことができる。又、本発明は、電源端子のみなら
ず、ＧＮＤ端子、入力端子、出力端子を含む全ての端子
に対して応用が可能である。
【００６８】なお、前記第１発明の集積回路試験方法及
び前記第２発明の集積回路試験装置による試験を、集積
回路製造上生じてしまった欠陥を判定する他の集積回路
試験、例えば、前述のような所定のテストパターンを用
いた集積回路試験方法の前工程に行うことも考えられ
る。例えば、時間が比較的かかる前述のような所定のテ
ストパターンを用いた集積回路試験方法で前工程として
本発明を適用した場合には、該テストパターンを用いる
集積回路試験方法で不良と判定される集積回路の個数を
減少することができ、多数の集積回路に対する試験全体
の試験時間の短縮を図ることが可能である。
び前記第２発明の集積回路試験装置による試験を、集積
回路製造上生じてしまった欠陥を判定する他の集積回路
試験、例えば、前述のような所定のテストパターンを用
いた集積回路試験方法の前工程に行うことも考えられ
る。例えば、時間が比較的かかる前述のような所定のテ
ストパターンを用いた集積回路試験方法で前工程として
本発明を適用した場合には、該テストパターンを用いる
集積回路試験方法で不良と判定される集積回路の個数を
減少することができ、多数の集積回路に対する試験全体
の試験時間の短縮を図ることが可能である。
【図１】本願の第１発明及び第２発明の試験対象となる
あるＭＯＳ集積回路中のインバータゲートの電源電圧−
電源電流特性の一例を示すグラフ
あるＭＯＳ集積回路中のインバータゲートの電源電圧−
電源電流特性の一例を示すグラフ
【図２】ＭＯＳダイオードとされたＮチャネルＭＯＳト
ランジスタの順方向電圧−順方向電流特性を示す線図
ランジスタの順方向電圧−順方向電流特性を示す線図
【図３】前記インバータゲートの前記第１発明及び前記
第２発明に係る接続を示す回路図
第２発明に係る接続を示す回路図
【図４】前記第１発明及び前記第２発明が適用された第
１実施例の集積回路試験装置及び第２実施例の集積回路
試験装置の構成を示すブロック図
１実施例の集積回路試験装置及び第２実施例の集積回路
試験装置の構成を示すブロック図
【図５】前記第１実施例におけるＭＯＳ集積回路の周辺
の接続を示す第１具体例の接続図
の接続を示す第１具体例の接続図
【図６】前記第１実施例におけるＭＯＳ集積回路の周辺
の接続を示す第２具体例の接続図
の接続を示す第２具体例の接続図
【図７】前記第１実施例におけるＭＯＳ集積回路の周辺
の接続を示す第３具体例の接続図
の接続を示す第３具体例の接続図
【図８】前記第１実施例におけるＭＯＳ集積回路の周辺
の接続を示す第４具体例の接続図
の接続を示す第４具体例の接続図
【図９】前記第２実施例の作用を説明する前記インバー
タゲートの前記電源電圧−電源電流特性の一例のグラフ
を一部拡大したグラフ
タゲートの前記電源電圧−電源電流特性の一例のグラフ
を一部拡大したグラフ
【図１０】試験対象となるあるＭＯＳ集積回路のインバ
ータゲートの一例の回路図
ータゲートの一例の回路図
【図１１】前記インバータゲートの集積回路断面図
【図１２】ＭＯＳ集積回路の信号入力部分の第１例の回
路図
路図
【図１３】ＭＯＳ集積回路の信号入力部分の第２例の回
路図
路図
１０…集積回路試験装置 １４…試験電源回路 １６…電源電圧測定器 １８…電源電流測定器 ２０…制御装置 ３０…試験対象のＭＯＳ集積回路 ＴＰ…ＰチャネルＭＯＳトランジスタ ＴＮ…ＮチャネルＭＯＳトランジスタ ＩDD…電源電流 ＶDD…電源、あるいは、電源端子、あるいは、電源電圧 ＶSS…グランド、あるいは、グランド端子 Ｖt …閾値電圧
Claims (3)
- 【請求項１】試験対象のＭＯＳ集積回路が、逆電圧の印
加されているＰＮ接合部にリーク電流が流れてしまう不
良品か否かを判定するＭＯＳ集積回路の集積回路試験方
法において、 試験対象のＭＯＳ集積回路へと、ＰＮ接合部の順方向電
流が流れる電圧以下の電源電圧を印加し、 このときの電源電流の大小から、該ＭＯＳ集積回路が不
良品であるか否かを判定することを特徴とする集積回路
試験方法。 - 【請求項２】請求項１において、 前記ＭＯＳ集積回路が不良品であるか否かの、前記電源
電流の大小からの判定が、前記電源電圧に対する前記電
源電流の変化率の大小からの判定であることを特徴とす
る集積回路試験方法。 - 【請求項３】逆電圧が印加されているＰＮ接合部に流れ
ているリーク電流の大小判定から、該リーク電流によっ
て電源電流が多くなっている不良品のＭＯＳ集積回路を
判定するための電源電流閾値を記憶する閾値発生器と、 試験時に、試験対象のＭＯＳ集積回路へと、ＰＮ接合部
の順方向電流が流れる電圧以下の電源電圧を印加する試
験電源回路と、 該試験電源回路にて印加される前記電源電圧によって流
れる前記電源電流を測定する電源電流測定器と、 該電源電流の測定値と前記電源電流閾値とを比較する比
較器とを備えたことを特徴とする集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334211A JPH06181247A (ja) | 1992-12-15 | 1992-12-15 | 集積回路試験方法及び集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4334211A JPH06181247A (ja) | 1992-12-15 | 1992-12-15 | 集積回路試験方法及び集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181247A true JPH06181247A (ja) | 1994-06-28 |
Family
ID=18274790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334211A Pending JPH06181247A (ja) | 1992-12-15 | 1992-12-15 | 集積回路試験方法及び集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757203A (en) * | 1996-10-16 | 1998-05-26 | Hewlett-Packard Company | Multiple on-chip IDDQ monitors |
| JP2014119379A (ja) * | 2012-12-18 | 2014-06-30 | Sharp Corp | 半導体トランジスタのテスト方法 |
-
1992
- 1992-12-15 JP JP4334211A patent/JPH06181247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757203A (en) * | 1996-10-16 | 1998-05-26 | Hewlett-Packard Company | Multiple on-chip IDDQ monitors |
| JP2014119379A (ja) * | 2012-12-18 | 2014-06-30 | Sharp Corp | 半導体トランジスタのテスト方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6801049B2 (en) | Method and apparatus for defect analysis of semiconductor integrated circuit | |
| US7594149B2 (en) | In-situ monitor of process and device parameters in integrated circuits | |
| JP3233559B2 (ja) | 半導体集積回路のテスト方法および装置 | |
| US5889408A (en) | Delta IDDQ testing | |
| KR100228322B1 (ko) | 반도체 집적회로의 검사방법 | |
| US6144214A (en) | Method and apparatus for use in IDDQ integrated circuit testing | |
| US6128757A (en) | Low voltage screen for improving the fault coverage of integrated circuit production test programs | |
| US6681193B2 (en) | Method for testing a CMOS integrated circuit | |
| US6239609B1 (en) | Reduced voltage quiescent current test methodology for integrated circuits | |
| US7539589B2 (en) | Testing radio frequency and analogue circuits | |
| US6239605B1 (en) | Method to perform IDDQ testing in the presence of high background leakage current | |
| JP2000206174A (ja) | 半導体装置の検査方法 | |
| JPH06181247A (ja) | 集積回路試験方法及び集積回路試験装置 | |
| US7023230B1 (en) | Method for testing IDD at multiple voltages | |
| KR19990037285A (ko) | 반도체 장치의 고장율 예측 회로 및 방법 | |
| JP2907278B2 (ja) | 半導体装置及びその試験方法 | |
| US5990699A (en) | Method for detecting opens through time variant current measurement | |
| JP2004257815A (ja) | 半導体集積回路の検査方法および半導体集積回路装置 | |
| JP4549320B2 (ja) | 半導体試験装置、半導体試験方法、及び半導体の製造方法 | |
| A'ain et al. | Exposing floating gate defects in analogue CMOS circuits by power supply voltage control testing technique | |
| JPH04213849A (ja) | 半導体装置及びその初期不良検出方法 | |
| JP2006119101A (ja) | 半導体試験装置及び半導体集積回路の試験方法 | |
| Zulkifli et al. | Defect Finding for Power-Related Failure Due to Internal Circuitry Issue | |
| JPH09159727A (ja) | Ｃｍｏｓ半導体装置 | |
| KR20020025674A (ko) | 반도체장치의 제조방법 |