以下、本発明の実施の形態を添付図面に従って説明する。図1は、本発明の一実施の形態による半導体試験装置のコンパレータの入力部(コンパレータ入力回路)の概略構成を示す図である。コンパレータ入力回路は、入力バッファ回路11、擬似入力バッファ回路12、及びリーク電流補正回路13を含んで構成されている。コンパレータ入力回路の入力端子INには、被測定デバイスの入出力端子が接続され、出力端子OUTには、コンパレータが接続される。
入力バッファ回路11は、バイポーラトランジスタを用いたプッシュプル入力部を有し、入力端子INから入力した被測定デバイスの出力を出力端子OUTに接続されたコンパレータへ出力する。入力バッファ回路11は、プッシュプル入力部にバイポーラトランジスタを使用しているため、動作速度は速く、被測定デバイスの電圧範囲を広く採ることができるが、プッシュプル入力部のバイポーラトランジスタのベース電流の違いによって漏れ電流ΔIb1を発生する。
擬似入力バッファ回路12は、入力バッファ回路11と同じプッシュプル入力部を有し、入力バッファ回路11に近接して設けられている。擬似入力バッファ回路12は、入力バッファ回路11と同じプッシュプル入力部を有するので、入力バッファ回路11の漏れ電流ΔIb1とほぼ同量の漏れ電流ΔIb2を発生する。擬似入力バッファ回路12は入力バッファ回路11に近接して設けられているので、温度変化による漏れ電流ΔIb2の変動は、漏れ電流ΔIb1の変動とほぼ同じになる。また、擬似入力バッファ回路12は入力バッファ回路11に近接して設けられているので、IC製造時のウエハ内での拡散がほぼ同じで、擬似入力バッファ回路12のプッシュプル入力部のバイポーラトランジスタの電流増幅率は、入力バッファ回路11のプッシュプル入力部のバイポーラトランジスタの電流増幅率とほぼ同じになる。従って、IC製造時のウエハ内での拡散のばらつきによる漏れ電流ΔIb2のばらつきは、漏れ電流ΔIb1のばらつきとほぼ同じとなる。
リーク電流補正回路13は、入力バッファ回路11の入力及び擬似入力バッファ回路12の入力に接続され、擬似入力バッファ回路12の入力に流れる漏れ電流ΔIb2を検出して、検出した漏れ電流ΔIb2と同量の補正電流ΔIb2' を入力バッファ回路11の入力から引き込む。これにより、コンパレー タ入力 回路の入力端子INに流れるリーク電流Ileak(=ΔIb1−ΔIb2'= ΔIb1−ΔIb2)は、ほぼ零となる。
なお、コンパレータ入力部を除くコンパレータ10からの漏れ電流は入力バッファ回路11の存在により入力端子INには流れない。従って、入力バッファ回路11からの漏れ電流Ib1が擬似入力バッファ回路12の漏れ電流Ib2により零になれば、コンパレータ入力回路を含むコンパレータ全体からのリーク電流が実質的に零となる。
なお、実施例においてコンパレータ入力回路がコンパレータ10と別々に記載されているが、これは必ずしもコンパレータ10とコンパレータ入力回路を別々に設けていることを意味するものではない。各実施例の効果を達成する限り、コンパレータ入力回路はコンパレータに含まれるものであっても、コンパレータと別途設けられたものであってもよい。
さらに、本出願人は、コンパレータ入力回路を構成する素子の動作速度と最大出力振幅の関係を検討した。その結果を図12に示す。図12において動作速度と最大出力振幅を対数軸にとると、従来技術で説明したJFETソースフォロワ方式で実現可能な範囲は、動作速度50MHz、最大出力振幅18Vと、動作速度700MHz、最大出力振幅2Vの点を通る直線以下の領域Bとなる。つまり、オフセット電圧補正回路を設けた場合であっても、被測定デバイスの出力振幅が大きい場合には、動作速度が遅い。
一方、本発明に係る本実施例及び他の実施例に記載されたコンパレータであり、かつ図12の領域Aの特性を有する半導体素子を含むコンパレータを備えた半導体試験装置であれば、動作速度が速くかつ出力振幅の大きい被測定デバイス(被測定半導体装置)を検査することができる。
図2は、本発明の他の実施の形態による半導体試験装置のコンパレータ入力部の概略構成を示す図である。コンパレータ入力部は、入力バッファ回路11、擬似入力バッファ回路12、リーク電流補正回路13、及びリーク電流ゲイン調整回路14を含んで構成されている。入力バッファ回路11、擬似入力バッファ回路12及びリーク電流補正回路13の構成及び動作は、図1に示した実施の形態と同様である。
被測定デバイスの出力電圧は広範囲に変化するため、入力端子INの入力電圧の変化により、入力バッファ回路11のバイポーラトランジスタのエミッタ−コレクタ間電圧が変化して、漏れ電流ΔIb1が変化する。リーク電流ゲイン調整回路14は、入力端子INの入力電圧を検出し、入力電圧に応じた調整電流Igainを入力バッファ回路11の入力から取り込むことにより、入力バッファ回路11の入力に流れる電流を調整する。これによりリーク電流ゲイン調整回路14は、入力電圧の変化による入力バッファ回路11の漏れ電流ΔIb1の変化を吸収して、リーク電流Ileak(=ΔIb1−ΔIb2'− Igain)の変動をさらに小さくする。
以上説明した実施の形態において、さらに、擬似入力バッファ回路12の漏れ電流ΔIb2を調整することによりリーク電流Ileakのオフセットを調整するリーク電流オフセット調整手段を設けることができる。リーク電流オフセット調整手段は、擬似入力バッファ回路12の内部回路を利用することができる。リーク電流オフセット調整手段により擬似入力バッファ回路12の漏れ電流ΔIb2をさらに入力バッファ回路11の漏れ電流ΔIb1に近づけ、リーク電流Ileakをさらに小さくすることができる。
以下、本発明の実施例を添付図面に従って説明するが、本発明はこれらの実施例に限られるものではない。図3は、本発明の一実施例の回路図である。入力バッファ回路11のバイポーラトランジスタQ1,Q2は、電圧利得1倍のプッシュプル入力部を構成している。トランジスタQ3,Qd3、及びトランジスタQ4,Qd4は、出力端子OUTに接続されるコンパレータを駆動するためのインバーテッドダーリントン部を構成している。ここで、トランジスタQ3,Qd3,Q4,Qd4から構成されるインバーテッドダーリントン部は、特にインバーテッドダーリントン接続に限られるものではなく、他のバッファ回路でもよい。入力バッファ回路11では、バイポーラトランジスタQ1,Q2のベース電流Ibp1,Ibn1の違いにより、漏れ電流ΔIb1=Ibp1−Ibn1が発生する。
擬似入力バッファ回路12のバイポーラトランジスタQ5はバイポーラトランジスタQ1と同じトランジスタであり、そのベース電流Ibp2はバイポーラトランジスタQ1のベース電流Ibp1とほぼ等しい。バイポーラトランジスタQ6はバイポーラトランジスタQ2と同じトランジスタであり、そのベース電流Ibn2はバイポーラトランジスタQ2のベース電流Ibn1とほぼ等しい。バイポーラトランジスタQ5,Q6は、入力バッファ回路11のプッシュプル入力部と同じプッシュプル入力部を構成している。擬似入力バッファ回路12では、バイポーラトランジスタQ5,Q6のベース電流Ibp2,Ibn2の違いにより、漏れ電流ΔIb2=Ibp2−Ibn2が発生する。発生した漏れ電流ΔIb2は、入力バッファ回路11の漏れ電流ΔIb1とほぼ等しい。なお、定電流源I1とI3、I2とI4はそれぞれ同量の電流を流す定電流源である。
リーク電流補正回路13は、トランジスタQ10,Q11からなるカレントミラー回路で構成されている。抵抗R1,R2は、トランジスタQ10,Q11のバイアス電圧を発生している。トランジスタQ11のコレクタに擬似入力バッファ回路12の漏れ電流ΔIb2が流れると、トランジスタQ10のコレクタには漏れ電流ΔIb2と同量の補正電流ΔIb2'が流れる。入力バッファ回路11 の漏れ電流ΔIb1から補正電流ΔIb2'を引いたΔIb1−Δ Ib2'(= ΔIb1−ΔIb2)は、ほぼ零となる。なお、リーク電流補正 回路13は、 カレントミラー回路の構成に限られるものではなく、擬似入力バッファ回路12の漏れ電流ΔIb2と同量の電流を引き込める電流補正回路であればよい。
入力端子INの入力電圧が増加すると、入力バッファ回路11のバイポーラトランジスタQ2のベース電流Ibn1が増加して、入力バッファ回路11の漏れ電流ΔIb1は減少する。入力端子INの入力電圧が減少すると、入力バッファ回路11のバイポーラトランジスタQ2のベース電流Ibn1が減少して、入力バッファ回路11の漏れ電流ΔIb1は増加する。
リーク電流ゲイン調整回路14のトランジスタQ12は、入力バッファ回路11の出力をダイオード及び分圧抵抗を介してベースへ入力することにより、入力電圧の変化を入力バッファ回路11の出力の変化として検出する。入力電圧が増加して入力バッファ回路11の出力が増加すると、トランジスタQ12のベース電流が増加して、トランジスタQ13のコレクタに流れる調整電流Igainが減少する。入力電圧が減少して入力バッファ回路11の出力が減少すると、トランジスタQ12のベース電流が減少して、トランジスタQ13のコレクタに流れる調整電流Igainが増加する。これにより、入力電圧の変化による入力バッファ回路11の漏れ電流ΔIb1の変化が吸収され、リーク電流Ileak(=ΔIb1−ΔIb2'−Igain)の変動が小さくなる 。なお、リーク電流ゲイン調整回路14は、前記回路構成に限られるものではなく、入力電圧の変化を検出して、入力電圧の変化に伴う入力バッファ回路の漏れ電流の増減分を補正する回路であればよい。
リーク電流ゲイン調整回路14の抵抗R3の抵抗値は、例えば、IC製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をIC動作状態で調整して、入力電圧が最大の時にリーク電流Ileakが零となるように調整する。ここでは、抵抗R3の抵抗値可変の一手段としてウエハレーザートリミングを例に説明したが、例えば、本願によるコンパレータ入力部を少なくとも含み集積化し、チップの外に可変抵抗器等の調整手段を用いてもよく、電流量を可変できる手段であればなんでもよい。
本実施例は、リーク電流Ileakのオフセット調整方法として、擬似入力バッファ回路12の定電流源I3の電流を調整して、擬似入力バッファ回路12の漏れ電流ΔIb2を調整するものである。これにより漏れ電流ΔIb2をさらに漏れ電流ΔIb1に近づけ、リーク電流Ileakをさらに小さくすることができる。
定電流源I3の電流は、例えば、IC製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をIC動作状態で調整して、入力電圧が最小の時にリーク電流Ileakが零となるように調整する。定電流源I3の電流をトリミングすると、トランジスタQ5のコレクタ電流が減少してベース電流Ibp2が減少し、擬似入力バッファ回路12の漏れ電流ΔIb2が減少する。リーク電流のオフセット調整方法として定電流源I3の電流をトリミングすると、調整箇所が一箇所で済み、調整用のトリミング抵抗のレイアウト面積も小さくて済む。
図4は、本発明の他の実施例の回路図である。本実施例は、リーク電流Ileakのオフセット調整方法として、擬似入力バッファ回路12の定電流源I4の電流を調整して、擬似入力バッファ回路12の漏れ電流ΔIb2を調整するものである。これにより漏れ電流ΔIb2をさらに漏れ電流ΔIb1に近づけ、リーク電流Ileakをさらに小さくすることができる。その他の回路構成は、図3の実施例と同様である。
定電流源I4の電流は、例えば、IC製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をIC動作状態で調整して、入力電圧が最小の時にリーク電流Ileakが零となるように調整する。定電流源I4の電流をトリミングすると、トランジスタQ6のコレクタ電流が減少してベース電流Ibn2が減少し、擬似入力バッファ回路12の漏れ電流ΔIb2が増加する。リーク電流のオフセット調整方法として定電流源I4の電流をトリミングすると、調整箇所が一箇所で済み、調整用のトリミング抵抗のレイアウト面積も小さくて済む。
図5は、本発明のさらに他の実施例の回路図である。本実施例は、リーク電流Ileakのオフセット調整方法として、擬似入力バッファ回路12の定電流源I3及び定電流源I4の電流を調整して、擬似入力バッファ回路12の漏れ電流ΔIb2を調整するものである。これにより漏れ電流ΔIb2をさらに漏れ電流ΔIb1に近づけ、リーク電流Ileakをさらに小さくすることができる。その他の回路構成は、図3の実施例と同様である。
定電流源I3及び定電流源I4の電流は、例えば、IC製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をIC動作状態で調整して、入力電圧が最小の時にリーク電流Ileakが零となるように調整する。定電流源I3の電流をトリミングすると、図3の実施例と同様に、擬似入力バッファ回路12の漏れ電流ΔIb2が減少する。定電流源I4の電流をトリミングすると、図4の実施例と同様に、擬似入力バッファ回路12の漏れ電流ΔIb2が増加する。リーク電流のオフセット調整方法として定電流源I3及び定電流源I4の電流をトリミングすると、漏れ電流ΔIb2を増加、減少のどちらにも調整することができる。図3、図4及び図5における定電流源I3、I4の電流調整には一手段としてウエハレーザートリミングを用いて調整する方法を述べたが、特に、ウエハレーザートリミングに限られるものではなく、他の手段で電流値を調整しても同様な効果が得られることは明らかである。
図6は、本発明のさらに他の実施例の回路図である。本実施例は、リーク電流Ileakのオフセット調整方法として、リーク電流補正回路13の抵抗R1,R2の抵抗値を調整して、リーク電流補正回路13の補正電流ΔIb2' を調整するものである。これにより、リーク電流補正回路13の補正電流ΔIb2'を さらに入力バッファ回路11の漏れ電流ΔIb1に近づけ、リーク電 流Ile akをさらに小さくすることができる。その他の回路構成は、図3の実施例と同様である。
抵抗R1,R2の抵抗値は、例えば、IC製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をIC動作状態で調整して、入力電圧が最小の時にリーク電流Ileakが零となるように調整する。抵抗R1,R2のどちらかの抵抗値をトリミングすることにより、トランジスタQ10のコレクタに流れる補正電流ΔIb2'を増加、減少のどちらにも調整することができ る。ここで、抵抗R1,R2の抵抗値は、ウエハレーザートリミングに限られるものではなく、他の手段で可変してもよく、また、抵抗R1,R2に流れる電流を制御してもよいことは前述の説明から明らかである。
上記において、コンパレータから被測定装置である半導体装置(IC、LSI等)に流れ込む、または半導体装置から流れ出るリーク電流を小さくするための回路構成等について説明した。続いて、図9を用いて、上記で説明した回路を用いて測定したリーク電流量(リーク電流値)と半導体試験装置のコンパレータの温度との関係(リーク電流の温度特性)について説明する。
なお、リーク電流量とは、被測定装置は静止状態で、かつ半導体試験装置のドライバは高インピーダンス状態で、コンパレータは被測定装置と接続された状態において、コンパレータから被測定装置へ流れ込む電流量をいう。なお、リーク電流量として、逆にコンパレータへ被測定装置から流れ出る電流量をいう場合もある。また、コンパレータの温度(コンパレータに用いられる回路素子の温度)は、コンパレータを製造する段階で温度測定用の素子を用いて測定されている。
図9に示すように、コンパレータに従来のIC(半導体装置)を用いた場合、半導体試験装置の温度変化に伴いリーク電流が大きく増加していることが分かる。従来のICでは被測定対象に流れ込むリーク電流の温度変化(特性)の絶対値は約10〜20nA/℃であった。被測定対象に流れ込むリーク電流が大きいと、被測定対象の静止状態における消費電流(LSI等内部の各ノード状態に対応したデバイス待機時の消費電流(スリープ電流))を測定することにより、そのノードの開放や短絡故障等を検出するテスト(Iddqテスト)が精密に行われない。
空冷方式により半導体試験装置の温度上昇(コンパレータのICの温度上昇)を抑えた場合、空冷方式では温度変動許容量約10〜30℃であり、例えば温度変動許容量約20℃の場合、半導体試験装置の温度上昇に伴うリーク電流の変動量は約200nA〜400nAとなる。水冷方式により温度上昇を抑えた場合、水冷方式では温度変動許容量約3〜7℃であり、例えば温度変動許容量約5℃の場合、半導体試験装置の温度上昇に伴うリーク電流の変動量は約50nA〜100nAとなる。ただし、水冷方式は冷却構造が複雑であり、小型化が難しいという問題がある。
一方、被試験装置が一般の半導体メモリ(DRAM等)の場合、半導体装置の試験において許容できるリーク電流の大きさはその種類によって異なり、LSIロジック等ほど厳しくない。例えば、許容範囲が約±500nAである半導体メモリ(DRAM等)の場合は、コンパレータに従来のICを備えた半導体試験装置でも大きな問題にはならない。しかし、LSIロジックを含む半導体装置を検査する場合、半導体装置の試験において許容できるリーク電流の大きさはその種類によって異なるが、許容範囲が約±10〜100nA(小さいほうがよい)であるため、コンパレータに従来のICを備えた半導体試験装置では測定が困難である。
上記実施例で説明したコンパレータを含む半導体試験装置(コンパレータを含むIC)は、図12に示すAの領域の性能を有し、リーク電流の温度変化割合(温度特性)を約0.5nA/℃以上5.0nA/℃以下に抑えることを特徴とする。望ましくはリーク電流の温度変化割合を約0.5nA/℃以上2.0nA/℃以下に抑える。このように、リーク電流の温度変化割合を小さくすることにより、被測定デバイスの静止状態における微小電流の測定に際して、半導体試験装置においてコンパレータの温度制御の許容幅を大きくできる半導体試験装置を提供することができる。
例えば、リーク電流の温度変化割合が約0.5nA/℃以上5.0nA/℃以下のコンパレータを含むICの温度上昇を、温度変動許容量が約20℃の空冷方式により抑えた場合、半導体試験装置の温度上昇は約10nA〜100nAとなる。温度変動許容量が約5℃である水冷方式を用いた場合、半導体試験装置の温度上昇は約2.5nA〜25nAとなる。また、リーク電流の温度変化割合が約0.5nA/℃以上2.0nA/℃以下のコンパレータを含むICの温度上昇を、温度変動許容量が約20℃の空冷方式により抑えた場合、半導体試験装置の温度上昇は約10nA〜40nAとなる。温度変動許容量が約5℃である水冷方式を用いた場合、半導体試験装置の温度上昇は約2.5nA〜10nAとなる。
このように、水冷方式のみならず、空冷方式を用いたとしても、LSIロジックを含む半導体装置の微小電流の測定を検査することができる。また空冷方式を用いることにより半導体試験装置の小型化も実現できる。
最後に、上記実施例で説明した半導体試験装置からの試験波形を用いた半導体装置の試験方法及び半導体装置の製造方法について説明する。
図10は、上記実施例によって形成された試験波形により検査され出荷される半導体装置の製造方法を示すフローチャートである。図10において、ステップS1の工程において製造された製品ウエハは、ステップS2において、P検(Pellet検査)により初期の不良選別が行われる。そして、選別された良品のウエハは、ステップS3又はS5に進む。ステップS3に進むかS5に進むかの選択は、製造設備等の関係から選択される。
ステップS3においては、製品ウエハのダイシングを行い、良品チップのみがステップS4において、CSP(Chip Size Package)やBGA(Ball Grid Array)等に個々にパッケージングされる。そして、ステップS7に進む。また、ステップS5においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップS6において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。そして、ステップS7に進む。ステップS7においては、半導体装置の検査方法が実施される。つまり、個々に分割された最終形状の製品は、バーンイン試験にかけられ最終選別がなされる。そして、最終的に良品となったものがステップS8において出荷される。
本実施例では、上記実施例で説明した半導体試験装置及び試験方法を用いて、図10の少なくともS2又はS7において検査を行う。検査工程としては、動作試験の測定及び被測定デバイスの微小電流の測定がある。動作試験の測定では、被測定対象となる被試験IC112の高速動作を試験するため、図11に示す半導体試験装置100により形成された試験波形が用いられる。
半導体試験装置100は、被試験IC112に試験波形を与え、被試験IC112から戻ってくる応答波形と、予め用意されている期待値との比較・良否判定を行うことで被試験IC112の動作試験を行う装置である。具体的には、タイミング発生器105は、基準信号発生器104から供給された原振クロックを用いて、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミング(立ち上がり/立ち下がりのタイミング)を決定するエッジクロックを発生する。これらエッジクロックは、エッジクロック間の位相ずれを調整するための遅延回路(図示せず)を経て、波形フォーマッタ107及びデジタルコンパレータ108へ供給される。
パターン発生器106は、試験波形や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ107は、タイミング発生器105から試験波形の立ち上がり/立ち下がりのタイミングを示す試験波形のタイミングエッジを受け取り、かつパターン発生器106からのテストパターンデータを受け取り、試験波形の基準となるものを形成し、試験波形としてドライバ102に出力する。ドライバ102では、波形フォーマッタ107から出力された試験波形の基準となるものを被試験IC112の信号レベルに合致させるため、その基準電圧と振幅を調整し、被試験IC112に印加する。コンパレータ103では、比較(基準)電圧発生器109より供給される基準電圧を用いて応答信号を比較判定回路の信号レベルに合致させ、被試験IC112から返ってきた応答波形の論理値電圧(L/H)の判定を行う。そして、決められた電圧値を満足していれば、デジタルコンパレータ108でパターン発生器106から送られてくる期待値との判定を行う。ここで応答結果が期待値と一致しなかった場合、このICは不良と判定され、不良判定結果がフェイルメモリに書き込まれる。
一方、被測定デバイス(被試験 IC)の静止状態における微小電流の測定 は、上記実施例で説明した方法により行われる。ここで動作試験に用いた半導体試験装置と同じ半導体試験装置を用いて被測定デバイスの静止状態における微小電流の測定を行う。
本実施例に係る半導体装置の製造では、半導体試験工程を効率的かつ精度よく行うことができるため、半導体装置の製造も効率的に行うことができる。
以上、本出願人によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
上記実施例において開示した観点の代表的なものは次の通りである。
(1)コンパレータであって、バイポーラトランジスタを用いたプッシュプル入力部を有し、被測定デバイスの出力を入力してコンパレータへ出力するバッファ手段と、バッファ手段と同じプッシュプル入力部を有し、バッファ手段に近接して設けられた擬似バッファ手段と、擬似バッファ手段のプッシュプル入力部の入力に流れる電流と同量の電流をバッファ手段のプッシュプル入力部の入力から取り出す電流補正手段とを備えたものである。
擬似バッファ手段は、バッファ手段と同じプッシュプル入力部を有するので、バッファ手段の漏れ電流とほぼ同量の漏れ電流を発生させることができる。また、擬似バッファ手段はバッファ手段に近接して設けられているので、温度変化による漏れ電流の変動は、バッファ手段と擬似バッファ手段とでほぼ同じになる。また、IC製造時のウエハ内での拡散がほぼ同じため、プッシュプル入力部のバイポーラトランジスタの電流増幅率は、バッファ手段と擬似バッファ手段とでほぼ同じになる。従って、IC製造時のウエハ内での拡散のばらつきによる漏れ電流のばらつきは、バッファ手段と擬似バッファ手段とでほぼ同じになる。電流補正手段で擬似バッファ手段の漏れ電流と同量の電流をバッファ手段の漏れ電流から取り出すことにより、全体としてリーク電流をほぼ零にすることができる。
(2)コンパレータであって、バイポーラトランジスタを用いたプッシュプル入力部を有し、被測定デバイスの出力を入力してコンパレータへ出力するバッファ手段と、前記バッファ手段と同じプッシュプル入力部を有し、前記バッファ手段に近接して設けられた擬似バッファ手段と、前記擬似バッファ手段のプッシュプル入力部の入力に流れる電流と同量の電流を前記バッファ手段のプッシュプル入力部の入力から取り出す電流補正手段と、前記バッファ手段のプッシュプル入力部の入力電圧に応じて、前記バッファ手段のプッシュプル入力部の入力に流れる電流を調整する第1の電流調整手段とを備えたものである。
第1の電流調整手段により、プッシュプル部の入力電圧の変化によるバッファ手段の漏れ電流の変化を吸収して、全体のリーク電流の変動をさらに小さくすることができる。
(3)上記(1)又は(2)に記載されたコンパレータであって、さらに擬似バッファ手段のプッシュプル入力部の入力に流れる電流を調整する(第2の)電流調整手段を備えたものである。この電流調整手段により擬似バッファ手段の漏れ電流をさらにバッファ手段の漏れ電流に近づけ、全体のリーク電流をさらに小さくすることができる。
(4)被測定デバイスの基本的動作及び機能を検査する半導体試験装置であって、上記(1)から(3)のいずれか1つに記載のコンパレータを備えたものである。これにより、従来技術の欠点であった微小電流測定時のリーク電流によって発生する誤差を少なくすると共に、上記誤差を少なくするため予めリーク電流を測定する必要がなくなる。また、測定時の温度環境変化に対して毎度リーク電流を再測定して測定時間が多大となる欠点を除去できる。また、デバイスとコンパレータ入力との間のリレーを開閉することによる測定時間の増加を防止できる。
(5)半導体装置からの応答波形の論理値電圧の判定を行うコンパレータを有する半導体試験装置であって、該コンパレータの入力部は入力バッファ回路と該入力バッファ回路からの漏れ電流と同量の漏れ電流を生じる擬似入力バッファ回路を備えるものである。
(6)上記(5)に記載の半導体試験装置であって、該半導体試験装置のコンパレータは、前記入力バッファ回路及び前記擬似入力バッファ回路に接続され、かつ該擬似入力バッファ回路で生じる漏れ電流を用いて該入力バッファ回路から試験対象となる半導体装置に流れる電流を減少させる電流補正手段を有するものである。
(7)上記(6)に記載の半導体試験装置であって、該半導体試験装置のコンパレータは、前記試験対象となる半導体装置の電圧を検出し、前記入力バッファ回路から試験対象となる半導体装置に流れる電流をさらに補正する第2の電流補正手段を有するものである。
(8)半導体装置の静止状態の消費電流を測定する半導体試験装置であって、該半導体試験装置から試験対象となる半導体装置に流れ込む又は半導体装置から流れ出るリーク電流の温度変化割合の大きさが0.5nA/℃以上5.0nA/℃以下であるものである。
(9)半導体装置の静止状態の消費電流を測定する半導体試験装置であって、該半導体試験装置から試験対象となる半導体装置に流れ込む又は半導体装置から流れ出るリーク電流は、該半導体試験装置のコンパレータの温度変化が5℃以上20℃以下の場合、該リーク電流の量が2.5nA以上100nA以下であるものである。
(10)上記(8)又は(9)に記載の半導体試験装置であって、該半導体試験装置の動作速度と最大出力振幅の関係を両対数で表したとき、動作速度50MHz、最大振幅18Vと動作速度700MHz、最大振幅2Vの2点を通る直線をしきい値として、前記しきい値より高い動作性能を持つものである。
(11)上記(8)から(10)のいずれか1つに記載の半導体試験装置であって、該半導体試験装置のコンパレータは、入力バッファ回路及び擬似入力バッファ回路を有し、該入力バッファ回路と該擬似入力バッファ回路の漏れ電流はほぼ同量であるものである。
(12)上記(11)に記載の半導体試験装置であって、該半導体試験装置のコンパレータは、前記入力バッファ回路及び前記擬似入力バッファ回路に接続され、かつ該擬似入力バッファ回路で生じる漏れ電流を用いて該入力バッファ回路から半導体装置に流れる電流を減少させる電流補正手段を有するものである。
(13)上記(11)又は(12)に記載の半導体試験装置であって、前記試験対象となる半導体装置の電圧を検出し、前記入力バッファ回路から試験対象となる半導体装置に流れ込む、または半導体装置から流れ出る電流をさらに補正する第2の電流補正手段を有するものである。
(14)上記(4)から(13)のいずれかに記載の半導体試験装置であって、該半導体試験装置は冷却手段として空冷手段を備えるものである。
(15)上記(4)から(13)のいずれかに記載の半導体試験装置であって、前記半導体装置はLSIロジック回路を含むことを特徴とするものである。
(16)半導体装置の静止状態の消費電流を測定する半導体試験方法であって、入力バッファ回路及び擬似入力バッファ回路を備えたコンパレータを有する半導体試験装置から試験対象となる半導体装置に流れ込む、または半導体装置から流れ出るリーク電流の温度変化割合の大きさが0.5nA/℃以上5.0nA/℃以下とした状態で、該半導体装置の静止状態の消費電流を測定する半導体試験方法である。
(17)半導体ウエハに回路素子を作り込む工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハの状態で、またはダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、該検査工程は該半導体装置の動作試験を行う第1の工程と、入力バッファ回路及び擬似入力バッファ回路を備えたコンパレータを有する半導体試験装置を用いて試験対象となる半導体装置に流れ込む又は半導体装置から流れ出るリーク電流の温度変化割合の大きさが0.5nA/℃以上5.0nA/℃以下とした状態で、該半導体装置の静止状態の消費電流を測定する第2の工程を有する半導体装置の製造方法である。