JP3851176B2 - コンパレータ及び半導体試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（半導体デバイス）の電気的特性を検査する半導体試験装置及びそのコンパレータに関する。特に微小電流を測定するのに好適な半導体試験装置及びそのコンパレータに関する。
【０００２】
【従来の技術】
半導体試験装置は、被測定デバイス（ＩＣ、ＬＳＩ等の半導体装置）へ所定のパターンデータの試験波形を与え、それによる被測定デバイスの出力データを読み取り、予め用意した期待値データと比較することによって、被測定デバイスの基本的動作及び機能に問題が無いかどうかを検査するものである。被測定デバイスへの入出力を行う半導体試験装置のピンエレクトロニクスには、被測定デバイスの入出力端子に応じた複数のドライバ及びコンパレータが設けられている。
【０００３】
一方、半導体装置の製造における半導体装置の検査工程では、半導体試験装置による被測定デバイスの良否判定試験の一つとして、ＬＳＩ内部の各ノード状態に対応したデバイス待機時（デバイス静止状態）の消費電流（スリープ電流）を測定することにより、そのノードの開放や短絡故障、絶縁不良等を検出するテスト方法（Ｉｄｄｑテスト）がある。このようなＩｄｄｑテストに用いられる半導体試験装置の構成を図８に示す。図８において、２１は被測定デバイス、２２はデバイス駆動電源、２３は電流検出部２３１と電流判定部２３２からなる電流測定部、２４はピンエレクトロニクスのドライバ２４１とコンパレータ２４２からなるドライバ・コンパレータ部（ピンエレクトロニクス部）、２５は被測定デバイス２１とピンエレクトロニクスのドライバ・コンパレータ部２４を切り離すためのリレーである。また、ドライバ２４１には、被測定デバイス２１からの信号をコンパレータ２４２が受け取る時、ドライバ出力インピーダンスを高インピーダンス状態に設定する電気的なスイッチ２４３が設けられている。
【０００４】
このような構成でＩｄｄｑテストを行うときには、スイッチ２４３を開放にしてドライバ２４１を高インピーダンス状態にし、電流測定部２３により被測定デバイス２１が待機時（デバイス静止状態）に流れる電流（スリープ電流）を測定する。被測定デバイス２１の内部で短絡や開放等の故障が発生すると、電流測定部２３で測定する電流値が変化（異常電流を検出）するので、被測定デバイス２１の良否を判定することができる。
【０００５】
このようなＩｄｄｑテストでは、被測定デバイス２１に流れる電流を正確に測定する必要がある。ドライバ２４１では、高インピーダンス状態に設定するスイッチ２４３により、被測定デバイス２１へ流れ出す（あるいは被測定デバイス２１から流れ込む）リーク電流を１ｎＡ以下に抑えることが可能である。しかしながら、コンパレータ２４２は、高速、微小信号を扱うため、スイッチ２４３のようなスイッチを内蔵することができず、常に動作状態にしてあり、バイポーラトランジスタを用いたコンパレータでは数μＡものリーク電流が発生して、微小なスリープ電流を測定する際に大きな誤差となる。
【０００６】
従来技術として、Ｉｄｄｑテストのときには図８に示すリレー２５を開放にしてコンパレータ部のリーク電流の影響を除く方法もあるが、リレー２５の動作に時間がかかり、測定時間が長くなってしまう欠点がある。また、特開２００１−２０８８０１号公報に記載のように、予め各ドライバ・コンパレータ部２４のリーク電流を測定、保存しておき、Ｉｄｄｑテストの際に保存しておいたリーク電流のデータを基に演算で補正をかける方法もあるが、半導体試験装置のドライバ・コンパレータ回路は数千ピンあるため、予めリーク電流を測定するにも時間がかかり、またリーク電流は温度変動が大きいため、半導体試験装置の温度使用環境が変化するたびにリーク電流を測定、保存し直す必要がある。
【０００７】
コンパレータのリーク電流を減少するためコンパレータの前段にバッファ回路としてコンパレータ入力回路（コンパレータ入力部）を設け、リーク電流を回路的に補正する方法も提案されている。図７は、従来の半導体試験装置のコンパレータ入力回路の回路図である。コンパレータ入力回路の入力端子ＩＮには、被測定デバイスの入出力端子が接続される。コンパレータ入力回路は、入力端子ＩＮから入力した被測定デバイスの出力をコンパレータ１０へ出力する入力バッファ回路１と、リーク電流補正回路３とで構成されている。入力バッファ回路１は、バイポーラトランジスタＱ１，Ｑ２を用いてプッシュプル入力部を構成しており、入力電圧を広範囲に採れ、かつ動作速度が速い。しかしながら、ｐｎｐ型のバイポーラトランジスタＱ１とｎｐｎ型のバイポーラトランジスタＱ２とでは電流増幅率の違いからベース電流Ｉｂｐ，Ｉｂｎが異なり、漏れ電流ΔＩｂ＝Ｉｂｐ−Ｉｂｎが発生して、このままでは入力端子ＩＮへリーク電流として流れてしまう。
【０００８】
被測定デバイスのスリープ電流等のような微小電流を測定する場合、被測定デバイスに接続された半導体試験装置の入出力端子のリーク電流が大きいと、測定誤差が増大する。なお、リーク電流補正回路３は、抵抗Ｒの抵抗値をＩＣ製造後のウエハレーザートリミング等により調整して、リーク電流補正回路３に流れ込む補正電流ΔＩｂ'を漏れ電流ΔＩｂと等しくすることにより、入力 端子ＩＮへのリーク電流Ｉｌｅａｋを零にするものである。
【０００９】
【発明が解決しようとする課題】
図７に示した従来のコンパレータ入力回路は、温度変化により、リーク電流補正回路３の補正電流ΔＩｂ'が大きく変化する。また、被測定デバイスの出 力電圧が広範囲に変化するため、プッシュプル部の入力電圧（被測定デバイスの出力電圧）の変化により、バイポーラトランジスタＱ１，Ｑ２のエミッタ−コレクタ間の電圧が変化して、漏れ電流ΔＩｂが変化する。これらの原因により、リーク電流Ｉｌｅａｋの変動が大きいという問題があった。
【００１０】
さらに、図７に示した従来のコンパレータ入力回路は、ＩＣ製造後のウエハレーザートリミングのばらつきにより、抵抗Ｒの抵抗値がばらついて、リーク電流補正回路３の補正電流ΔＩｂ'にばらつきが発生する。また、ＩＣ製造時 のウエハ内での拡散のばらつきにより、バイポーラトランジスタＱ１，Ｑ２の電流増幅率がばらついて、漏れ電流ΔＩｂにばらつきが発生する。これらの原因により、リーク電流Ｉｌｅａｋには製造時のばらつきがあった。
【００１１】
これに対し、入力端子に接合形ＦＥＴ（ＪＦＥＴ）のソースを接続したＪＦＥＴソースフォロワ方式のコンパレータ入力回路がある。ＪＦＥＴソースフォロワ方式は、入力に接合形ＦＥＴを用いているため、リーク電流を数ｎＡ以下にすることができる。しかし、しきい値電圧のばらつきが大きいためオフセット電圧の補正回路が必要となる。このオフセット電圧補正回路を設けた接合形ＦＥＴ（ＪＦＥＴ）を有する半導体試験装置は、特に出力振幅が大きい半導体装置を試験するときには動作速度が遅くなってしまうという問題があった。
【００１２】
本発明は、動作速度が速く、温度変化に伴うリーク電流の変動が小さいコンパレータ及び該コンパレータを備えた半導体試験装置を提供することを目的とする。さらに、出力振幅の大きい半導体装置を試験することを目的とする。
【００１３】
本発明はまた、動作速度が速く、入力電圧の変化に伴うリーク電流の変動が小さいコンパレータ及び該コンパレータを備えた半導体試験装置を提供することを目的とする。さらに、出力振幅の大きい半導体装置を試験することを目的とする。
【００１４】
本発明はまた、動作速度が速く、各コンパレータ間におけるリーク電流のばらつきが小さいコンパレータ及び該コンパレータを備えた半導体試験装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次の通りである。
【００１６】
半導体試験装置のコンパレータであって、バイポーラトランジスタを用いたプッシュプル入力部を有し、被測定デバイスの出力を入力してコンパレータへ出力するバッファ手段と、バッファ手段と同じプッシュプル入力部を有し、バッファ手段に近接して設けられた擬似バッファ手段と、擬似バッファ手段のプッシュプル入力部の入力に流れる電流と同量の電流をバッファ手段のプッシュプル入力部の入力から取り出す電流補正手段と、バッファ手段のプッシュプル入力部の入力電圧に応じて、バッファ手段のプッシュプル入力部の入力に流れる電流を調整する第１の電流調整手段とを備えたものである。
【００１７】
また、上記コンパレータであって、さらに、擬似バッファ手段のプッシュプル入力部の入力に流れる電流を調整する第２の電流調整手段を備えたものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に従って説明する。図１は、本発明の一実施の形態による半導体試験装置のコンパレータの入力部（コンパレータ入力回路）の概略構成を示す図である。コンパレータ入力回路は、入力バッファ回路１１、擬似入力バッファ回路１２、及びリーク電流補正回路１３を含んで構成されている。コンパレータ入力回路の入力端子ＩＮには、被測定デバイスの入出力端子が接続され、出力端子ＯＵＴには、コンパレータが接続される。
【００１９】
入力バッファ回路１１は、バイポーラトランジスタを用いたプッシュプル入力部を有し、入力端子ＩＮから入力した被測定デバイスの出力を出力端子ＯＵＴに接続されたコンパレータへ出力する。入力バッファ回路１１は、プッシュプル入力部にバイポーラトランジスタを使用しているため、動作速度は速く、被測定デバイスの電圧範囲を広く採ることができるが、プッシュプル入力部のバイポーラトランジスタのベース電流の違いによって漏れ電流ΔＩｂ１を発生する。
【００２０】
擬似入力バッファ回路１２は、入力バッファ回路１１と同じプッシュプル入力部を有し、入力バッファ回路１１に近接して設けられている。擬似入力バッファ回路１２は、入力バッファ回路１１と同じプッシュプル入力部を有するので、入力バッファ回路１１の漏れ電流ΔＩｂ１とほぼ同量の漏れ電流ΔＩｂ２を発生する。擬似入力バッファ回路１２は入力バッファ回路１１に近接して設けられているので、温度変化による漏れ電流ΔＩｂ２の変動は、漏れ電流ΔＩｂ１の変動とほぼ同じになる。また、擬似入力バッファ回路１２は入力バッファ回路１１に近接して設けられているので、ＩＣ製造時のウエハ内での拡散がほぼ同じで、擬似入力バッファ回路１２のプッシュプル入力部のバイポーラトランジスタの電流増幅率は、入力バッファ回路１１のプッシュプル入力部のバイポーラトランジスタの電流増幅率とほぼ同じになる。従って、ＩＣ製造時のウエハ内での拡散のばらつきによる漏れ電流ΔＩｂ２のばらつきは、漏れ電流ΔＩｂ１のばらつきとほぼ同じとなる。
【００２１】
リーク電流補正回路１３は、入力バッファ回路１１の入力及び擬似入力バッファ回路１２の入力に接続され、擬似入力バッファ回路１２の入力に流れる漏れ電流ΔＩｂ２を検出して、検出した漏れ電流ΔＩｂ２と同量の補正電流ΔＩｂ２' を入力バッファ回路１１の入力から引き込む。これにより、コンパレー タ入力 回路の入力端子ＩＮに流れるリーク電流Ｉｌｅａｋ（＝ΔＩｂ１−ΔＩｂ２'＝ ΔＩｂ１−ΔＩｂ２）は、ほぼ零となる。
【００２２】
なお、コンパレータ入力部を除くコンパレータ１０からの漏れ電流は入力バッファ回路１１の存在により入力端子ＩＮには流れない。従って、入力バッファ回路１１からの漏れ電流Ｉｂ１が擬似入力バッファ回路１２の漏れ電流Ｉｂ２により零になれば、コンパレータ入力回路を含むコンパレータ全体からのリーク電流が実質的に零となる。
【００２３】
なお、実施例においてコンパレータ入力回路がコンパレータ１０と別々に記載されているが、これは必ずしもコンパレータ１０とコンパレータ入力回路を別々に設けていることを意味するものではない。各実施例の効果を達成する限り、コンパレータ入力回路はコンパレータに含まれるものであっても、コンパレータと別途設けられたものであってもよい。
【００２４】
さらに、本出願人は、コンパレータ入力回路を構成する素子の動作速度と最大出力振幅の関係を検討した。その結果を図１２に示す。図１２において動作速度と最大出力振幅を対数軸にとると、従来技術で説明したＪＦＥＴソースフォロワ方式で実現可能な範囲は、動作速度５０ＭＨｚ、最大出力振幅１８Ｖと、動作速度７００ＭＨｚ、最大出力振幅２Ｖの点を通る直線以下の領域Ｂとなる。つまり、オフセット電圧補正回路を設けた場合であっても、被測定デバイスの出力振幅が大きい場合には、動作速度が遅い。
【００２５】
一方、本発明に係る本実施例及び他の実施例に記載されたコンパレータであり、かつ図１２の領域Ａの特性を有する半導体素子を含むコンパレータを備えた半導体試験装置であれば、動作速度が速くかつ出力振幅の大きい被測定デバイス（被測定半導体装置）を検査することができる。
【００２６】
図２は、本発明の他の実施の形態による半導体試験装置のコンパレータ入力部の概略構成を示す図である。コンパレータ入力部は、入力バッファ回路１１、擬似入力バッファ回路１２、リーク電流補正回路１３、及びリーク電流ゲイン調整回路１４を含んで構成されている。入力バッファ回路１１、擬似入力バッファ回路１２及びリーク電流補正回路１３の構成及び動作は、図１に示した実施の形態と同様である。
【００２７】
被測定デバイスの出力電圧は広範囲に変化するため、入力端子ＩＮの入力電圧の変化により、入力バッファ回路１１のバイポーラトランジスタのエミッタ−コレクタ間電圧が変化して、漏れ電流ΔＩｂ１が変化する。リーク電流ゲイン調整回路１４は、入力端子ＩＮの入力電圧を検出し、入力電圧に応じた調整電流Ｉｇａｉｎを入力バッファ回路１１の入力から取り込むことにより、入力バッファ回路１１の入力に流れる電流を調整する。これによりリーク電流ゲイン調整回路１４は、入力電圧の変化による入力バッファ回路１１の漏れ電流ΔＩｂ１の変化を吸収して、リーク電流Ｉｌｅａｋ（＝ΔＩｂ１−ΔＩｂ２'− Ｉｇａｉｎ）の変動をさらに小さくする。
【００２８】
以上説明した実施の形態において、さらに、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２を調整することによりリーク電流Ｉｌｅａｋのオフセットを調整するリーク電流オフセット調整手段を設けることができる。リーク電流オフセット調整手段は、擬似入力バッファ回路１２の内部回路を利用することができる。リーク電流オフセット調整手段により擬似入力バッファ回路１２の漏れ電流ΔＩｂ２をさらに入力バッファ回路１１の漏れ電流ΔＩｂ１に近づけ、リーク電流Ｉｌｅａｋをさらに小さくすることができる。
【００２９】
以下、本発明の実施例を添付図面に従って説明するが、本発明はこれらの実施例に限られるものではない。図３は、本発明の一実施例の回路図である。入力バッファ回路１１のバイポーラトランジスタＱ１，Ｑ２は、電圧利得１倍のプッシュプル入力部を構成している。トランジスタＱ３，Ｑｄ３、及びトランジスタＱ４，Ｑｄ４は、出力端子ＯＵＴに接続されるコンパレータを駆動するためのインバーテッドダーリントン部を構成している。ここで、トランジスタＱ３，Ｑｄ３，Ｑ４，Ｑｄ４から構成されるインバーテッドダーリントン部は、特にインバーテッドダーリントン接続に限られるものではなく、他のバッファ回路でもよい。入力バッファ回路１１では、バイポーラトランジスタＱ１，Ｑ２のベース電流Ｉｂｐ１，Ｉｂｎ１の違いにより、漏れ電流ΔＩｂ１＝Ｉｂｐ１−Ｉｂｎ１が発生する。
【００３０】
擬似入力バッファ回路１２のバイポーラトランジスタＱ５はバイポーラトランジスタＱ１と同じトランジスタであり、そのベース電流Ｉｂｐ２はバイポーラトランジスタＱ１のベース電流Ｉｂｐ１とほぼ等しい。バイポーラトランジスタＱ６はバイポーラトランジスタＱ２と同じトランジスタであり、そのベース電流Ｉｂｎ２はバイポーラトランジスタＱ２のベース電流Ｉｂｎ１とほぼ等しい。バイポーラトランジスタＱ５，Ｑ６は、入力バッファ回路１１のプッシュプル入力部と同じプッシュプル入力部を構成している。擬似入力バッファ回路１２では、バイポーラトランジスタＱ５，Ｑ６のベース電流Ｉｂｐ２，Ｉｂｎ２の違いにより、漏れ電流ΔＩｂ２＝Ｉｂｐ２−Ｉｂｎ２が発生する。発生した漏れ電流ΔＩｂ２は、入力バッファ回路１１の漏れ電流ΔＩｂ１とほぼ等しい。なお、定電流源Ｉ１とＩ３、Ｉ２とＩ４はそれぞれ同量の電流を流す定電流源である。
【００３１】
リーク電流補正回路１３は、トランジスタＱ１０，Ｑ１１からなるカレントミラー回路で構成されている。抵抗Ｒ１，Ｒ２は、トランジスタＱ１０，Ｑ１１のバイアス電圧を発生している。トランジスタＱ１１のコレクタに擬似入力バッファ回路１２の漏れ電流ΔＩｂ２が流れると、トランジスタＱ１０のコレクタには漏れ電流ΔＩｂ２と同量の補正電流ΔＩｂ２'が流れる。入力バッフ ァ回路１１の漏れ電流ΔＩｂ１から補正電流ΔＩｂ２'を引いたΔＩｂ１−Δ Ｉｂ２'（＝ ΔＩｂ１−ΔＩｂ２）は、ほぼ零となる。なお、リーク電流補正 回路１３は、 カレントミラー回路の構成に限られるものではなく、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２と同量の電流を引き込める電流補正回路であればよい。
【００３２】
入力端子ＩＮの入力電圧が増加すると、入力バッファ回路１１のバイポーラトランジスタＱ２のベース電流Ｉｂｎ１が増加して、入力バッファ回路１１の漏れ電流ΔＩｂ１は減少する。入力端子ＩＮの入力電圧が減少すると、入力バッファ回路１１のバイポーラトランジスタＱ２のベース電流Ｉｂｎ１が減少して、入力バッファ回路１１の漏れ電流ΔＩｂ１は増加する。
【００３３】
リーク電流ゲイン調整回路１４のトランジスタＱ１２は、入力バッファ回路１１の出力をダイオード及び分圧抵抗を介してベースへ入力することにより、入力電圧の変化を入力バッファ回路１１の出力の変化として検出する。入力電圧が増加して入力バッファ回路１１の出力が増加すると、トランジスタＱ１２のベース電流が増加して、トランジスタＱ１３のコレクタに流れる調整電流Ｉｇａｉｎが減少する。入力電圧が減少して入力バッファ回路１１の出力が減少すると、トランジスタＱ１２のベース電流が減少して、トランジスタＱ１３のコレクタに流れる調整電流Ｉｇａｉｎが増加する。これにより、入力電圧の変化による入力バッファ回路１１の漏れ電流ΔＩｂ１の変化が吸収され、リーク電流Ｉｌｅａｋ（＝ΔＩｂ１−ΔＩｂ２'−Ｉｇａｉｎ）の変動が小さくなる 。なお、リーク電流ゲイン調整回路１４は、前記回路構成に限られるものではなく、入力電圧の変化を検出して、入力電圧の変化に伴う入力バッファ回路の漏れ電流の増減分を補正する回路であればよい。
【００３４】
リーク電流ゲイン調整回路１４の抵抗Ｒ３の抵抗値は、例えば、ＩＣ製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をＩＣ動作状態で調整して、入力電圧が最大の時にリーク電流Ｉｌｅａｋが零となるように調整する。ここでは、抵抗Ｒ３の抵抗値可変の一手段としてウエハレーザートリミングを例に説明したが、例えば、本願によるコンパレータ入力部を少なくとも含み集積化し、チップの外に可変抵抗器等の調整手段を用いてもよく、電流量を可変できる手段であればなんでもよい。
【００３５】
本実施例は、リーク電流Ｉｌｅａｋのオフセット調整方法として、擬似入力バッファ回路１２の定電流源Ｉ３の電流を調整して、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２を調整するものである。これにより漏れ電流ΔＩｂ２をさらに漏れ電流ΔＩｂ１に近づけ、リーク電流Ｉｌｅａｋをさらに小さくすることができる。
【００３６】
定電流源Ｉ３の電流は、例えば、ＩＣ製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をＩＣ動作状態で調整して、入力電圧が最小の時にリーク電流Ｉｌｅａｋが零となるように調整する。定電流源Ｉ３の電流をトリミングすると、トランジスタＱ５のコレクタ電流が減少してベース電流Ｉｂｐ２が減少し、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２が減少する。リーク電流のオフセット調整方法として定電流源Ｉ３の電流をトリミングすると、調整箇所が一箇所で済み、調整用のトリミング抵抗のレイアウト面積も小さくて済む。
【００３７】
図４は、本発明の他の実施例の回路図である。本実施例は、リーク電流Ｉｌｅａｋのオフセット調整方法として、擬似入力バッファ回路１２の定電流源Ｉ４の電流を調整して、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２を調整するものである。これにより漏れ電流ΔＩｂ２をさらに漏れ電流ΔＩｂ１に近づけ、リーク電流Ｉｌｅａｋをさらに小さくすることができる。その他の回路構成は、図３の実施例と同様である。
【００３８】
定電流源Ｉ４の電流は、例えば、ＩＣ製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をＩＣ動作状態で調整して、入力電圧が最小の時にリーク電流Ｉｌｅａｋが零となるように調整する。定電流源Ｉ４の電流をトリミングすると、トランジスタＱ６のコレクタ電流が減少してベース電流Ｉｂｎ２が減少し、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２が増加する。リーク電流のオフセット調整方法として定電流源Ｉ４の電流をトリミングすると、調整箇所が一箇所で済み、調整用のトリミング抵抗のレイアウト面積も小さくて済む。
【００３９】
図５は、本発明のさらに他の実施例の回路図である。本実施例は、リーク電流Ｉｌｅａｋのオフセット調整方法として、擬似入力バッファ回路１２の定電流源Ｉ３及び定電流源Ｉ４の電流を調整して、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２を調整するものである。これにより漏れ電流ΔＩｂ２をさらに漏れ電流ΔＩｂ１に近づけ、リーク電流Ｉｌｅａｋをさらに小さくすることができる。その他の回路構成は、図３の実施例と同様である。
【００４０】
定電流源Ｉ３及び定電流源Ｉ４の電流は、例えば、ＩＣ製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をＩＣ動作状態で調整して、入力電圧が最小の時にリーク電流Ｉｌｅａｋが零となるように調整する。定電流源Ｉ３の電流をトリミングすると、図３の実施例と同様に、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２が減少する。定電流源Ｉ４の電流をトリミングすると、図４の実施例と同様に、擬似入力バッファ回路１２の漏れ電流ΔＩｂ２が増加する。リーク電流のオフセット調整方法として定電流源Ｉ３及び定電流源Ｉ４の電流をトリミングすると、漏れ電流ΔＩｂ２を増加、減少のどちらにも調整することができる。図３、図４及び図５における定電流源Ｉ３、Ｉ４の電流調整には一手段としてウエハレーザートリミングを用いて調整する方法を述べたが、特に、ウエハレーザートリミングに限られるものではなく、他の手段で電流値を調整しても同様な効果が得られることは明らかである。
【００４１】
図６は、本発明のさらに他の実施例の回路図である。本実施例は、リーク電流Ｉｌｅａｋのオフセット調整方法として、リーク電流補正回路１３の抵抗Ｒ１，Ｒ２の抵抗値を調整して、リーク電流補正回路１３の補正電流ΔＩｂ２' を調整するものである。これにより、リーク電流補正回路１３の補正電流ΔＩｂ２'を さらに入力バッファ回路１１の漏れ電流ΔＩｂ１に近づけ、リーク電 流Ｉｌｅ ａｋをさらに小さくすることができる。その他の回路構成は、図３の実施例と同様である。
【００４２】
抵抗Ｒ１，Ｒ２の抵抗値は、例えば、ＩＣ製造後のウエハレーザートリミングによりチップ上のトリミング抵抗をＩＣ動作状態で調整して、入力電圧が最小の時にリーク電流Ｉｌｅａｋが零となるように調整する。抵抗Ｒ１，Ｒ２のどちらかの抵抗値をトリミングすることにより、トランジスタＱ１０のコレクタに流れる補正電流ΔＩｂ２'を増加、減少のどちらにも調整することができ る。ここで、抵抗Ｒ１，Ｒ２の抵抗値は、ウエハレーザートリミングに限られるものではなく、他の手段で可変してもよく、また、抵抗Ｒ１，Ｒ２に流れる電流を制御してもよいことは前述の説明から明らかである。
【００４３】
上記において、コンパレータから被測定装置である半導体装置（ＩＣ、ＬＳＩ等）に流れ込む、または半導体装置から流れ出るリーク電流を小さくするための回路構成等について説明した。続いて、図９を用いて、上記で説明した回路を用いて測定したリーク電流量（リーク電流値）と半導体試験装置のコンパレータの温度との関係（リーク電流の温度特性）について説明する。
【００４４】
なお、リーク電流量とは、被測定装置は静止状態で、かつ半導体試験装置のドライバは高インピーダンス状態で、コンパレータは被測定装置と接続された状態において、コンパレータから被測定装置へ流れ込む電流量をいう。なお、リーク電流量として、逆にコンパレータへ被測定装置から流れ出る電流量をいう場合もある。また、コンパレータの温度（コンパレータに用いられる回路素子の温度）は、コンパレータを製造する段階で温度測定用の素子を用いて測定されている。
【００４５】
図９に示すように、コンパレータに従来のＩＣ（半導体装置）を用いた場合、半導体試験装置の温度変化に伴いリーク電流が大きく増加していることが分かる。従来のＩＣでは被測定対象に流れ込むリーク電流の温度変化（特性）の絶対値は約１０〜２０ｎＡ／℃であった。被測定対象に流れ込むリーク電流が大きいと、被測定対象の静止状態における消費電流（ＬＳＩ等内部の各ノード状態に対応したデバイス待機時の消費電流（スリープ電流））を測定することにより、そのノードの開放や短絡故障等を検出するテスト（Ｉｄｄｑテスト）が精密に行われない。
【００４６】
空冷方式により半導体試験装置の温度上昇（コンパレータのＩＣの温度上昇）を抑えた場合、空冷方式では温度変動許容量約１０〜３０℃であり、例えば温度変動許容量約２０℃の場合、半導体試験装置の温度上昇に伴うリーク電流の変動量は約２００ｎＡ〜４００ｎＡとなる。水冷方式により温度上昇を抑えた場合、水冷方式では温度変動許容量約３〜７℃であり、例えば温度変動許容量約５℃の場合、半導体試験装置の温度上昇に伴うリーク電流の変動量は約５０ｎＡ〜１００ｎＡとなる。ただし、水冷方式は冷却構造が複雑であり、小型化が難しいという問題がある。
【００４７】
一方、被試験装置が一般の半導体メモリ（ＤＲＡＭ等）の場合、半導体装置の試験において許容できるリーク電流の大きさはその種類によって異なり、ＬＳＩロジック等ほど厳しくない。例えば、許容範囲が約±５００ｎＡである半導体メモリ（ＤＲＡＭ等）の場合は、コンパレータに従来のＩＣを備えた半導体試験装置でも大きな問題にはならない。しかし、ＬＳＩロジックを含む半導体装置を検査する場合、半導体装置の試験において許容できるリーク電流の大きさはその種類によって異なるが、許容範囲が約±１０〜１００ｎＡ（小さいほうがよい）であるため、コンパレータに従来のＩＣを備えた半導体試験装置では測定が困難である。
【００４８】
上記実施例で説明したコンパレータを含む半導体試験装置（コンパレータを含むＩＣ）は、図１２に示すＡの領域の性能を有し、リーク電流の温度変化割合（温度特性）を約０．５ｎＡ／℃以上５．０ｎＡ／℃以下に抑えることを特徴とする。望ましくはリーク電流の温度変化割合を約０．５ｎＡ／℃以上２．０ｎＡ／℃以下に抑える。このように、リーク電流の温度変化割合を小さくすることにより、被測定デバイスの静止状態における微小電流の測定に際して、半導体試験装置においてコンパレータの温度制御の許容幅を大きくできる半導体試験装置を提供することができる。
【００４９】
例えば、リーク電流の温度変化割合が約０．５ｎＡ／℃以上５．０ｎＡ／℃以下のコンパレータを含むＩＣの温度上昇を、温度変動許容量が約２０℃の空冷方式により抑えた場合、半導体試験装置の温度上昇は約１０ｎＡ〜１００ｎＡとなる。温度変動許容量が約５℃である水冷方式を用いた場合、半導体試験装置の温度上昇は約２．５ｎＡ〜２５ｎＡとなる。また、リーク電流の温度変化割合が約０．５ｎＡ／℃以上２．０ｎＡ／℃以下のコンパレータを含むＩＣの温度上昇を、温度変動許容量が約２０℃の空冷方式により抑えた場合、半導体試験装置の温度上昇は約１０ｎＡ〜４０ｎＡとなる。温度変動許容量が約５℃である水冷方式を用いた場合、半導体試験装置の温度上昇は約２．５ｎＡ〜１０ｎＡとなる。
【００５０】
このように、水冷方式のみならず、空冷方式を用いたとしても、ＬＳＩロジックを含む半導体装置の微小電流の測定を検査することができる。また空冷方式を用いることにより半導体試験装置の小型化も実現できる。
【００５１】
最後に、上記実施例で説明した半導体試験装置からの試験波形を用いた半導体装置の試験方法及び半導体装置の製造方法について説明する。
【００５２】
図１０は、上記実施例によって形成された試験波形により検査され出荷される半導体装置の製造方法を示すフローチャートである。図１０において、ステップＳ１の工程において製造された製品ウエハは、ステップＳ２において、Ｐ検（Ｐｅｌｌｅｔ検査）により初期の不良選別が行われる。そして、選別された良品のウエハは、ステップＳ３又はＳ５に進む。ステップＳ３に進むかＳ５に進むかの選択は、製造設備等の関係から選択される。
【００５３】
ステップＳ３においては、製品ウエハのダイシングを行い、良品チップのみがステップＳ４において、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等に個々にパッケージングされる。そして、ステップＳ７に進む。また、ステップＳ５においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップＳ６において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。そして、ステップＳ７に進む。ステップＳ７においては、半導体装置の検査方法が実施される。つまり、個々に分割された最終形状の製品は、バーンイン試験にかけられ最終選別がなされる。そして、最終的に良品となったものがステップＳ８において出荷される。
【００５４】
本実施例では、上記実施例で説明した半導体試験装置及び試験方法を用いて、図１０の少なくともＳ２又はＳ７において検査を行う。検査工程としては、動作試験の測定及び被測定デバイスの微小電流の測定がある。動作試験の測定では、被測定対象となる被試験ＩＣ１１２の高速動作を試験するため、図１１に示す半導体試験装置１００により形成された試験波形が用いられる。
【００５５】
半導体試験装置１００は、被試験ＩＣ１１２に試験波形を与え、被試験ＩＣ１１２から戻ってくる応答波形と、予め用意されている期待値との比較・良否判定を行うことで被試験ＩＣ１１２の動作試験を行う装置である。具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミング（立ち上がり／立ち下がりのタイミング）を決定するエッジクロックを発生する。これらエッジクロックは、エッジクロック間の位相ずれを調整するための遅延回路（図示せず）を経て、波形フォーマッタ１０７及びデジタルコンパレータ１０８へ供給される。
【００５６】
パターン発生器１０６は、試験波形や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５から試験波形の立ち上がり／立ち下がりのタイミングを示す試験波形のタイミングエッジを受け取り、かつパターン発生器１０６からのテストパターンデータを受け取り、試験波形の基準となるものを形成し、試験波形としてドライバ１０２に出力する。ドライバ１０２では、波形フォーマッタ１０７から出力された試験波形の基準となるものを被試験ＩＣ１１２の信号レベルに合致させるため、その基準電圧と振幅を調整し、被試験ＩＣ１１２に印加する。コンパレータ１０３では、比較（基準）電圧発生器１０９より供給される基準電圧を用いて応答信号を比較判定回路の信号レベルに合致させ、被試験ＩＣ１１２から返ってきた応答波形の論理値電圧（Ｌ／Ｈ）の判定を行う。そして、決められた電圧値を満足していれば、デジタルコンパレータ１０８でパターン発生器１０６から送られてくる期待値との判定を行う。ここで応答結果が期待値と一致しなかった場合、このＩＣは不良と判定され、不良判定結果がフェイルメモリに書き込まれる。
【００５７】
一方、被測定デバイス（被試験 ＩＣ）の静止状態における微小電流の測定 は、上記実施例で説明した方法により行われる。ここで動作試験に用いた半導体試験装置と同じ半導体試験装置を用いて被測定デバイスの静止状態における微小電流の測定を行う。
【００５８】
本実施例に係る半導体装置の製造では、半導体試験工程を効率的かつ精度よく行うことができるため、半導体装置の製造も効率的に行うことができる。
【００５９】
以上、本出願人によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
上記実施例において開示した観点の代表的なものは次の通りである。
【００６１】
（１）コンパレータであって、バイポーラトランジスタを用いたプッシュプル入力部を有し、被測定デバイスの出力を入力してコンパレータへ出力するバッファ手段と、バッファ手段と同じプッシュプル入力部を有し、バッファ手段に近接して設けられた擬似バッファ手段と、擬似バッファ手段のプッシュプル入力部の入力に流れる電流と同量の電流をバッファ手段のプッシュプル入力部の入力から取り出す電流補正手段とを備えたものである。
【００６２】
擬似バッファ手段は、バッファ手段と同じプッシュプル入力部を有するので、バッファ手段の漏れ電流とほぼ同量の漏れ電流を発生させることができる。また、擬似バッファ手段はバッファ手段に近接して設けられているので、温度変化による漏れ電流の変動は、バッファ手段と擬似バッファ手段とでほぼ同じになる。また、ＩＣ製造時のウエハ内での拡散がほぼ同じため、プッシュプル入力部のバイポーラトランジスタの電流増幅率は、バッファ手段と擬似バッファ手段とでほぼ同じになる。従って、ＩＣ製造時のウエハ内での拡散のばらつきによる漏れ電流のばらつきは、バッファ手段と擬似バッファ手段とでほぼ同じになる。電流補正手段で擬似バッファ手段の漏れ電流と同量の電流をバッファ手段の漏れ電流から取り出すことにより、全体としてリーク電流をほぼ零にすることができる。
【００６３】
（２）コンパレータであって、バイポーラトランジスタを用いたプッシュプル入力部を有し、被測定デバイスの出力を入力してコンパレータへ出力するバッファ手段と、前記バッファ手段と同じプッシュプル入力部を有し、前記バッファ手段に近接して設けられた擬似バッファ手段と、前記擬似バッファ手段のプッシュプル入力部の入力に流れる電流と同量の電流を前記バッファ手段のプッシュプル入力部の入力から取り出す電流補正手段と、前記バッファ手段のプッシュプル入力部の入力電圧に応じて、前記バッファ手段のプッシュプル入力部の入力に流れる電流を調整する第１の電流調整手段とを備えたものである。
【００６４】
第１の電流調整手段により、プッシュプル部の入力電圧の変化によるバッファ手段の漏れ電流の変化を吸収して、全体のリーク電流の変動をさらに小さくすることができる。
【００６５】
（３）上記（１）又は（２）に記載されたコンパレータであって、さらに擬似バッファ手段のプッシュプル入力部の入力に流れる電流を調整する（第２の）電流調整手段を備えたものである。この電流調整手段により擬似バッファ手段の漏れ電流をさらにバッファ手段の漏れ電流に近づけ、全体のリーク電流をさらに小さくすることができる。
【００６６】
（４）被測定デバイスの基本的動作及び機能を検査する半導体試験装置であって、上記（１）から（３）のいずれか１つに記載のコンパレータを備えたものである。これにより、従来技術の欠点であった微小電流測定時のリーク電流によって発生する誤差を少なくすると共に、上記誤差を少なくするため予めリーク電流を測定する必要がなくなる。また、測定時の温度環境変化に対して毎度リーク電流を再測定して測定時間が多大となる欠点を除去できる。また、デバイスとコンパレータ入力との間のリレーを開閉することによる測定時間の増加を防止できる。
【００６７】
（５）半導体装置からの応答波形の論理値電圧の判定を行うコンパレータを有する半導体試験装置であって、該コンパレータの入力部は入力バッファ回路と該入力バッファ回路からの漏れ電流と同量の漏れ電流を生じる擬似入力バッファ回路を備えるものである。
【００６８】
（６）上記（５）に記載の半導体試験装置であって、該半導体試験装置のコンパレータは、前記入力バッファ回路及び前記擬似入力バッファ回路に接続され、かつ該擬似入力バッファ回路で生じる漏れ電流を用いて該入力バッファ回路から試験対象となる半導体装置に流れる電流を減少させる電流補正手段を有するものである。
【００６９】
（７）上記（６）に記載の半導体試験装置であって、該半導体試験装置のコンパレータは、前記試験対象となる半導体装置の電圧を検出し、前記入力バッファ回路から試験対象となる半導体装置に流れる電流をさらに補正する第２の電流補正手段を有するものである。
【００７０】
（８）半導体装置の静止状態の消費電流を測定する半導体試験装置であって、該半導体試験装置から試験対象となる半導体装置に流れ込む又は半導体装置から流れ出るリーク電流の温度変化割合の大きさが０．５ｎＡ／℃以上５．０ｎＡ／℃以下であるものである。
【００７１】
（９）半導体装置の静止状態の消費電流を測定する半導体試験装置であって、該半導体試験装置から試験対象となる半導体装置に流れ込む又は半導体装置から流れ出るリーク電流は、該半導体試験装置のコンパレータの温度変化が５℃以上２０℃以下の場合、該リーク電流の量が２．５ｎＡ以上１００ｎＡ以下であるものである。
【００７２】
（１０）上記（８）又は（９）に記載の半導体試験装置であって、該半導体試験装置の動作速度と最大出力振幅の関係を両対数で表したとき、動作速度５０ＭＨｚ、最大振幅１８Ｖと動作速度７００ＭＨｚ、最大振幅２Ｖの２点を通る直線をしきい値として、前記しきい値より高い動作性能を持つものである。
【００７３】
（１１）上記（８）から（１０）のいずれか１つに記載の半導体試験装置であって、該半導体試験装置のコンパレータは、入力バッファ回路及び擬似入力バッファ回路を有し、該入力バッファ回路と該擬似入力バッファ回路の漏れ電流はほぼ同量であるものである。
【００７４】
（１２）上記（１１）に記載の半導体試験装置であって、該半導体試験装置のコンパレータは、前記入力バッファ回路及び前記擬似入力バッファ回路に接続され、かつ該擬似入力バッファ回路で生じる漏れ電流を用いて該入力バッファ回路から半導体装置に流れる電流を減少させる電流補正手段を有するものである。
【００７５】
（１３）上記（１１）又は（１２）に記載の半導体試験装置であって、前記試験対象となる半導体装置の電圧を検出し、前記入力バッファ回路から試験対象となる半導体装置に流れ込む、または半導体装置から流れ出る電流をさらに補正する第２の電流補正手段を有するものである。
【００７６】
（１４）上記（４）から（１３）のいずれかに記載の半導体試験装置であって、該半導体試験装置は冷却手段として空冷手段を備えるものである。
【００７７】
（１５）上記（４）から（１３）のいずれかに記載の半導体試験装置であって、前記半導体装置はＬＳＩロジック回路を含むことを特徴とするものである。
【００７８】
（１６）半導体装置の静止状態の消費電流を測定する半導体試験方法であって、入力バッファ回路及び擬似入力バッファ回路を備えたコンパレータを有する半導体試験装置から試験対象となる半導体装置に流れ込む、または半導体装置から流れ出るリーク電流の温度変化割合の大きさが０．５ｎＡ／℃以上５．０ｎＡ／℃以下とした状態で、該半導体装置の静止状態の消費電流を測定する半導体試験方法である。
【００７９】
（１７）半導体ウエハに回路素子を作り込む工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハの状態で、またはダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、該検査工程は該半導体装置の動作試験を行う第１の工程と、入力バッファ回路及び擬似入力バッファ回路を備えたコンパレータを有する半導体試験装置を用いて試験対象となる半導体装置に流れ込む又は半導体装置から流れ出るリーク電流の温度変化割合の大きさが０．５ｎＡ／℃以上５．０ｎＡ／℃以下とした状態で、該半導体装置の静止状態の消費電流を測定する第２の工程を有する半導体装置の製造方法である。
【００８０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００８１】
被測定デバイスの微小電流測定に際して、動作速度が速い半導体装置を効率的に（短時間で）検査できる半導体試験装置を提供することができる。例えば、ＬＳＩロジック等の微小電流測定を効率的に（短時間で）検査できる半導体試験装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態による半導体試験装置のコンパレータ入力部の概略構成を示す図である。
【図２】 本発明の他の実施の形態による半導体試験装置のコンパレータ入力部の概略構成を示す図である。
【図３】 本発明の一実施例の回路図である。
【図４】 本発明の他の実施例の回路図である。
【図５】 本発明のさらに他の実施例の回路図である。
【図６】 本発明のさらに他の実施例の回路図である。
【図７】 従来の半導体試験装置のコンパレータ入力部の回路図である。
【図８】 Ｉｄｄｑテストに用いられる半導体試験装置の構成を示す図である。
【図９】 リーク電流と半導体装置のコンパレータを含むＩＣの温度の関係を示す図である。
【図１０】 半導体装置の製造工程を示す図である。
【図１１】 半導体試験装置の構成図である。
【図１２】 コンパレータ構成素子の動作速度と最大出力振幅の関係を示す図である。
【符号の説明】
１１…入力バッファ回路、１２…擬似入力バッファ回路、１３…リーク電流補正回路、１４…リーク電流ゲイン調整回路

Claims (5)

1. バイポーラトランジスタを用いたプッシュプル入力部を有し、被測定デバイスの出力を入力してコンパレータへ出力するバッファ手段と、
   前記バッファ手段と同じプッシュプル入力部を有し、前記バッファ手段に近接して設けられた擬似バッファ手段と、
   前記擬似バッファ手段のプッシュプル入力部の入力に流れる電流と同量の電流を前記バッファ手段のプッシュプル入力部の入力から取り出す電流補正手段と、
   前記バッファ手段のプッシュプル入力部の入力電圧に応じて、前記バッファ手段のプッシュプル入力部の入力に流れる電流を調整する第１の電流調整手段とを備えたことを特徴とするコンパレータ。
2. 前記擬似バッファ手段のプッシュプル入力部の入力に流れる電流を調整する第２の電流調整手段を備えたことを特徴とする請求項１に記載のコンパレータ。
3. 半導体装置の基本的動作及び機能を検査する半導体試験装置において、
   請求項１又は請求項２に記載のコンパレータを用いたことを特徴とする半導体試験装置。
4. 請求項３に記載の半導体試験装置であって、
   該半導体試験装置は冷却手段として空冷手段を備えることを特徴とする半導体試験装置。
5. 請求項３又は請求項４に記載の半導体試験装置であって、
   前記半導体装置はＬＳＩロジック回路を含むことを特徴とする半導体試験装置。

Images