JP2001091566A - Ｃｍｏｓ集積回路の試験方法および解析方法 - Google Patents

Ｃｍｏｓ集積回路の試験方法および解析方法

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JP2001091566A JP26938499A JP26938499A JP2001091566A JP 2001091566 A JP2001091566 A JP 2001091566A JP 26938499 A JP26938499 A JP 26938499A JP 26938499 A JP26938499 A JP 26938499A JP 2001091566 A JP2001091566 A JP 2001091566A
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Abstract

(57)【要約】 【課題】 静止電源電流が大きくそのバラツキも大きい
ＣＭＯＳ集積回路の欠陥電流を検出可能なＣＭＯＳ集積
回路の試験方法を提供する。 【解決手段】 試験対象のＣＭＯＳ集積回路５０にテス
ト信号を印加して静止電源電流ＩDDQ を複数のストロー
ブ点で測定する。良品のＣＭＯＳ集積回路５０について
予め算出された前記複数のストローブ点での静止電源電
流ＩDDQ の平均値比Ｒj と、前記複数のストローブ点で
の静止電源電流ＩDDQ の測定値ＩQjと、測定値ＩQjの平
均値Ｉq とに基づき、ストローブ点に対応する欠陥電流
推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。算出された
欠陥電流推定値ＰDjの中に、静止電源電流ＩDDQ の測定
値の許容誤差Ｅの絶対値｜Ｅ｜よりも大きい欠陥電流推
定値ＰDjがある場合、または−｜Ｅ｜よりも小さい欠陥
電流推定値ＰDjがある場合に、試験対象のＣＭＯＳ集積
回路５０を不良品として判定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ（Comple
mentary Metal Oxide Semiconductor ）集積回路の試験
方法および解析方法に関する。
【０００２】
【従来の技術】特開平８−２７１５８４号公報、特開平
９−２１１０８８号公報、ＵＳＰ５３９２２９３、ＵＳ
Ｐ５５１９３３３、および、ＵＳＰ５８８９４０８に
は、ＣＭＯＳ集積回路の静止電源電流（ＩDDQ ：Quiesc
ent power supply current）を用いた試験（ＩDDQ 試
験）についての記載がある。ＩDDQ 試験は、ＣＭＯＳ集
積回路の静止電源電流を測定し、測定値に基づいて試験
対象のＣＭＯＳ集積回路の良否判定を行う試験である。
なお、試験対象のＣＭＯＳ集積回路を、被試験素子（Ｄ
ＵＴ：Device Under Test ）ともいう。
【０００３】静止電源電流ＩDDQ は、良品でも流れる漏
れ電流（真性漏れ電流）と、欠陥によって生じる欠陥電
流とを有する。すなわち、静止電源電流ＩDDQ （以下、
静止電源電流ＩDDQ を静止電源電流ＩQ とも記す）は、
真性漏れ電流ＩF と欠陥電流ＩD との合計で表すことが
でき、次式（１）により表すことができる。
【０００４】
【数１】ＩQ ＝ＩF ＋ＩD …（１）
【０００５】真性漏れ電流ＩF は、ＭＯＳＦＥＴ（Meta
l Oxide Semiconductor Field Effect Transistor ）の
構造から発生する漏れ電流（ＦＥＴ漏れ電流）ＩT と、
回路動作によって生じる漏れ電流（回路漏れ電流）との
合計で表すことができる。回路漏れ電流は、アナログ回
路、プルアップ電流、バス衝突等により発生するが、回
路漏れ電流の発生は、静止電源電流ＩQ を測定するＩ
DDQ 試験に際して回避されており、無視できる。このた
め、欠陥電流ＩD は、次式（２）で表すことができる。
【０００６】
【数２】ＩD ＝ＩQ −ＩT …（２）
【０００７】ＩDDQ 試験では、被試験素子のＣＭＯＳ集
積回路のＦＥＴ漏れ電流ＩT は未知のため何らかの方法
で推定し、測定された静止電源電流ＩQ を用いて良否判
定を行う。静止電源電流ＩQ 中の主な欠陥電流ＩD は、
ＦＥＴのゲート、ソース、ドレイン、ウェル間の内部シ
ョートと、配線パターン間のブリッジにより発生する電
流である。欠陥電流ＩD の大きさは、電源電圧および等
価抵抗値に依存する。
【０００８】図１は、２品種のＣＭＯＳ集積回路におけ
る最大ＩDDQ （静止電源電流ＩQ の最大値）の相対度数
分布を例示する分布図である。横軸の最大ＩDDQ は、０
〜１００μＡ、１００〜２００μＡ、…、７００〜８０
０μＡ、８００μＡ以上に区分されている。品種Ａ，Ｂ
のＣＭＯＳ集積回路の有効ゲート長Ｌeff は、０．５μ
ｍであり、最大ＩDDQ が３０μＡ以上のものを示してお
り、図１に示す分布は欠陥電流ＩDの分布にほぼ対応し
ている。
【０００９】なお、A.E.Gattiker and W.Maly."Toward
Understanding "Iddq-Only" Fails,". In Int. Test Co
nf.,pp.174-183.IEEE,1998. によると、ブリッジにより
直接的に発生する欠陥電流以外に、間接的に発生する欠
陥電流がある。これは、何らかの理由で信号線の電位が
電源電圧とアース電位の中間になると、この信号線で駆
動されるｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴが同
時にオン状態になり、貫通電流が流れるために発生する
ものである。
【００１０】欠陥電流ＩD を発生させるには、欠陥とな
るブリッジの両端に異なる電圧を印加する必要がある。
全部の想定故障に対して一度に必要電位を設定するのは
不可能なため、自動テストパターン発生器（ＡＴＰＧ：
Automatic Test Pattern Generator）により作成したテ
ストパターンのテスト信号、または、機能試験（ファン
クションテスト）用のテストパターンのテスト信号を印
加し、端子が必要電位になった時点で静止電源電流ＩQ
を測定する。なお、静止電源電流ＩQ の測定を行う時点
である測定点を、ストローブ（ストローブ点）という。
【００１１】欠陥を検出できるストローブ点（欠陥検出
ストローブ点）は、欠陥の原因によって異なる。電源電
圧ＶD を供給する電源供給線とアース線との間のブリッ
ジは、信号線の電位に関係しないため、全ストローブ点
で検出され、欠陥電流は同じになる。なお、セル間の配
線ブリッジを検出可能な欠陥検出ストローブ点の数は少
ない。また、セル内のＭＯＳＦＥＴの短絡を検出可能な
欠陥検出ストローブ点の数は、両者の中間程度である。
【００１２】A.Keshavarzi,K.Roy, and C.F.Hawkins."I
ntrinsic Leakage in Low Power Deep Submicron CMOS
ICs,".In Int.Test Conf.,pp.146-155.IEEE,1997. や、
A.Ferre and J.Figueras."On Estimating Bounds of th
e Quiescent Current for ＩDDQ Testing,".In VLSI Te
st Sym.,pp.106-111.IEEE,1996. や、P.C.Maxwell and
J.R.Rearick."Estimation of Defect-Free IDDQ in Sub
micron Circuits Using Switch Level Simulation,".In
Int.Test Conf.,pp.882-889.IEEE,1998. によると、欠
陥のない正常なＭＯＳＦＥＴの漏れ電流（ＦＥＴ漏れ電
流）ＩT は、ＭＯＳＦＥＴのオン／オフ状態、電流パス
等に基づいて分類可能である。図２は、ＭＯＳＦＥＴの
漏れ電流の分類を示す説明図である。
【００１３】図２では、ケースＬ1 〜Ｌ3 について、給
電ルートと、発生原因と、導通条件と、漏れ電流の近似
式とを表している。ケースＬ1 では、給電ルートはウェ
ル−基盤（基板）間であり、発生原因はｐｎ接合の逆バ
イアスであり、導通条件はオン状態またはオフ状態であ
る。ケースＬ2 では、給電ルートはドレイン−ウェル間
であり、発生原因はｐｎ接合の逆バイアスであり、導通
条件はオフ状態である。ケースＬ3 では、給電ルートは
ドレイン−ソース間であり、発生原因はWeak-inverse
（弱反転状態の形成によるもの）であり、導通条件はオ
フ状態である。
【００１４】ケースＬ1 の漏れ電流は、ウェルと基盤が
逆バイアスならば常に発生しており、ストローブ（スト
ローブ点）に関係なく一定である。ケースＬ2 の漏れ電
流は、ＭＯＳＦＥＴがオフ状態で、そのドレインが電源
供給線および／またはアース線に導通した場合に発生す
る。ケースＬ3 の漏れ電流は、ＭＯＳＦＥＴがオフ状態
で、そのドレインとソースが電源供給線および／または
アース線に導通した場合に発生する。
【００１５】ＣＭＯＳ集積回路内の個々のＭＯＳＦＥＴ
におけるケースＬi （i ＝１〜３）の漏れ電流をケース
毎に平均化すると、１個当たりのｎ型ＭＯＳＦＥＴ，ｐ
型ＭＯＳＦＥＴでの漏れ電流ＩNi，ＩPiが求まる。ＦＥ
Ｔ漏れ電流ＩT は、ケースＬi の漏れ電流が発生してい
るｎ型ＭＯＳＦＥＴ，ｐ型ＭＯＳＦＥＴの個数ＮNi，Ｎ
Piを用い、次式（３）で表すことができる。
【００１６】
【数３】
【００１７】図３は、ＣＭＯＳ集積回路の最大ＩDDQ の
分布を例示する分布図であり、０．１μＡ毎の度数分布
を示している。このＣＭＯＳ集積回路の有効ゲート長Ｌ
effは、０．５μｍである。図３の分布図では、最大Ｉ
DDQ が１μＡ未満のＣＭＯＳ集積回路を良品としてお
り、最大ＩDDQ が１μＡ以上のＣＭＯＳ集積回路を不良
品としている。なお、平均値を０．２μＡとし、標準偏
差σを０．１４μＡとした曲線を点線で示しており、最
大ＩDDQ が１μＡ未満の良品のＣＭＯＳ集積回路では、
ＦＥＴ漏れ電流が正規分布または正規分布に類似する分
布をしている。なお、ロット間の電流の変動を想定して
平均値から６σだけ離れた１（≒０．２＋６×０．１
４）μＡを最大ＦＥＴ漏れ電流とし、それ以上の静止電
源電流ＩQ を欠陥によるものとみなしており、１μＡは
良否判定のしきい値である。
【００１８】このように、良否判定のしきい値を１μＡ
に設定すると、図３の分布図においてＦＥＴ漏れ電流が
０．１μＡであるＣＭＯＳ集積回路に、最大で０．９
（＝１−０．１）μＡまでの欠陥電流は、見逃されるこ
とになる。なお、図３の分布図において、最大ＩDDQ が
１〜４μＡでの不良品のＣＭＯＳ集積回路は、ほぼ一様
に分布しており、１μＡ未満にも広がっていると予想さ
れる。しかし、１μＡ未満での欠陥となるＣＭＯＳ集積
回路の個数は少なく、欠陥のＣＭＯＳ集積回路の試験漏
れ（見逃し）は無視できる程度である。
【００１９】図４は、良品の２個のＣＭＯＳ集積回路に
おけるＦＥＴ漏れ電流の分布を示す説明図である。な
お、良品のＣＭＯＳ集積回路では、欠陥電流ＩD が無視
できる程度であるとして、良品のＣＭＯＳ集積回路の静
止電源電流ＩDDQ をＦＥＴ漏れ電流としている。２個の
ＣＭＯＳ集積回路ＬＳＩ−１，ＬＳＩ−２の有効ゲート
長Ｌeff は、０．２５μｍである。図４の横軸はストロ
ーブ点の通し番号（ストローブ番号）を示し、縦軸は各
ストローブ点でのＦＥＴ漏れ電流の大きさを示す。ＣＭ
ＯＳ集積回路ＬＳＩ−１のＦＥＴ漏れ電流は、約７３μ
Ａを中心に、±１０μＡ程度以内で変化しており、ＣＭ
ＯＳ集積回路ＬＳＩ−２のＦＥＴ漏れ電流は、約２９μ
Ａを中心に、±５μＡ程度以内で変化している。
【００２０】図５は、図４でのＣＭＯＳ集積回路ＬＳＩ
−１，ＬＳＩ−２の全ストローブ８００点でのＦＥＴ漏
れ電流の相対度数分布を示す分布図であり、横軸を１０
μＡ毎に区切っている。図５の分布図では、２つの異な
るバラツキが見られる。第１のバラツキは、２５〜３５
μＡに見られるような、同一ＣＭＯＳ集積回路でのスト
ローブ間のバラツキである。第２のバラツキは、度数分
布の中心が、ＣＭＯＳ集積回路ＬＳＩ−１では約７３μ
Ａであり、ＣＭＯＳ集積回路ＬＳＩ−２では約２９μＡ
であるような、ＣＭＯＳ集積回路間でのバラツキであ
る。
【００２１】図６は、ＣＭＯＳ集積回路の静止電源電流
の平均値（平均ＩDDQ ）をＦＥＴ漏れ電流とみなした場
合におけるＦＥＴ漏れ電流の相対度数分布を例示する分
布図である。この図６の分布図は、２つのロットからラ
ンダムに抜き出した良品の３２個のＣＭＯＳ集積回路に
ついての分布を例示しており、０〜３５０μＡにわたっ
て広く分布している。
【００２２】ＦＥＴ漏れ電流の推定最大値をしきい値と
する従来の良否判定は、試験漏れが多く発生するおそれ
がある。一例として、図５の分布図で８５μＡをしきい
値とすると、ＦＥＴ漏れ電流２５μＡのＣＭＯＳ集積回
路ＬＳＩ−１が６０（＝８５−２５）μＡの欠陥電流を
発生した場合に、この欠陥電流を検出することができな
い。
【００２３】このように、ＣＭＯＳ集積回路の静止電源
電流を測定し、測定値がしきい値以上の場合に不良品と
して判定する従来のＩDDQ 試験は、T.W.Williams,R.H.D
ennard, and R.Kapur."Iddq Test: Sensitivity Analys
is of Scaling,".In Int.Test Conf.,pp.786-792.IEEE,
1996. にも記載があるように、正確な判定が困難な場合
がある。例えば、ＣＭＯＳ集積回路の配線パターンが微
細な場合に、微細化に伴ってＭＯＳＦＥＴの漏れ電流
（ＦＥＴ漏れ電流）が指数関数的に増加するからであ
る。具体的には、有効ゲート長Ｌeff の短縮としきい電
圧Ｖthの低下とにより、ケースＬ3 でのＦＥＴ漏れ電流
が指数関数的に増加するためである。このため、ＩDDQ
試験時のＦＥＴ漏れ電流を減らす種々の方法が提案され
ている。
【００２４】ＩDDQ 試験時のＦＥＴ漏れ電流を減らす低
減方法としては、ストローブ時にＦＥＴ漏れ電流を低下
させることでしきい値を下げる方法があり、低電圧電圧
法と、低温測定法と、ウェル・バイアス法とが知られて
いる。
【００２５】低電源電圧法 図２に示すケースＬ1 〜Ｌ3 の近似式により、電源電圧
ＶD を下げると漏れ電流が下がることを利用した低減方
法である。しかし、回路が誤動作しない程度の電源電圧
ＶD までしか下げられないため、ＦＥＴ漏れ電流の低減
率が低い。また、ストローブ前後での電源電圧ＶD の上
げ下げに数ｍＳ（ミリ秒）程度必要であり、試験時間の
増加に伴いコストが上昇する。また、A.E.Gattiker and
W.Maly."Toward Understanding "Iddq-Only" Fails,".
In Int. Test Conf.,pp.174-183.IEEE,1998. による
と、電源電圧ＶD を下げると故障貫通電流が無くなる事
例があり、試験漏れが発生する可能性がある。
【００２６】低温測定法 図２のケースＬ3 の近似式より、動作温度を下げるとＦ
ＥＴ漏れ電流が下がることを利用した低減方法である。
下限温度は、信頼性保証と、低温維持装置や試験装置の
コストとで決まるが、民生用の低温維持装置は０℃程度
が限度であり、ＦＥＴ漏れ電流の低減率は低い。また、
装置の費用およびランニングコストがかかり、コストが
上昇する。
【００２７】ウェル・バイアス法 ウェル・バイアス法は、A.Keshavarzi,K.Roy,and C.F.H
awkins."Intrinsic Leakage in Low Power Deep Submic
ron CMOS ICs,".In Int. Test Conf.,pp.146-155.IEEE,
1997. に記載されている。図２のケースＬ1 〜Ｌ3 の近
似式により、しきい電圧Ｖthを上げると漏れ電流が下が
る。また、ソース−ウェル間にバイアス電圧を印加する
と、しきい電圧が上がる。この低減方法では、バイアス
電圧を印加する配線を追加するため、ＣＭＯＳ集積回路
のチップ面積が増大し、コストが上昇する。また、漏れ
電流の低減率は、有効ゲート長Ｌeff のバラツキに強く
依存するため、微細化に伴ってＦＥＴ漏れ電流のバラツ
キが生じる。
【００２８】
【発明が解決しようとする課題】一方、ＦＥＴ漏れ電流
が大きい状態で良否判定または欠陥電流検出を行う方法
が提案されている。例えば、記号解析（Signature Anal
ysis）法、デルタ法、上下限法等である。しかし、これ
らの方法では、ＦＥＴ漏れ電流のストローブ間の変動幅
以下の欠陥電流の検出が不可能、同一の欠陥電流が全ス
トローブ点で発生するような不良品の見逃しの発生、欠
陥電流値の推定が困難である等の問題がある。
【００２９】記号解析法 記号解析法は、A.E.Gattiker and W.Mary."Current Sig
natures,".In VLSI Test Sym.,pp.112-117.IEEE,1996.
に記載されている。この方法では、測定された静止電源
電流を大きい順に並び替え、段差の有無に基づいて良否
判定を行うので、量産試験にはあまり適していない。
【００３０】デルタ法 デルタ法は、C.Thibeault."On the Comparison of ΔＩ
DDQ and ＩDDQ Testing,".In VLSI Test Sym.,pp.143-1
50.IEEE,1999に記載されている。この方法では、静止電
源電流の変化量により不良のＣＭＯＳ集積回路を選別す
るので、多量の統計処理が必要であり、量産試験にはあ
まり適していない。
【００３１】上下限法 上下限法は、B.Chess."Method of Improving the Quali
ty and Efficiency ofIddq Testing,".In USP-5914615,
June 1999に記載されている。この方法では、測定され
た静止電源電流の平均値から上限および下限を設定し、
不良のＣＭＯＳ集積回路を検出する。しかし、ＣＭＯＳ
集積回路間のバラツキ、およびストローブ間のバラツキ
を分離していないため、静止電源電流の平均値から算出
する上限値および下限値に誤りが生じることがある。
【００３２】本発明の第１の目的は、静止電源電流が大
きく、そのバラツキも大きいＣＭＯＳ集積回路の良否判
定を可能とするＣＭＯＳ集積回路の試験方法を提供する
ことにある。本発明の第２の目的は、静止電源電流が大
きく、そのバラツキも大きいＣＭＯＳ集積回路の欠陥電
流を検出可能なＣＭＯＳ集積回路の解析方法を提供する
ことにある。
【００３３】
【課題を解決するための手段】本発明に係るＣＭＯＳ集
積回路の試験方法は、試験対象のＣＭＯＳ集積回路にテ
スト信号を印加し、予め決められた複数のストローブ点
のうち一部または全部のストローブ点での静止電源電流
を測定する工程と、良品の前記ＣＭＯＳ集積回路につい
て予め算出された前記複数のストローブ点での静止電源
電流の平均値比と、前記一部または全部のストローブ点
での測定値と、前記測定値の平均値とに基づき、前記試
験対象のＣＭＯＳ集積回路の良否判定を行う工程とを有
する。
【００３４】本発明に係るＣＭＯＳ集積回路の試験方法
では、好適には、前記平均値比と前記測定値と前記平均
値とに基づいて前記良否判定を行う工程は、前記複数の
ストローブ点での静止電源電流の平均値比Ｒj と、前記
一部または全部のストローブ点での前記測定値ＩQjと、
前記平均値Ｉq とに基づき、前記ストローブ点に対応す
る欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する工
程と、算出された前記欠陥電流推定値ＰDjと前記静止電
源電流の測定値の許容誤差Ｅとに基づいて前記試験対象
のＣＭＯＳ集積回路の良否判定を行う工程とを有する。
【００３５】本発明に係るＣＭＯＳ集積回路の試験方法
では、より好適には、前記欠陥電流推定値ＰDjと前記許
容誤差Ｅとに基づいて前記良否判定を行う工程では、算
出された前記欠陥電流推定値ＰDjの絶対値が、前記許容
誤差Ｅの絶対値よりも大きい場合に、前記試験対象のＣ
ＭＯＳ集積回路を不良品として判定する。
【００３６】本発明に係るＣＭＯＳ集積回路の試験方法
では、より好適には、前記欠陥電流推定値ＰDjと前記許
容誤差Ｅとに基づいて前記良否判定を行う工程は、前記
全部のストローブ点に対応する前記欠陥電流推定値ＰDj
の絶対値の各々が、前記許容誤差Ｅの絶対値以下である
場合に、変動率ＰSTQ ＝Ｉq ×（Ｒb −Ｒs ）／（ＩQb
−ＩQs）を算出する工程と、前記変動率ＰSTQ が１より
も大きい場合に、前記試験対象のＣＭＯＳ集積回路を不
良品として判定する工程とを有する。但し、Ｒb は前記
平均値比Ｒj のうち最大平均値比であり、ＩQbは前記最
大平均値比Ｒbに対応するストローブ点での測定値であ
り、Ｒs は前記平均値比Ｒj のうち最小平均値比であ
り、ＩQsは前記最小平均値比Ｒs に対応するストローブ
点での測定値である。本発明に係るＣＭＯＳ集積回路の
試験方法では、より好適には、前記欠陥電流推定値ＰDj
と前記許容誤差Ｅとに基づいて前記良否判定を行う工程
は、前記変動率ＰSTQ が１以下である場合に、前記試験
対象のＣＭＯＳ集積回路を良品として判定する工程をさ
らに有する。
【００３７】本発明に係るＣＭＯＳ集積回路の試験方法
では、好適には、前記静止電源電流の測定値の許容誤差
Ｅは、前記複数のストローブ点での前記平均値比Ｒj の
誤差率ＥRjのうち最大誤差率ＥR と前記平均値Ｉq とを
乗算した乗算値（ＥR ×Ｉq）と、最大測定誤差ＥM と
のうち、絶対値の大きいほうの値である。
【００３８】本発明に係るＣＭＯＳ集積回路の試験方法
では、例えば、前記平均値は、前記一部または全部のス
トローブ点での測定値の算術平均値としてもよい。本発
明に係るＣＭＯＳ集積回路の試験方法では、例えば、前
記平均値は、前記一部または全部のストローブ点のうち
所定のストローブ点での測定値ＩQ1と、前記所定のスト
ローブ点での静止電源電流の平均値比Ｒ1 との比率（Ｉ
Q1／Ｒ1 ）としてもよい。
【００３９】本発明に係るＣＭＯＳ集積回路の試験方法
では、好適には、前記平均値比と前記測定値と前記平均
値とに基づいて前記良否判定を行う工程は、前記複数の
ストローブ点での静止電源電流の平均値比Ｒj と、前記
一部または全部のストローブ点での測定値ＩQjと、前記
比率（ＩQ1／Ｒ1 ）とに基づき、前記ストローブ点に対
応する欠陥電流予想値ＰQ1j ＝ＩQj−Ｒj ×（ＩQ1／Ｒ
1 ）を算出する工程と、算出された前記欠陥電流予想値
ＰQ1j と前記静止電源電流の測定値の許容誤差Ｅとに基
づいて前記良否判定を行う工程とを有する。
【００４０】本発明に係るＣＭＯＳ集積回路の試験方法
では、より好適には、前記欠陥電流予想値ＰQ1j と前記
許容誤差Ｅとに基づいて前記良否判定を行う工程では、
算出された前記欠陥電流予想値ＰQ1j の絶対値が、前記
許容誤差Ｅの絶対値よりも大きい場合に、前記試験対象
のＣＭＯＳ集積回路を不良品として判定する。
【００４１】本発明に係るＣＭＯＳ集積回路の試験方法
では、より好適には、前記静止電源電流の測定値の許容
誤差Ｅは、前記複数のストローブ点での静止電源電流の
平均値比Ｒj の誤差率ＥRjのうち最大誤差率ＥR と前記
比率（ＩQ1／Ｒ1 ）とを乗算した乗算値（ＥR ×ＩQ1／
Ｒ1 ）と、最大測定誤差ＥM とのうち、絶対値の大きい
ほうの値である。
【００４２】本発明に係るＣＭＯＳ集積回路の試験方法
では、好適には、前記平均値比と前記測定値と前記平均
値とに基づいて前記良否判定を行う工程は、前記複数の
ストローブ点での静止電源電流の平均値比Ｒj と、前記
比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数ｆとに基づ
き、上限のしきい値ＩQU＝（１＋ｆ×σR ）×ＩQ1／Ｒ
1 を算出する工程と、前記測定値が前記上限のしきい値
ＩQUよりも大きい場合に、前記試験対象のＣＭＯＳ集積
回路を不良品として判定する工程とを有する。但し、σ
R は、前記複数のストローブ点での（Ｒj −１）2 の平
均値の平方根である。
【００４３】本発明に係るＣＭＯＳ集積回路の試験方法
では、より好適には、前記平均値比と前記測定値と前記
平均値とに基づいて前記良否判定を行う工程は、下限の
しきい値ＩQL＝（１−ｆ×σR ）×ＩQ1／Ｒ1 を算出す
る工程と、前記測定値が前記下限のしきい値ＩQLよりも
小さい場合に、前記試験対象のＣＭＯＳ集積回路を不良
品として判定する工程と、前記一部または全部のストロ
ーブ点での測定値の各々が、前記下限のしきい値ＩQL以
上であって前記上限のしきい値ＩQU以下である場合に、
前記試験対象のＣＭＯＳ集積回路を良品として判定する
工程とをさらに有する。
【００４４】本発明に係るＣＭＯＳ集積回路の試験方法
では、好適には、前記平均値比と前記測定値と前記平均
値とに基づいて前記良否判定を行う工程は、前記複数の
ストローブ点での静止電源電流の平均値比Ｒj と、前記
比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数ｆとに基づ
き、下限のしきい値ＩQL＝（１−ｆ×σR ）×ＩQ1／Ｒ
1 を算出する工程と、前記測定値が前記下限のしきい値
ＩQLよりも小さい場合に、前記試験対象のＣＭＯＳ集積
回路を不良品として判定する工程とを有する。但し、σ
R は、前記複数のストローブ点での（Ｒj −１）2 の平
均値の平方根である。
【００４５】本発明に係るＣＭＯＳ集積回路の試験方法
では、例えば、前記定数ｆの値は、５以上６以下として
もよい。本発明に係るＣＭＯＳ集積回路の試験方法で
は、例えば、前記所定のストローブ点は、前記一部また
は全部のストローブ点のうち最初のストローブ点として
もよい。
【００４６】本発明に係るＣＭＯＳ集積回路の解析方法
は、試験対象のＣＭＯＳ集積回路にテスト信号を印加
し、予め決められた複数のストローブ点での静止電源電
流を測定する工程と、良品の前記ＣＭＯＳ集積回路につ
いて予め算出された前記複数のストローブ点での静止電
源電流の平均値比Ｒj と、前記複数のストローブ点での
測定値ＩQjと、前記測定値の平均値Ｉq とに基づき、前
記ストローブ点に対応する欠陥電流推定値ＰDj＝ＩQj−
Ｒj ×Ｉq を算出する工程と、算出された前記欠陥電流
推定値ＰDjのうち、負の値の欠陥電流推定値ＰDjの合計
値ＰDSUMを算出する工程と、前記複数のストローブ点の
うち、前記負の値の欠陥電流推定値ＰDjに対応するスト
ローブ点について、前記平均値比Ｒj の合計値ＲSUM を
算出する工程と、前記欠陥電流推定値ＰDjの合計値Ｐ
DSUMと前記平均値比Ｒj の合計値ＲSUM との比の絶対値
｜ＰDSUM／ＲSUM ｜を算出する工程とを有する。
【００４７】本発明に係るＣＭＯＳ集積回路の解析方法
では、好適には、前記複数のストローブ点のうち、正の
値の前記欠陥電流推定値ＰDjに対応するストローブ点に
ついて、第１の電流値ＩDj＝ＰDj＋Ｒj ×｜ＰDSUM／Ｒ
SUM ｜を算出する工程と、算出された前記第１の電流値
ＩDjのうち前記静止電源電流の測定値の許容誤差Ｅの絶
対値よりも大きい第１の電流値を、欠陥電流値として検
出する工程とをさらに有する。
【００４８】本発明に係るＣＭＯＳ集積回路の解析方法
では、好適には、算出された前記第１の電流値ＩDjの各
々が前記許容誤差Ｅの絶対値以下である場合に、変動率
ＰSTQ ＝Ｉq ×（Ｒb −Ｒs ）／（ＩQb−ＩQs）に基づ
いて第２の電流値ＩD ＝（１−１／ＰSTQ ）×Ｉq を算
出する工程と、前記第２の電流値ＩD が前記許容誤差Ｅ
の絶対値よりも大きい場合に、前記複数のストローブ点
での測定値の各々に、前記第２の電流値ＩD が示す欠陥
電流値が含まれていることを検出する工程とをさらに有
する。但し、Ｒb は前記平均値比Ｒj のうち最大平均値
比であり、ＩQbは前記最大平均値比Ｒb に対応するスト
ローブ点での測定値であり、Ｒs は前記平均値比Ｒj の
うち最小平均値比であり、ＩQsは前記最小平均値比Ｒs
に対応するストローブ点での測定値である。
【００４９】本発明に係るＣＭＯＳ集積回路の解析方法
では、より好適には、前記第２の電流値ＩD が前記許容
誤差Ｅの絶対値以下である場合に、前記複数のストロー
ブ点での測定値の各々に、欠陥電流値が含まれていない
ことを検出する工程をさらに有する。
【００５０】本発明に係るＣＭＯＳ集積回路の解析方法
では、好適には、前記静止電源電流の測定値の許容誤差
Ｅは、前記複数のストローブ点での静止電源電流の平均
値比Ｒj の誤差率ＥRjのうち最大誤差率ＥR と前記平均
値Ｉq とを乗算した乗算値（ＥR ×Ｉq ）と、最大測定
誤差ＥM とのうち、絶対値が大きいほうの値である。本
発明に係るＣＭＯＳ集積回路の解析方法では、例えば、
前記平均値は、前記複数のストローブ点での測定値の算
術平均値としてもよい。
【００５１】本発明に係るＣＭＯＳ集積回路の試験方法
および解析方法では、例えば、前記複数のストローブ点
での静止電源電流の平均値比は、良品の前記ＣＭＯＳ集
積回路に前記テスト信号を印加して静止電源電流を前記
複数のストローブ点で測定した前記複数の測定値と当該
複数の測定値の平均値との比を、複数個の良品の前記Ｃ
ＭＯＳ集積回路または数個以上の良品の前記ＣＭＯＳ集
積回路について平均化した値である構成としてもよい。
【００５２】本発明に係るＣＭＯＳ集積回路の試験方法
および解析方法では、例えば、前記テスト信号は複数の
テストパターンを有しており、前記複数のストローブ点
のうち隣接するストローブ点の間に、前記テスト信号の
テストパターンを切り換える工程をさらに有する構成と
してもよい。
【００５３】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、良品の前記ＣＭＯＳ集積回路について予
め算出された前記複数のストローブ点での静止電源電流
の平均値比と、前記静止電源電流の測定値の平均値とを
用いるので、良品のＣＭＯＳ集積回路での静止電源電流
の分布であって当該静止電源電流の平均値を基準とする
分布を知ることができ、試験対象のＣＭＯＳ集積回路が
良品である場合に前記測定値が採り得る範囲を、前記静
止電源電流の平均値比と前記測定値の平均値とにより知
ることが可能である。
【００５４】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、測定値ＩQjと、測定値の平均
値Ｉq とに基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×
Ｉq を算出する。測定値の平均値Ｉq と平均値比Ｒj と
を乗算することで、試験対象のＣＭＯＳ集積回路が良品
である場合の静止電源電流ＩDDQ の期待値を算出するこ
とができ、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから
減算することにより欠陥電流推定値を得ることができ
る。なお、欠陥電流推定値ＰDjは、ストローブ点での欠
陥電流ＩDjと、全ストローブ点での欠陥電流の合計値
と、ストローブ点の総数ｍと、平均値比Ｒj とにより予
測可能であり、静止電源電流の測定値の大小に依存しな
い値を得ることができる。
【００５５】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、測定値ＩQjと、比率（ＩQ1／
Ｒ1）とに基づき、欠陥電流予想値ＰQ1j ＝ＩQj−Ｒj
×ＩQ1／Ｒ1 を算出する。測定値の平均値の予想値に相
当する比率（ＩQ1／Ｒ1 ）と平均値比Ｒj とを乗算する
ことで、試験対象のＣＭＯＳ集積回路が良品である場合
の静止電源電流ＩDDQ の期待値を算出することができ、
この期待値（ＩQ1×Ｒj ／Ｒ1 ）を測定値ＩQjから減算
することにより欠陥電流予想値を得ることができる。な
お、欠陥電流予想値ＰQ1j は、ストローブ点での欠陥電
流ＩDj，ＩD1と、平均値比Ｒj ，Ｒ1 とにより予測可能
であり、静止電源電流の測定値の大小に依存しない値を
得ることができる。
【００５６】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以
上７以下の定数ｆとに基づき、上限のしきい値ＩQU＝
（１＋ｆ×σR ）×ＩQ1／Ｒ1を算出する。測定値の平
均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値
比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算する
ことで、試験対象のＣＭＯＳ集積回路が良品である場合
に静止電源電流ＩDDQ が分布する範囲を算出することが
でき、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）と比率（ＩQ1
／Ｒ1 ）とを加算することにより上限のしきい値を得る
ことができる。σR は、平均値比Ｒj とストローブ点の
総数ｍとから算出可能であり、静止電源電流の測定値に
依存しない値を得ることができる。
【００５７】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以
上７以下の定数ｆとに基づき、下限のしきい値ＩQL＝
（１−ｆ×σR ）×ＩQ1／Ｒ1を算出する。測定値の平
均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値
比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算する
ことで、試験対象のＣＭＯＳ集積回路が良品である場合
に静止電源電流ＩDDQ が分布する範囲を算出することが
でき、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）を比率（ＩQ1
／Ｒ1 ）から減算することにより下限のしきい値を得る
ことができる。σR は、平均値比Ｒj とストローブ点の
総数ｍとから算出可能であり、静止電源電流の測定値に
依存しない値を得ることができる。
【００５８】上記した本発明に係るＣＭＯＳ集積回路の
解析方法では、複数のストローブ点での静止電源電流の
平均値比Ｒj と、測定値ＩQjと、測定値の平均値Ｉq と
に基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算
出する。測定値の平均値Ｉq と平均値比Ｒj とを乗算す
ることで、試験対象のＣＭＯＳ集積回路が良品である場
合の静止電源電流ＩDDQ の期待値を算出することがで
き、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから減算す
ることにより欠陥電流推定値を得ることができる。負の
値の欠陥電流推定値ＰDjの合計値ＰDSUMと、負の値の欠
陥電流推定値ＰDjに対応するストローブ点についての平
均値比Ｒj の合計値ＲSUM との比の絶対値｜ＰDSUM／Ｒ
SUM ｜を算出することで、測定値の平均値とＦＥＴ漏れ
電流の平均値との差を示す変分ΔＩq を得ることができ
る。
【００５９】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。
【００６０】先ず、平均値比Ｒj およびその算出につい
て述べる。ｍ個のストローブでの各ＦＥＴ漏れ電流ＩTj
（ｊ＝１〜ｍ）は、上式（３）により、次式（４）で表
すことができる。
【００６１】
【数４】
【００６２】ここで、ＮNij ，ＮPij は、ストローブ番
号ｊでのＮNi，ＮPi（ｉ＝１〜３）とする。なお、
ＮNi，ＮPiは、上述したように、ケースＬi （ｉ＝１〜
３）の漏れ電流が発生しているｎ型ＭＯＳＦＥＴ，ｐ型
ＭＯＳＦＥＴの個数である。ＦＥＴ漏れ電流ＩTjは、微
細化に伴ってケースＬ3 が支配的になるため、次式（５
−１）で表すことができ、ＦＥＴ漏れ電流ＩTjの平均値
Ｉt は、次式（５−２）で表すことができる。
【００６３】
【数５】
【００６４】ここで、ｎN3は、上式（５−３）に示すよ
うに、全ストローブでの個数ＮN3jの平均値（平均個
数）である。また、ｎP3は、上式（５−４）に示すよう
に、全ストローブでの個数ＮP3j の平均値（平均個数）
である。
【００６５】平均値比Ｒj を、次式（６）で定義する。
この式（６）に、上式（５−２）を代入すると、次式
（７）が得られる。
【００６６】
【数６】Ｒj ＝ＩTj／Ｉt …（６）
【００６７】
【数７】
【００６８】個数ＮN3j ，ＮP3j は、ＣＭＯＳ集積回路
内のＭＯＳＦＥＴの全端子電圧により一義的に決まり、
製造によるバラツキは関係しない。すなわち、ＣＭＯＳ
集積回路の回路網の記述とテストパターンが同一なら
ば、前記ＣＭＯＳ集積回路の各々で同一の値となる。こ
の場合、平均個数ｎN3，ｎP3も、前記ＣＭＯＳ集積回路
の各々で同一の値となる。更に、ＦＥＴ漏れ電流ＩN3と
ＩP3の比が一定のときは、平均値比Ｒj はＦＥＴ漏れ電
流の大小に関係なく、前記ＣＭＯＳ集積回路の各々で同
一の値となる。
【００６９】上式（６）から、ＦＥＴ漏れ電流ＩTjは、
次式（８）で表される。また、全ストローブについての
ＦＥＴ漏れ電流の分散（σT ）2 は次式（９−１）で表
され、標準偏差σT は次式（９−２）で表される。
【００７０】
【数８】ＩTj＝Ｒj ×Ｉt …（８）
【００７１】
【数９】
【００７２】上式（９−１）、（９−２）に式（８）を
代入すると、次式（１０−１）、（１０−２）、（１０
−３）が得られる。
【００７３】
【数１０】
【００７４】標準偏差σT は、ＦＥＴ漏れ電流の平均値
Ｉt に正比例しており、比例係数σR は、ＦＥＴ漏れ電
流ＩTjの大きさに依存しない。
【００７５】平均値比Ｒ j の誤差 基準となる平均値比（基準平均値比）Ｒj REF を、回路
シミュレーション若しくはＦＥＴ漏れ電流シミュレーシ
ョンから得ておき、または数個以上の良品のＣＭＯＳ集
積回路での静止電源電流の測定値等から得ておき、前記
平均値Ｉt が測定データから推定できる場合は、上式
（８）からＦＥＴ漏れ電流ＩTjを算出することができ
る。
【００７６】基準平均値比Ｒj REF の誤差率（推定誤差
率）ＥRjを、次式（１１）により、定義する。
【００７７】
【数１１】 ＥRj＝（Ｒj REF ×Ｉt −ＩTj）／ＩTj …（１１）
【００７８】図７および図８は、基準平均値比の推定誤
差率の分布を例示する分布図である。図６の３２個のＣ
ＭＯＳ集積回路の平均値比Ｒj （ｊ＝１〜ｍ）を、各ス
トローブ点に応じて算出し、個数３２で平均して基準平
均値比Ｒj REF を算出し、基準平均値比Ｒj REF の推定
誤差率ＥRjを白丸でプロットしている。図中の１プロッ
トは１ストローブ点に対応し、横軸にＦＥＴ漏れ電流
（μＡ）を示し、縦軸に推定誤差率（％）を示してい
る。
【００７９】図７では、ＦＥＴ漏れ電流が約２９０μＡ
〜約３６０μＡに分布し、図８では、ＦＥＴ漏れ電流が
約５８μＡ〜約８０μＡに分布しており、分布の中心が
異なるにも拘らず、推定誤差率ＥRjは±６％程度に収ま
っており、平均値Ｉt に依存せずに一定または略一定で
ある。
【００８０】なお、図６の分布図では、約７０μＡがピ
ークとなっており、推定誤差は±４．２（＝７０×６
％）μＡである。この推定誤差は、静止電源電流ＩQ を
測定する電流計の最大測定誤差ＥM である±６μＡ以内
にある。推定誤差率ＥRjが±ＥR の範囲内にある場合、
または推定誤差率ＥRjの絶対値が最大となる最大誤差率
をＥR とした場合に、（Ｒj REF −｜ＥR ｜）×Ｉt ≦
ＩTj≦（Ｒj REF ＋｜ＥR ｜）×Ｉt が成立する。な
お、推定誤差とは別に、静止電源電流ＩDDQ を測定する
測定部の電流計のレンジによって決まる測定誤差ＥM の
絶対値と、推定誤差（ＥR ×Ｉt ）の絶対値とのうちで
大きいほうを、判定基準の誤差である許容誤差Ｅとして
使用する。
【００８１】平均値法 ＦＥＴ漏れ電流ＩTjの平均値Ｉt を、欠陥電流を含む可
能性のある静止電源電流ＩQ から推定する方法を示す。
上式（１）を、ストローブ番号ｊのストローブ点（スト
ローブ点ｊ）に適用すると、ストローブ点ｊに対応する
測定値ＩQjは次式（１２−１）で表され、全ストローブ
点での測定値ＩQjの平均値Ｉq は、次式（１２−２）で
表され、更に次式（１２−３）で示されるΔＩq を得る
ことができる。
【００８２】
【数１２】
【００８３】ここで、ＩDk（ｋ＝１〜ｄ）は、ｍ個のス
トローブ点のうちｄ個のストローブ点での欠陥電流ＩD
に順位を付したものである。また、ΔＩq は、欠陥電流
を点数ｍで平均化したものであり、上式（１２−２）に
示すように、平均値Ｉq においてＦＥＴ漏れ電流の平均
値Ｉt に上乗せされる変分とみなすことができる。ま
た、ＦＥＴ漏れ電流の平均値Ｉt は、次式（１３）で表
すことができる。
【００８４】
【数１３】Ｉt ＝Ｉq −ΔＩq …（１３）
【００８５】上式（８）に、上式（１３）を代入する
と、ＩTj＝Ｒj ×（Ｉq −ΔＩq ）を得ることができ、
この式を更に上式（２）に適用すると、次式（１４）を
得ることができる。
【００８６】
【数１４】 ＩDj＝ＩQj−Ｒj ×（Ｉq −ΔＩq ） ＝ＩQj−Ｒj ×Ｉq ＋Ｒj ×ΔＩq …（１４）
【００８７】ここで、欠陥電流推定値ＰDjを、ＰDj＝Ｉ
Qj−Ｒj ×Ｉq と定義する。この欠陥電流推定値Ｐ
Djは、予め算出された平均値比Ｒj と測定された静止電
源電流ＩQ （測定値ＩQj）とから、ＣＭＯＳ集積回路の
試験中に算出することができる。
【００８８】上式（１４）から、欠陥電流推定値ＰDjに
ついて次式（１５）を得ることができる。
【００８９】
【数１５】
【００９０】上式（１５）の右辺は、ストローブ点での
欠陥電流と、定数Ｒj と、欠陥電流の合計値と、ストロ
ーブ点の総数ｍにのみ依存し、静止電源電流の測定値Ｉ
Qjおよび平均値Ｉq には依存していない。欠陥電流推定
値ＰDjは、ストローブ点ｊの時に欠陥電流ＩDjが存在す
る場合に、当該欠陥電流ＩDjよりも第２項分だけ小さく
なる。一方、ストローブ点ｊの時に欠陥電流が存在しな
い場合は、右辺の第２項分の負の値となり、そのストロ
ーブ点ｊ以外の時に欠陥電流が流れることを示す。
【００９１】このように、欠陥電流推定値ＰDj＞Ｅであ
る場合は、そのストローブ点ｊで欠陥電流の存在を意味
し、欠陥電流推定値ＰDj＜−Ｅの場合は、そのストロー
ブ点ｊ以外のストローブ時に欠陥電流が存在することを
意味する。ここで、比較に用いる許容誤差Ｅの値は、例
えば、ＥR ×Ｉq の絶対値と最大測定誤差ＥM の絶対値
のうち大きいほうの値 max（｜ＥR ×Ｉq ｜，｜Ｅ
M ｜）とする。
【００９２】ＣＭＯＳ集積回路が良品である条件は、全
ストローブ点において、−Ｅ≦ＰDj≦Ｅとしてもよい。
しかしながら、全ストローブ点で同じ大きさの欠陥電流
が存在する場合は、特例的に上式（１５）から、次式
（１６）を得ることができる。なお、ＩDk＝ＩDとし、
ｄ＝ｍとする。
【００９３】
【数１６】ＰDj＝（１−Ｒj ）×ＩD …（１６）
【００９４】したがって、平均値比Ｒj が最小値Ｒs と
なるストローブ点ｓで、欠陥電流推定値ＰDjは最大とな
る。また、欠陥電流ＩD の最小値ＩD MIN は、次式（１
７）で表すことができる。
【００９５】
【数１７】ＩD MIN ＝Ｅ／（１−Ｒs ） …（１７）
【００９６】欠陥電流値 ＣＭＯＳ集積回路の試験で不良率が異常に上昇した場合
や、品質を管理する場合に、欠陥電流値の検出が必要に
なることが多い。上式（１５）において、負の値の欠陥
電流推定値ＰDj、即ち欠陥電流が存在しないストローブ
点ｈ（＝１〜ｇ）での欠陥電流推定値ＰDjの合計値Ｐ
DSUMを求めると次式（１８−１）、（１８−２）、（１
８−３）を得ることができる。
【００９７】
【数１８】
【００９８】上式（１８−３）の値は、前記ストローブ
点ｈ（＝１〜ｇ）での平均値比Ｒhの合計値ＲSUM であ
って算出可能であり、従ってΔＩq も算出可能である。
ゆえに、欠陥電流推定値ＰDj＞０であるストローブ点ｋ
（＝１〜ｄ）において、上式（１５）を用いて次式（１
９）を得ることができ、欠陥電流ＩDkを算出することが
できる。
【００９９】
【数１９】ＩDk＝ＰDk＋Ｒk ×ΔＩq …（１９）
【０１００】振幅比法 全ストローブ点のうち、平均値比Ｒj が最大値（最大平
均値比）Ｒb となるストローブ点b での静止電源電流Ｉ
Q の値をＩQbとし、平均値比Ｒj が最小値（最小平均値
比）Ｒs となるストローブ点s での静止電源電流ＩQ の
値をＩQsとする。また、静止電源電流ＩQbはＦＥＴ漏れ
電流ＩTbと欠陥電流ＩDbとを有し、静止電源電流ＩQsは
ＦＥＴ漏れ電流ＩTsと欠陥電流ＩDsとを有するものとす
る。ストローブ点b ，s での静止電源電流ＩQb，ＩQsの
振幅差と、平均値Ｉq との比である振幅比ＲSQは、次式
（２０）で表される。
【０１０１】
【数２０】 ＲSQ＝（ＩQb−ＩQs）／Ｉq ＝｛（ＩTb＋ＩDb）−（ＩTs＋ＩDs）｝／Ｉq …（２０）
【０１０２】全ストローブ点で同じ欠陥電流ＩD が存在
する場合における振幅比ＲSQは、次式（２１）で表され
る。
【０１０３】
【数２１】 ＲSQ＝｛（ＩTb＋ＩD ）−（ＩTs＋ＩD ）｝／Ｉq ＝（ＩTb−ＩTs）／（Ｉt ＋ＩD ） ＝（Ｒb −Ｒs ）×Ｉt ／（Ｉt ＋ＩD ） …（２１）
【０１０４】ＲST＝Ｒb −Ｒs と定義し、振幅比変動率
ＰSTQ を、ＰSTQ ＝ＲST／ＲSQとおくと、この振幅比変
動率ＰSTQ は試験中に算出可能であり、上式（２１）か
ら次式（２２）を得ることができる。
【０１０５】
【数２２】ＰSTQ ＝１＋ＩD ／Ｉt …（２２）
【０１０６】上式（２２）から、振幅比変動率ＰSTQ ＞
１を、欠陥電流ＩD の存在を示す条件として用いること
ができ、ＣＭＯＳ集積回路を不良品として判定すること
ができる。一方、振幅比変動率ＰSTQ ≦１またはＰSTQ
＝１を、欠陥電流ＩD が存在しない条件として用いるこ
とができ、ＣＭＯＳ集積回路を良品として判定すること
ができる。上式（２２）に、Ｉt ＝Ｉq −ＩD を代入す
ることで、次式（２３）を得ることができ、欠陥電流Ｉ
D を求めることができる。
【０１０７】
【数２３】 ＩD ＝（１−１／ＰSTQ ）×Ｉq …（２３）
【０１０８】１点法 平均値法では、必要な判定誤差が得られるまで静止電源
電流の測定値を平均化するので、ｍ個のストローブ点が
必要である。しかしながら、精度が低下するものの、Ｆ
ＥＴ漏れ電流ＴTjの平均値Ｉt を、静止電源電流ＩQ の
１測定値から推察することができる。
【０１０９】先ず、静止電源電流ＩQjと平均値比Ｒj と
の比率ＲQjを、ＲQj＝ＩQj／Ｒj として定める。いま、
ｊ＝１である最初のストローブ点で１点法を実施する場
合、次式（２４）を得ることができる。なお、比率ＲQ1
は、測定値ＩQjの平均値Ｉq の予想値に相当する。
【０１１０】
【数２４】 ＲQ1＝ＩQ1／Ｒ1 ＝（ＩT1＋ＩD1）／Ｒ1 ＝（ＩT1／Ｒ1 ）＋（ＩD1／Ｒ1 ） …（２４）
【０１１１】ここで、Ｉt ＝ＩT1／Ｒ1 であるので、上
式（２４）から次式（２５）を得ることができる。
【０１１２】
【数２５】Ｉt ＝ＲQ1−ＩD1／Ｒ1 …（２５）
【０１１３】さらに、ＩQj＝ＩTj＋ＩDjであるので、上
式（２５）から次式（２６）を得ることができる。
【０１１４】
【数２６】 ＩDj＝ＩQj−ＩTj ＝ＩQj−Ｒj ×Ｉt ＝ＩQj−Ｒj ×（ＲQ1−ＩD1／Ｒ1 ） ＝ＩQj−Ｒj ×ＲQ1＋Ｒj ×（ＩD1／Ｒ1 ） …（２６）
【０１１５】ここで、欠陥電流予想値ＰQ1j を、ＰQ1j
＝ＩQj−Ｒj ×ＲQ1と定義すると、上式（２６）から次
式（２７）を得ることができる。
【０１１６】
【数２７】
【０１１７】上式（２７）により、欠陥電流予想値Ｐ
Q1j は、ストローブ点ｊでの欠陥電流ＩDjと、最初のス
トローブ点での欠陥電流ＩD1と、最初のストローブ点で
の平均値比Ｒ1 と、平均値比Ｒj とにのみ依存してお
り、静止電源電流の測定値やその平均値Ｉq に依存しな
い値となる。ここで、欠陥電流ＩD1＝０である場合は、
ストローブ点ｊでの欠陥電流の検出条件は、ＰQ1j ＞Ｅ
である。欠陥電流ＩD1≠０である場合は、ＰQ1j ＞Ｅの
場合に、当該ストローブ点ｊで欠陥電流ＩDjが存在して
いることになる。ＰQ1j ＜−Ｅの場合は、当該ストロー
ブ点ｊ以外のストローブ点で欠陥電流ＩDjが存在してい
ることになる。なお、比較に用いる許容誤差Ｅは、ＥR
×ＲQ1の絶対値と、最大測定誤差ＥMの絶対値のうち、
大きいほうの値 max（｜ＥR ×ＲQ1｜，｜ＥM ｜）とす
る。
【０１１８】上下限法 図５に示すように、ＦＥＴ漏れ電流が正規分布または正
規分布に類似した分布をする場合に、各ＦＥＴ漏れ電流
ＩTjは、平均値Ｉt から標準偏差σT の約５倍内または
約６倍内にある。そこで、これを利用してＣＭＯＳ集積
回路の良否判定を行うことができる。この上下限法で
は、上限のしきい値ＩQUおよび下限のしきい値ＩQLを、
上式（１０−３）の比例係数σR を用いて、次式（２８
−１）、（２８−２）に示すように設定する。
【０１１９】
【数２８】
【０１２０】この上下限法では、最初のストローブ点で
の測定値に基づき、上限のしきい値ＩQUおよび下限のし
きい値ＩQLを設定して高速に試験を行うことができる。
しかしながら、最下限のＦＥＴ漏れ電流を有するＣＭＯ
Ｓ集積回路に存在する欠陥電流であって、上下限幅（Ｉ
QU−ＩQL）以下の欠陥電流の検出が困難なため、上下限
の幅が狭い場合に有効である。
【０１２１】試験装置 図９は、本発明に係るＣＭＯＳ集積回路の試験方法を行
う試験装置の構成を示す概略的なブロック構成図であ
る。この試験装置１００は、制御部２１と、信号駆動部
３１と、測定部３２と、測定ＩDDQ テーブル用メモリ４
１と、平均値比テーブル用メモリ４２と、良否判定部４
３と、出力部４４と、第１〜第３のメモリ１１〜１３と
を有する。
【０１２２】第１のメモリ１１は、ＩDDQ 試験に使用さ
れるテストパターンＴＰを示す情報であるテストパター
ン情報と、測定点であるストローブ点を示す情報である
ストローブ情報とを記憶する。第２のメモリ１２は、試
験前にＦＥＴ漏れ電流シミュレーションを行って求めた
平均値比Ｒj （Ｒj REF ）の情報を記憶し、または数個
以上の良品のＣＭＯＳ集積回路の静止電源電流ＩQ を測
定した測定値ＩQjから求めた平均値比Ｒj （Ｒj REF ）
の情報を記憶する。第３のメモリ１３は、第２のメモリ
に記憶された平均値比Ｒj （Ｒj REF ）に対応する推定
誤差または推定誤差率ＥRjを示す情報と、測定部３２の
最大測定誤差ＥM を示す情報とを記憶する。
【０１２３】制御部２１は、試験装置１００の全体の制
御を司るコントローラである。この制御部２１は、第１
のメモリ１１からテストパターンを示す情報とストロー
ブ点を示す情報とが供給され、第２のメモリ１２から平
均値比を示す情報が供給され、第３のメモリ１３から推
定誤差または推定誤差率ＥRjを示す情報と最大測定誤差
ＥM を示す情報が供給される。
【０１２４】制御部２１は、テストパターンを示す情報
とストローブ点を示す情報とを信号駆動部３１に供給す
る。また、制御部２１は、平均値比を示す情報を平均値
比テーブルに変換して平均値比テーブル用メモリ４２に
供給する。また、制御部２１は、推定誤差または推定誤
差率ＥRjを示す情報と、測定部３２の最大測定誤差ＥM
を示す情報とを良否判定部４３に供給する。
【０１２５】信号駆動部３１は、制御部２１の制御下
で、所定のテストパターンのテスト信号を試験対象のＣ
ＭＯＳ集積回路５０に印加する。また、信号駆動部３１
は、テスト信号を印加している場合に、ストローブ点を
示すタイミング信号（ストローブパルス）を測定部３２
に供給する。
【０１２６】測定部３２は、ＣＭＯＳ集積回路５０の静
止電源電流ＩQ をストローブパルスに応じて測定し、そ
の測定値ＩQjを測定ＩDDQ テーブルに変換して測定Ｉ
DDQ テーブル用メモリ４１に供給して保存させる。測定
ＩDDQ テーブル用メモリ４１および平均値比用メモリ４
２は、ストローブ番号ｊの指定により、高速に読出し可
能なメモリで構成されている。
【０１２７】制御部２１は、全ストローブ点での測定値
ＩQjの保存または所定のストローブ点での測定値ＩQjの
保存が終了した場合に、良否判定部４３を起動する。良
否判定部４３は、平均値比Ｒj （Ｒj REF ）および測定
値ＩQj等に基づいてＣＭＯＳ集積回路５０の良否判定を
行い、測定結果、判定結果、各種算出結果等を示す判定
信号を出力部４４に出力する。
【０１２８】出力部４４は、表示装置、印刷装置等の出
力装置を有し、良否判定部４３からの判定信号に基づ
き、測定結果、判定結果、各種算出結果等を表示画面に
表示して出力し、または印刷媒体に印刷して出力する。
出力部４４をコンピュータディスプレイで構成し、制御
部２１、測定ＩDDQ テーブル用メモリ４１、平均値比テ
ーブル用メモリ４２、および良否判定部４３をコンピュ
ータまたはマイクロコンピュータで構成してもよく、制
御部２１と良否判定部４３とを一体に設けてもよい。
【０１２９】試験装置１００の動作 次に、試験装置１００が実施するＣＭＯＳ集積回路の試
験方法について説明する。図１０〜図１３は、試験装置
１００が実施する試験方法を例示する概略的なフローチ
ャートであり、平均値法に関する試験方法である。試験
装置１００は、所定数のサンプルのＣＭＯＳ集積回路に
ついて、基準平均値比Ｒj REF およびその誤差率（推定
誤差率）ＥRjを予め算出しており、また最大測定誤差Ｅ
M を予め検知しているものとする。また、試験に際し
て、基準平均値比Ｒj REF を平均値比Ｒj として用い
る。
【０１３０】先ず、スタート時では変数ｊの値はｊ＝１
に初期設定されており、ステップＳ１に進む。ステップ
Ｓ１では、信号駆動部３１は所定のテストパターンのテ
スト信号をＣＭＯＳ集積回路５０に印加し、測定部３２
はストローブ点ｊでの静止電源電流を測定して測定値Ｉ
Qjを得る。
【０１３１】ステップＳ２では、制御部２１は、予定さ
れた全ストローブ点ｊ（＝１〜ｍ）での静止電源電流の
測定が終了したか否かを判定する。予定された測定が終
了した場合は、測定値ＩQjはテーブル用メモリ４１に保
持されて良否判定部４３に供給され、ステップＳ４に進
む。予定された測定が終了していない場合は、ステップ
Ｓ３に進み、ｊの値をインクリメントして１だけ増加
し、ステップＳ１に戻り、次の測定を行う。
【０１３２】ステップＳ４では、良否判定部４３は、各
ストローブ点でＣＭＯＳ集積回路５０から得られた複数
の測定値ＩQj（ｊ＝１〜ｍ）の平均値Ｉq を算出する。
平均値Ｉq ＝（ＩQ1＋ＩQ2＋…＋ＩQm）／ｍである。な
お、例えば、ｍ＞２とし、一例としてｍの値を８００程
度としてもよい。但し、全測定値ＩQjを平均せずに、先
頭のｎ個のストローブ点での測定値の平均値により、代
表させてもよい。例えば、ｎを２よりも大きい整数と
し、ｎ＜ｍで、Ｉq ＝（ＩQ1＋ＩQ2＋…＋ＩQn）／ｎと
する。
【０１３３】ステップＳ５では、良否判定部４３は、各
ストローブ点ｊ（ｊ＝１〜ｍ）について、対応する欠陥
電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。ステッ
プＳ６では、良否判定部４３は、許容誤差Ｅを算出す
る。許容誤差Ｅは、推定誤差率ＥR ×Ｉq の絶対値と最
大測定誤差ＥM の絶対値のうち大きいほの値とする。ス
テップＳ７では、良否判定部４３は、変数ｊをセットし
てｊ＝１にする。
【０１３４】ステップＳ８では、良否判定部４３は、欠
陥電流推定値ＰDjと許容誤差Ｅとを比較する。ＰDj＞Ｅ
である場合は、ステップＳ９に進み、良否判定部４３は
当該ストローブ点ｊにおいて欠陥電流が存在することを
検出し、試験対象のＣＭＯＳ集積回路５０が不良品であ
ると判定し、出力部４４は判定結果等を出力し、試験を
終了する。なお、全ストローブ点について、欠陥電流の
有無の判定を行う構成としてもよい。ＰDj＞Ｅでない場
合は、ステップＳ１０に進む。
【０１３５】ステップＳ１０では、良否判定部４３は、
欠陥電流推定値ＰDjと−Ｅとを比較する。ＰDj＜−Ｅで
ある場合は、ステップＳ１１に進み、良否判定部４３は
当該ストローブ点ｊ以外のストローブ点に欠陥電流が存
在することを検出し、試験対象のＣＭＯＳ集積回路５０
を不良品と判定し、出力部４４は判定結果等を出力し、
試験を終了する。なお、全ストローブ点について、欠陥
電流の有無を判定する構成としてもよい。ＰDj＜−Ｅで
ない場合は、ステップＳ１２に進む。
【０１３６】ステップＳ１２では、良否判定部４３は、
全ストローブ点について、欠陥電流推定値ＰDjの比較が
終了したか否かを判定する。比較が終了していない場合
は、ステップＳ１３に進み、変数ｊの値をインクリメン
トして１だけ増加させ、ステップＳ８に戻り、次の比較
を行う。比較が終了した場合は、ステップＳ１４に進
む。
【０１３７】ステップＳ１４では、振幅比変動率ＰSTQ
を算出する。ＰSTQ ＝Ｉq ×（Ｒb−Ｒs ）／（ＩQb−
ＩQs）である。なお、平均値比Ｒb は平均値比Ｒj の最
大値であり、このときのストローブ点b での測定値がＩ
Qbである。また、平均値比Ｒs は平均値比Ｒj の最小値
であり、このときのストローブ点s での測定値がＩQsで
ある。
【０１３８】ステップＳ１５では、良否判定部４３は、
振幅比変動率ＰSTQ が１よりも大きいか否かを判定す
る。ＰSTQ ＞１である場合は、全ストローブ点ｊ（＝１
〜ｍ）で欠陥電流が存在することを検出し、試験対象の
ＣＭＯＳ集積回路５０を不良品であると判定し、出力部
４４は判定結果等を出力し、試験を終了する。ＰSTQ ＞
１でない場合は、ステップＳ１７に進み、試験対象のＣ
ＭＯＳ集積回路５０を良品であると判定し、出力部４４
は判定結果等を出力し、試験を終了する。
【０１３９】次に、ＣＭＯＳ集積回路の解析方法を説明
する。図１３〜図１５は、試験装置１００が実施するＣ
ＭＯＳ集積回路の解析方法を例示する概略的なフローチ
ャートであり、平均値法に関する解析方法である。
【０１４０】先ず、スタート時では変数ｊの値はｊ＝１
に初期設定されており、ステップＳ２１に進む。ステッ
プＳ２１では、信号駆動部３１は所定のテストパターン
のテスト信号をＣＭＯＳ集積回路５０に印加し、測定部
３２はストローブ点ｊでの静止電源電流を測定して測定
値ＩQjを得る。
【０１４１】ステップＳ２２では、制御部２１は、予定
された全ストローブ点ｊ（＝１〜ｍ）での静止電源電流
の測定が終了したか否かを判定する。予定された測定が
終了した場合は、測定値ＩQjはテーブル用メモリ４１に
保持されて良否判定部４３に供給され、ステップＳ２４
に進む。予定された測定が終了していない場合は、ステ
ップＳ２３に進み、ｊの値をインクリメントして１だけ
増加し、ステップＳ２１に戻り、次の測定を行う。
【０１４２】ステップＳ２４では、良否判定部４３は、
各ストローブ点でＣＭＯＳ集積回路５０から得られた複
数の測定値ＩQj（ｊ＝１〜ｍ）の平均値Ｉq を算出す
る。平均値Ｉq ＝（ＩQ1＋ＩQ2＋…＋ＩQm）／ｍであ
る。なお、例えば、ｍ＞２とし、一例としてｍの値を８
００程度としてもよい。
【０１４３】ステップＳ２５では、良否判定部４３は、
各ストローブ点ｊ（ｊ＝１〜ｍ）について、対応する欠
陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する。ステ
ップＳ２６では、良否判定部４３は、許容誤差Ｅを算出
する。許容誤差Ｅは、推定誤差率ＥR ×Ｉq の絶対値と
最大測定誤差ＥM の絶対値のうち大きいほの値とする。
【０１４４】ステップＳ２７では、良否判定部４３は、
欠陥電流推定値ＰDjが負の値になるようなストローブｈ
について、欠陥電流推定値ＰDjの合計値ＰDSUMと平均値
比Ｒj （Ｒj REF ）の合計値ＲSUM とを算出する。ステ
ップＳ２８では、良否判定部４３は、平均値Ｉq の変分
ΔＩq を算出する。ΔＩq ＝−ＰDSUM／ＲSUM である。
【０１４５】ステップＳ２９では、欠陥電流推定値ＰDj
が許容誤差Ｅよりも大きい値となるストローブｋについ
て、第１の電流値ＩDkを算出する。第１の電流値ＩDk＝
ＰDk＋Ｒk ×ΔＩq である。
【０１４６】ステップＳ３０では、算出された第１の電
流値ＩDkが許容誤差Ｅよりも大きい値をとるストローブ
点ｋに、当該第１の電流値ＩDkが示す欠陥電流が存在す
ることを検出し、欠陥電流の検出回数をカウントする。
【０１４７】ステップＳ３１では、欠陥電流の検出回数
が０回であるか否かを判定する。検出回数が０回でない
場合は、ステップＳ３６に進む。検出回数が０回である
場合は、ステップＳ３２に進み、第２の電流値ＩD を算
出する。第２の電流値ＩD ＝（１−１／ＰSTQ ）×Ｉq
である。
【０１４８】ステップＳ３３では、第２の電流値ＩD が
許容誤差Ｅよりも大きいか否かを判定する。第２の電流
値ＩD ＞Ｅである場合は、ステップＳ３４に進み、全ス
トローブ点において、第２の電流値ＩD が示す欠陥電流
があることを検出する。第２の電流値ＩD ＞Ｅでない場
合は、ステップＳ３５に進み、全ストローブ点において
欠陥電流がないことを検出する。ステップＳ３６では、
出力部４４は、ＣＭＯＳ集積回路５０の測定結果、欠陥
電流値の算出結果等を表示出力または印刷出力する。
【０１４９】図１６および図１７は、試験装置１００が
実施する試験方法を例示する概略的なフローチャートで
あり、１点法に関する試験方法である。試験装置１００
は、所定数のサンプルのＣＭＯＳ集積回路について、基
準平均値比Ｒj REF および推定誤差率ＥRjを予め算出し
ており、また最大測定誤差ＥMを予め検知しているもの
とする。また、試験に際して、基準平均値比Ｒj REF を
平均値比Ｒj として用いる。
【０１５０】先ず、ステップＳ４１では、信号駆動部３
１は所定のテストパターンのテスト信号をＣＭＯＳ集積
回路５０に印加し、測定部３２はストローブ点１での静
止電源電流を測定して測定値ＩQ1を得る。この測定値Ｉ
Q1は、テーブル用メモリ４１に保持され、良否判定部４
３に供給される。
【０１５１】ステップＳ４２では、良否判定部４３は、
測定値ＩQjの平均値Ｉq の予想値に相当する比率ＲQ1を
算出する。比率ＲQ1＝ＩQ1／Ｒ1 である。また、変数ｊ
の値をｊ＝２に設定する。ステップＳ４３では、良否判
定部４３は、許容誤差Ｅを算出する。許容誤差Ｅは、推
定誤差率ＥR ×ＲQ1の絶対値と最大測定誤差ＥM の絶対
値のうち、大きいほうの値とする。
【０１５２】ステップＳ４４では、信号駆動部３１は所
定のテストパターンのテスト信号をＣＭＯＳ集積回路５
０に印加し、測定部３２はストローブ点ｊ（ｊ＞１）で
の静止電源電流ＩQjを測定する。この測定値ＩQjは、テ
ーブル用メモリ４１に保持され、良否判定部４３に供給
される。
【０１５３】ステップＳ４５では、良否判定部４３は、
欠陥電流予想値ＰQ1j を算出する。欠陥電流予想値Ｐ
Q1j ＝ＩQj−Ｒj ×ＲQ1である。ステップＳ４６では、
欠陥電流予想値ＰQ1j と許容誤差Ｅとを比較する。Ｐ
Q1j ＞Ｅである場合は、ステップＳ４７に進み、当該ス
トローブ点ｊで欠陥電流が存在することを検出し、試験
対象のＣＭＯＳ集積回路５０を不良品として判定し、出
力部４４は判定結果等を出力し、試験を終了する。な
お、全ストローブ点について欠陥電流の有無の判定を行
う構成としてもよい。ＰQ1j ＞Ｅでない場合は、ステッ
プＳ４８に進む。
【０１５４】ステップＳ４８では、良否判定部４３は、
欠陥電流予想値ＰQ1j と−Ｅとを比較する。ＰQ1j ＜
（−Ｅ）である場合は、ステップＳ４９に進み、当該ス
トローブ点ｊ以外のストローブ点で欠陥電流が存在する
ため、ＣＭＯＳ集積回路５０を不良品として判定し、出
力部４４は判定結果等を出力し、試験を終了する。な
お、全ストローブ点について欠陥電流の有無の判定を行
う構成としてもよい。ＰQ1j ＜（−Ｅ）でない場合は、
ステップＳ５０に進む。
【０１５５】ステップＳ５０では、制御部２１は、予定
された全ストローブ点（ｊ＝１〜ｍ）での静止電源電流
の測定が終了したか否かを判定する。予定された測定が
終了していない場合は、ステップＳ５１に進み、ｊの値
をインクリメントして１だけ増加し、ステップＳ４４に
戻り、次の測定を行う。予定された測定が終了した場合
は、ステップＳ５２に進み、出力部４４は、ＣＭＯＳ集
積回路５０の良否判定結果、測定結果、各種演算結果等
を表示出力または印刷出力する。例えば、全ストローブ
点について−Ｅ≦ＰQ1j ≦Ｅである場合は、被試験素子
のＣＭＯＳ集積回路５０を良品として良否判定部４３で
判定し、判定結果を出力部４４で出力してもよい。
【０１５６】図１８は、試験装置１００が実施する試験
方法を例示する概略的なフローチャートであり、１点法
での上下限法に関する試験方法である。試験装置１００
は、所定数のサンプルのＣＭＯＳ集積回路について、基
準平均値比Ｒj REF を予め算出しており、上式（１０−
３）に示す比例係数σR を予め算出しているものとす
る。また、試験に際して、基準平均値比Ｒj REF を平均
値比Ｒj として用いる。
【０１５７】先ず、ステップＳ６１では、信号駆動部３
１は所定のテストパターンのテスト信号をＣＭＯＳ集積
回路５０に印加し、測定部３２はストローブ点１での静
止電源電流を測定して測定値ＩQ1を得る。この測定値Ｉ
Q1は、テーブル用メモリ４１に保持され、良否判定部４
３に供給される。
【０１５８】ステップＳ６２では、良否判定部４３は、
測定値ＩQjの平均値Ｉq の予想値に相当する比率ＲQ1を
算出する。比率ＲQ1＝ＩQ1／Ｒ1 である。また、変数ｊ
の値をｊ＝２に設定する。
【０１５９】ステップＳ６３では、信号駆動部３１は所
定のテストパターンのテスト信号をＣＭＯＳ集積回路５
０に印加し、測定部３２はストローブ点ｊ（ｊ＞１）で
の静止電源電流を測定して測定値ＩQjを得る。この測定
値ＩQjは、テーブル用メモリ４１に保持され、良否判定
部４３に供給される。
【０１６０】ステップＳ６４では、良否判定部４３は、
上限のしきい値ＩQUと下限のしきい値ＩQLとを算出す
る。上限のしきい値ＩQU＝（１＋６σR ）×ＲQ1であ
り、下限のしきい値ＩQL＝（１−６σR ）×ＲQ1であ
る。
【０１６１】ステップＳ６５では、良否判定部４３は、
測定値ＩQjと上限および下限のしきい値ＩQU，ＩQLとを
比較する。ＩQj＞ＩQU、または、ＩQj＜ＩQLが成立する
場合は、ステップＳ６６に進み、良否判定部４３は当該
ストローブ点ｊで欠陥電流が存在することを検出し、被
試験素子のＣＭＯＳ集積回路５０を不良品であると判定
し、出力部４４は判定結果等を出力し、試験を終了す
る。なお、全ストローブ点について欠陥電流の有無の判
定を行う構成としてもよい。ＩQj＞ＩQU、および、ＩQj
＜ＩQLが成立しない場合は、すなわちＩQL≦ＩQj≦ＩQU
である場合は、ステップＳ６７に進む。
【０１６２】ステップＳ６７では、制御部２１は、予定
された全ストローブ点（ｊ＝１〜ｍ）での静止電源電流
の測定が終了したか否かを判定する。予定された測定が
終了していない場合は、ステップＳ６８に進み、変数ｊ
の値をインクリメントして１だけ増加させ、ステップＳ
６３に戻り、次の測定を行う。予定された測定が終了し
た場合は、ステップＳ６９に進み、出力部４４は、ＣＭ
ＯＳ集積回路５０の良否判定結果、測定結果、各種演算
結果等を表示出力または印刷出力する。例えば、全スト
ローブ点についてＩQL≦ＩQj≦ＩQUである場合は、良否
判定部４３は被試験素子のＣＭＯＳ集積回路５０を良品
として判定し、判定結果を出力部４４が出力する構成と
してもよい。
【０１６３】以上に説明したように、本発明に係るＣＭ
ＯＳ集積回路の試験方法では、ＣＭＯＳ集積回路５０に
対して試験用の特別な素子や構造物を追加する必要がな
く、試験を行うことによるＣＭＯＳ集積回路５０の製造
コストの上昇を抑えることができる。また、汎用の論理
テスタを用いて試験することができ、この点でもＣＭＯ
Ｓ集積回路５０の製造コストの上昇を抑えることができ
る。また、実際に動作する実動作モードまたは出荷後の
条件で試験を行うことができ、試験を行うことによる回
路故障の発生を防止することができ、欠陥の見逃しを防
止することができ、ＣＭＯＳ集積回路５０の出荷品の品
質および信頼性を向上することができる。
【０１６４】さらには、漏れ電流を低減させる方法の採
用コストの関係から、ＩDDQ 試験をしなかったＣＭＯＳ
集積回路に対して本発明に係る試験方法を実施すること
で、ＣＭＯＳ集積回路の出荷品の品質および信頼性を向
上することができる。また、静止電源電流ＩQ の良否判
定用しきい値を下げて良否判定していた場合、本発明に
係る試験方法により、良品を不良品として判定する割合
を減らすことが可能である。
【０１６５】また、有効ゲート長が約０．２５μｍ以
下、例えば約０．２５μｍ〜約０．１μｍまたは約０．
２５μｍ〜約０．０５μｍでのＩDDQ 試験に対して本発
明に係る試験方法を適用することで、ＣＭＯＳ集積回路
の品質を向上することが可能である。また、高温試験の
ために静止電源電流ＩQ が大きく、ＩDDQ 試験ができな
かったＣＭＯＳ集積回路、例えば有効ゲート長が０．５
μｍ以上のＣＭＯＳ集積回路に対して適用することで、
品質を向上することが可能である。また、他のＦＥＴ漏
れ電流の低減方法と併用することで、品質をいっそう向
上することが可能である。また、１測定点でＩDDQ 試験
を実施するスタンバイ試験（スタンバイ電流試験）また
は数個の測定点でＩDDQ 試験を行う数点ＩDDQ 試験に対
して、本発明に係る試験方法を適用してさらに多点でＩ
DDQ 試験を行うことで、品質をさらに向上することが可
能である。なお、上記実施の形態は本発明の例示であ
り、本発明は上記実施の形態に限定されない。
【０１６６】
【発明の効果】上記した本発明に係るＣＭＯＳ集積回路
の試験方法では、良品の前記ＣＭＯＳ集積回路について
予め算出された前記複数のストローブ点での静止電源電
流の平均値比と、前記静止電源電流の測定値の平均値と
を用いるので、良品のＣＭＯＳ集積回路での静止電源電
流の分布であって当該静止電源電流の平均値を基準とす
る分布を知ることができ、試験対象のＣＭＯＳ集積回路
が良品である場合に前記測定値が採り得る範囲を、前記
静止電源電流の平均値比と前記測定値の平均値とにより
知ることが可能である。
【０１６７】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、測定値ＩQjと、測定値の平均
値Ｉq とに基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×
Ｉq を算出する。測定値の平均値Ｉq と平均値比Ｒj と
を乗算することで、試験対象のＣＭＯＳ集積回路が良品
である場合の静止電源電流ＩDDQ の期待値を算出するこ
とができ、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから
減算することにより欠陥電流推定値を得ることができ
る。なお、上述したように、欠陥電流推定値ＰDjが、ス
トローブ点ｊでの欠陥電流値ＩDjと、測定値の平均値Ｉ
q の算出に用いたストローブ点数と、平均値比Ｒjにの
み依存し、静止電源電流の測定値の大小に依存しない値
を得ることができ、欠陥電流値ＩDjの正確な推定も可能
である。
【０１６８】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、測定値ＩQjと、比率（ＩQ1／
Ｒ1）とに基づき、欠陥電流予想値ＰQ1j ＝ＩQj−Ｒj
×ＩQ1／Ｒ1 を算出する。測定値の平均値の予想値に相
当する比率（ＩQ1／Ｒ1 ）と平均値比Ｒj とを乗算する
ことで、試験対象のＣＭＯＳ集積回路が良品である場合
の静止電源電流ＩDDQ の期待値を算出することができ、
この期待値（ＩQ1×Ｒj ／Ｒ1 ）を測定値ＩQjから減算
することにより欠陥電流予想値を得ることができる。な
お、上述したように、欠陥電流予想値ＰQ1j は、ストロ
ーブ点での欠陥電流ＩD1，ＩDjと、平均値比Ｒ1 ，Ｒj
にのみ依存し、静止電源電流の測定値の大小に依存しな
い値を得ることができる。
【０１６９】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以
上７以下の定数ｆとに基づき、上限のしきい値ＩQU＝
（１＋ｆ×σR ）×ＩQ1／Ｒ1を算出する。測定値の平
均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値
比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算する
ことで、試験対象のＣＭＯＳ集積回路が良品である場合
に静止電源電流ＩDDQ が分布する範囲を算出することが
でき、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）と比率（ＩQ1
／Ｒ1 ）とを加算することにより上限のしきい値を得る
ことができる。σR は、平均値比Ｒj とストローブ点の
総数ｍとから算出可能であり、上限のしきい値ＩQUは、
静止電源電流の測定値の大小に拘らず、同じ式から予測
可能である。
【０１７０】上記した本発明に係るＣＭＯＳ集積回路の
試験方法では、例えば、複数のストローブ点での静止電
源電流の平均値比Ｒj と、比率（ＩQ1／Ｒ1 ）と、４以
上７以下の定数ｆとに基づき、下限のしきい値ＩQL＝
（１−ｆ×σR ）×ＩQ1／Ｒ1を算出する。測定値の平
均値の予想値に相当する比率（ＩQ1／Ｒ1 ）と、平均値
比Ｒj の標準偏差に関連する（ｆ×σR ）とを乗算する
ことで、試験対象のＣＭＯＳ集積回路が良品である場合
に静止電源電流ＩDDQ が分布する範囲を算出することが
でき、この範囲（ｆ×σR ×ＩQ1／Ｒ1 ）を比率（ＩQ1
／Ｒ1 ）から減算することにより下限のしきい値を得る
ことができる。σR は、平均値比Ｒj とストローブ点の
総数ｍとから算出可能であり、下限のしきい値ＩQLは、
静止電源電流の測定値の大小に拘らず、同じ式から予測
可能である。
【０１７１】上記した本発明に係るＣＭＯＳ集積回路の
解析方法では、複数のストローブ点での静止電源電流の
平均値比Ｒj と、測定値ＩQjと、測定値の平均値Ｉq と
に基づき、欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算
出する。測定値の平均値Ｉq と平均値比Ｒj とを乗算す
ることで、試験対象のＣＭＯＳ集積回路が良品である場
合の静止電源電流ＩDDQ の期待値を算出することがで
き、この期待値（Ｒj ×Ｉq ）を測定値ＩQjから減算す
ることにより欠陥電流推定値を得ることができる。負の
値の欠陥電流推定値ＰDjの合計値ＰDSUMと、負の値の欠
陥電流推定値ＰDjに対応するストローブ点についての平
均値比Ｒj の合計値ＲSUM との比の絶対値｜ＰDSUM／Ｒ
SUM ｜を算出することで、測定値の平均値とＦＥＴ漏れ
電流の平均値との差を示す変分ΔＩq を得ることができ
る。
【０１７２】以上に説明したように、本発明に係るＣＭ
ＯＳ集積回路の試験方法および解析方法によれば、静止
電源電流が大きくそのバラツキも大きいＣＭＯＳ集積回
路でも、欠陥電流を検出可能であり、解析可能である。
【図面の簡単な説明】
【図１】２品種のＣＭＯＳ集積回路における最大ＩDDQ
の相対度数分布を例示する分布図である。
【図２】ＭＯＳＦＥＴの漏れ電流の分類を示す説明図で
ある。
【図３】ＣＭＯＳ集積回路の最大ＩDDQ の分布を例示す
る分布図である。
【図４】良品の２個のＣＭＯＳ集積回路におけるＦＥＴ
漏れ電流の分布を示す説明図である。
【図５】図４のＣＭＯＳ集積回路の全ストローブにおけ
るＦＥＴ漏れ電流の相対度数分布を示す分布図である。
【図６】良品の３２個のＣＭＯＳ集積回路について、Ｆ
ＥＴ漏れ電流の相対度数分布を例示する分布図である。
【図７】基準平均値比の推定誤差率の分布の一例を示す
分布図である。
【図８】基準平均値比の推定誤差率の分布の他の一例を
示す分布図である。
【図９】本発明に係るＣＭＯＳ集積回路の試験方法を行
う試験装置の構成を示す概略的なブロック構成図であ
る。
【図１０】図９の試験装置１００が実施する試験方法を
例示する概略的なフローチャートであり、平均値法に関
するフローチャートである。
【図１１】図１０に続いて、図９の試験装置１００が実
施する試験方法を例示する概略的なフローチャートであ
り、平均値法に関するフローチャートである。
【図１２】図１１に続いて、図９の試験装置１００が実
施する試験方法を例示する概略的なフローチャートであ
り、平均値法に関するフローチャートである。
【図１３】図９の試験装置１００が実施する解析方法を
例示する概略的なフローチャートであり、平均値法に関
するフローチャートである。
【図１４】図１３に続いて、図９の試験装置１００が実
施する解析方法を例示する概略的なフローチャートであ
り、平均値法に関するフローチャートである。
【図１５】図１４に続いて、図９の試験装置１００が実
施する解析方法を例示する概略的なフローチャートであ
り、平均値法に関するフローチャートである。
【図１６】図９の試験装置１００が実施する試験方法を
例示する概略的なフローチャートであり、１点法に関す
るフローチャートである。
【図１７】図１６に続いて、図９の試験装置１００が実
施する試験方法を例示する概略的なフローチャートであ
り、１点法に関するフローチャートである。
【図１８】図９の試験装置１００が実施する試験方法を
例示する概略的なフローチャートであり、１点法での上
下限法に関するフローチャートである。
【符号の説明】
１１…第１のメモリ、１２…第２のメモリ、１３…第３
のメモリ、２１…制御部、３１…信号駆動部、３２…測
定部、４１…測定ＩDDQ テーブル用メモリ、４２…平均
値比テーブル用メモリ、４３…良否判定部、４４…出力
部、５０…ＣＭＯＳ集積回路、１００…試験装置。

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】試験対象のＣＭＯＳ集積回路にテスト信号
    を印加し、予め決められた複数のストローブ点のうち一
    部または全部のストローブ点での静止電源電流を測定す
    る工程と、 良品の前記ＣＭＯＳ集積回路について予め算出された前
    記複数のストローブ点での静止電源電流の平均値比と、
    前記一部または全部のストローブ点での測定値と、前記
    測定値の平均値とに基づき、前記試験対象のＣＭＯＳ集
    積回路の良否判定を行う工程とを有するＣＭＯＳ集積回
    路の試験方法。
  2. 【請求項２】前記平均値比と前記測定値と前記平均値と
    に基づいて前記良否判定を行う工程は、 前記複数のストローブ点での静止電源電流の平均値比Ｒ
    j と、前記一部または全部のストローブ点での前記測定
    値ＩQjと、前記平均値Ｉq とに基づき、前記ストローブ
    点に対応する欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を
    算出する工程と、 算出された前記欠陥電流推定値ＰDjと前記静止電源電流
    の測定値の許容誤差Ｅとに基づいて前記試験対象のＣＭ
    ＯＳ集積回路の良否判定を行う工程とを有する請求項１
    記載のＣＭＯＳ集積回路の試験方法。
  3. 【請求項３】前記欠陥電流推定値ＰDjと前記許容誤差Ｅ
    とに基づいて前記良否判定を行う工程では、 算出された前記欠陥電流推定値ＰDjの絶対値が、前記許
    容誤差Ｅの絶対値よりも大きい場合に、前記試験対象の
    ＣＭＯＳ集積回路を不良品として判定する請求項２記載
    のＣＭＯＳ集積回路の試験方法。
  4. 【請求項４】前記欠陥電流推定値ＰDjと前記許容誤差Ｅ
    とに基づいて前記良否判定を行う工程は、 前記全部のストローブ点に対応する前記欠陥電流推定値
    ＰDjの絶対値の各々が、前記許容誤差Ｅの絶対値以下で
    ある場合に、変動率ＰSTQ ＝Ｉq ×（Ｒb −Ｒs ）／
    （ＩQb−ＩQs）を算出する工程と、 前記変動率ＰSTQ が１よりも大きい場合に、前記試験対
    象のＣＭＯＳ集積回路を不良品として判定する工程とを
    有する（但し、Ｒb は前記平均値比Ｒj のうち最大平均
    値比であり、ＩQbは前記最大平均値比Ｒb に対応するス
    トローブ点での測定値であり、Ｒs は前記平均値比Ｒj
    のうち最小平均値比であり、ＩQsは前記最小平均値比Ｒ
    s に対応するストローブ点での測定値である）請求項２
    記載のＣＭＯＳ集積回路の試験方法。
  5. 【請求項５】前記欠陥電流推定値ＰDjと前記許容誤差Ｅ
    とに基づいて前記良否判定を行う工程は、 前記変動率ＰSTQ が１以下である場合に、前記試験対象
    のＣＭＯＳ集積回路を良品として判定する工程をさらに
    有する請求項４記載のＣＭＯＳ集積回路の試験方法。
  6. 【請求項６】前記静止電源電流の測定値の許容誤差Ｅ
    は、前記複数のストローブ点での前記平均値比Ｒj の誤
    差率ＥRjのうち最大誤差率ＥR と前記平均値Ｉq とを乗
    算した乗算値（ＥR ×Ｉq ）と、最大測定誤差ＥM との
    うち、絶対値の大きいほうの値である請求項２記載のＣ
    ＭＯＳ集積回路の試験方法。
  7. 【請求項７】前記平均値は、前記一部または全部のスト
    ローブ点での測定値の算術平均値である請求項１記載の
    ＣＭＯＳ集積回路の試験方法。
  8. 【請求項８】前記平均値は、前記一部または全部のスト
    ローブ点のうち所定のストローブ点での測定値ＩQ1と、
    前記所定のストローブ点での静止電源電流の平均値比Ｒ
    1 との比率（ＩQ1／Ｒ1 ）である請求項１記載のＣＭＯ
    Ｓ集積回路の試験方法。
  9. 【請求項９】前記平均値比と前記測定値と前記平均値と
    に基づいて前記良否判定を行う工程は、 前記複数のストローブ点での静止電源電流の平均値比Ｒ
    j と、前記一部または全部のストローブ点での測定値Ｉ
    Qjと、前記比率（ＩQ1／Ｒ1 ）とに基づき、前記ストロ
    ーブ点に対応する欠陥電流予想値ＰQ1j ＝ＩQj−Ｒj ×
    （ＩQ1／Ｒ1 ）を算出する工程と、 算出された前記欠陥電流予想値ＰQ1j と前記静止電源電
    流の測定値の許容誤差Ｅとに基づいて前記良否判定を行
    う工程とを有する請求項８記載のＣＭＯＳ集積回路の試
    験方法。
  10. 【請求項１０】前記欠陥電流予想値ＰQ1j と前記許容誤
    差Ｅとに基づいて前記良否判定を行う工程では、 算出された前記欠陥電流予想値ＰQ1j の絶対値が、前記
    許容誤差Ｅの絶対値よりも大きい場合に、前記試験対象
    のＣＭＯＳ集積回路を不良品として判定する請求項９記
    載のＣＭＯＳ集積回路の試験方法。
  11. 【請求項１１】前記静止電源電流の測定値の許容誤差Ｅ
    は、前記複数のストローブ点での静止電源電流の平均値
    比Ｒj の誤差率ＥRjのうち最大誤差率ＥR と前記比率
    （ＩQ1／Ｒ1 ）とを乗算した乗算値（ＥR ×ＩQ1／
    Ｒ1 ）と、最大測定誤差ＥM とのうち、絶対値の大きい
    ほうの値である請求項９記載のＣＭＯＳ集積回路の試験
    方法。
  12. 【請求項１２】前記平均値比と前記測定値と前記平均値
    とに基づいて前記良否判定を行う工程は、 前記複数のストローブ点での静止電源電流の平均値比Ｒ
    j と、前記比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数
    ｆとに基づき、上限のしきい値ＩQU＝（１＋ｆ×σR ）
    ×ＩQ1／Ｒ1 を算出する工程と、 前記測定値が前記上限のしきい値ＩQUよりも大きい場合
    に、前記試験対象のＣＭＯＳ集積回路を不良品として判
    定する工程とを有する（但し、σR は、前記複数のスト
    ローブ点での（Ｒj −１）2 の平均値の平方根である） 請求項８記載のＣＭＯＳ集積回路の試験方法。
  13. 【請求項１３】前記平均値比と前記測定値と前記平均値
    とに基づいて前記良否判定を行う工程は、 下限のしきい値ＩQL＝（１−ｆ×σR ）×ＩQ1／Ｒ1 を
    算出する工程と、 前記測定値が前記下限のしきい値ＩQLよりも小さい場合
    に、前記試験対象のＣＭＯＳ集積回路を不良品として判
    定する工程と、 前記一部または全部のストローブ点での測定値の各々
    が、前記下限のしきい値ＩQL以上であって前記上限のし
    きい値ＩQU以下である場合に、前記試験対象のＣＭＯＳ
    集積回路を良品として判定する工程とをさらに有する請
    求項１２記載のＣＭＯＳ集積回路の試験方法。
  14. 【請求項１４】前記定数ｆの値は、５以上６以下である
    請求項１２記載のＣＭＯＳ集積回路の試験方法。
  15. 【請求項１５】前記平均値比と前記測定値と前記平均値
    とに基づいて前記良否判定を行う工程は、 前記複数のストローブ点での静止電源電流の平均値比Ｒ
    j と、前記比率（ＩQ1／Ｒ1 ）と、４以上７以下の定数
    ｆとに基づき、下限のしきい値ＩQL＝（１−ｆ×σR ）
    ×ＩQ1／Ｒ1 を算出する工程と、 前記測定値が前記下限のしきい値ＩQLよりも小さい場合
    に、前記試験対象のＣＭＯＳ集積回路を不良品として判
    定する工程とを有する（但し、σR は、前記複数のスト
    ローブ点での（Ｒj −１）2 の平均値の平方根である） 請求項８記載のＣＭＯＳ集積回路の試験方法。
  16. 【請求項１６】前記定数ｆの値は、５以上６以下である
    請求項１５記載のＣＭＯＳ集積回路の試験方法。
  17. 【請求項１７】前記所定のストローブ点は、前記一部ま
    たは全部のストローブ点のうち最初のストローブ点であ
    る請求項８記載のＣＭＯＳ集積回路の試験方法。
  18. 【請求項１８】前記複数のストローブ点での静止電源電
    流の平均値比は、良品の前記ＣＭＯＳ集積回路に前記テ
    スト信号を印加して静止電源電流を前記複数のストロー
    ブ点で測定した前記複数の測定値と当該複数の測定値の
    平均値との比を、複数個の良品の前記ＣＭＯＳ集積回路
    または数個以上の良品の前記ＣＭＯＳ集積回路について
    平均化した値である請求項１記載のＣＭＯＳ集積回路の
    試験方法。
  19. 【請求項１９】前記テスト信号は複数のテストパターン
    を有しており、 前記複数のストローブ点のうち隣接するストローブ点の
    間に、前記テスト信号のテストパターンを切り換える工
    程をさらに有する請求項１記載のＣＭＯＳ集積回路の試
    験方法。
  20. 【請求項２０】試験対象のＣＭＯＳ集積回路にテスト信
    号を印加し、予め決められた複数のストローブ点での静
    止電源電流を測定する工程と、 良品の前記ＣＭＯＳ集積回路について予め算出された前
    記複数のストローブ点での静止電源電流の平均値比Ｒj
    と、前記複数のストローブ点での測定値ＩQjと、前記測
    定値の平均値Ｉq とに基づき、前記ストローブ点に対応
    する欠陥電流推定値ＰDj＝ＩQj−Ｒj ×Ｉq を算出する
    工程と、 算出された前記欠陥電流推定値ＰDjのうち、負の値の欠
    陥電流推定値ＰDjの合計値ＰDSUMを算出する工程と、 前記複数のストローブ点のうち、前記負の値の欠陥電流
    推定値ＰDjに対応するストローブ点について、前記平均
    値比Ｒj の合計値ＲSUM を算出する工程と、 前記欠陥電流推定値ＰDjの合計値ＰDSUMと前記平均値比
    Ｒj の合計値ＲSUM との比の絶対値｜ＰDSUM／ＲSUM ｜
    を算出する工程とを有するＣＭＯＳ集積回路の解析方
    法。
  21. 【請求項２１】前記複数のストローブ点のうち、正の値
    の前記欠陥電流推定値ＰDjに対応するストローブ点につ
    いて、第１の電流値ＩDj＝ＰDj＋Ｒj ×｜ＰDSUM／Ｒ
    SUM ｜を算出する工程と、 算出された前記第１の電流値ＩDjのうち前記静止電源電
    流の測定値の許容誤差Ｅの絶対値よりも大きい第１の電
    流値を、欠陥電流値として検出する工程とをさらに有す
    る請求項２０記載のＣＭＯＳ集積回路の解析方法。
  22. 【請求項２２】算出された前記第１の電流値ＩDjの各々
    が前記許容誤差Ｅの絶対値以下である場合に、変動率Ｐ
    STQ ＝Ｉq ×（Ｒb −Ｒs ）／（ＩQb−ＩQs）に基づい
    て第２の電流値ＩD ＝（１−１／ＰSTQ ）×Ｉq を算出
    する工程と、 前記第２の電流値ＩD が前記許容誤差Ｅの絶対値よりも
    大きい場合に、前記複数のストローブ点での測定値の各
    々に、前記第２の電流値ＩD が示す欠陥電流値が含まれ
    ていることを検出する工程とをさらに有する（但し、Ｒ
    b は前記平均値比Ｒj のうち最大平均値比であり、ＩQb
    は前記最大平均値比Ｒb に対応するストローブ点での測
    定値であり、Ｒs は前記平均値比Ｒjのうち最小平均値
    比であり、ＩQsは前記最小平均値比Ｒs に対応するスト
    ローブ点での測定値である） 請求項２１記載のＣＭＯＳ集積回路の解析方法。
  23. 【請求項２３】前記第２の電流値ＩD が前記許容誤差Ｅ
    の絶対値以下である場合に、前記複数のストローブ点で
    の測定値の各々に、欠陥電流値が含まれていないことを
    検出する工程をさらに有する請求項２２記載のＣＭＯＳ
    集積回路の解析方法。
  24. 【請求項２４】前記静止電源電流の測定値の許容誤差Ｅ
    は、前記複数のストローブ点での静止電源電流の平均値
    比Ｒj の誤差率ＥRjのうち最大誤差率ＥR と前記平均値
    Ｉq とを乗算した乗算値（ＥR ×Ｉq ）と、最大測定誤
    差ＥM とのうち、絶対値が大きいほうの値である請求項
    ２１記載のＣＭＯＳ集積回路の解析方法。
  25. 【請求項２５】前記平均値は、前記複数のストローブ点
    での測定値の算術平均値である請求項２０記載のＣＭＯ
    Ｓ集積回路の解析方法。
  26. 【請求項２６】前記複数のストローブ点での静止電源電
    流の平均値比は、良品の前記ＣＭＯＳ集積回路に前記テ
    スト信号を印加して静止電源電流を前記複数のストロー
    ブ点で測定した前記複数の測定値と当該複数の測定値の
    平均値との比を、複数個の良品の前記ＣＭＯＳ集積回路
    または数個以上の良品の前記ＣＭＯＳ集積回路について
    平均化した値である請求項２０記載のＣＭＯＳ集積回路
    の解析方法。
  27. 【請求項２７】前記テスト信号は複数のテストパターン
    を有しており、 前記複数のストローブ点のうち隣接するストローブ点の
    間に、前記テスト信号のテストパターンを切り換える工
    程をさらに有する請求項２０記載のＣＭＯＳ集積回路の
    解析方法。
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