JP2003156534A

JP2003156534A - 半導体集積回路

Info

Publication number: JP2003156534A
Application number: JP2001355439A
Authority: JP
Inventors: Minoru Uchida; 実内田; Kazuo Hibi; 一夫日比; Akio Hayakawa; 秋夫早川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-11-21
Filing date: 2001-11-21
Publication date: 2003-05-30

Abstract

(57)【要約】【課題】試験阻害要因を発生させずに様々な論理状態
を作り出すことが出来て、診断率の高いＩＤＤＱ試験を
容易に実施することのできる半導体集積回路を提供する
ことにある。【解決手段】回路停止時に集積回路の各部に発生され
るフローティング状態等の試験阻害要因を個別に且つ強
制的に解除する阻害要因解除回路と、上記阻害要因解除
回路に当該回路をアクティブにするＩＤＤＱモード信号
１２を供給して試験モードを発生させる試験モード発生
回路５とを備えた半導体集積回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
の試験技術に関し、具体的にはＩＤＤＱ試験が実施され
る半導体集積回路全般に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路の試験方法として、電源
端子間に流れる静止電流から回路の欠陥を検出するＩＤ
ＤＱ試験と呼ばれるものがある。ＩＤＤＱ試験では、半
導体集積回路の回路状態を決定するレジスタに適切な値
をセットすることで所望の回路状態を発生させ、この回
路状態において電源端子間に流れる静止電流を測定して
標準値と比較することで、回路の構造欠陥を検出するこ
とが出来る。

【０００３】このような試験方法によれば、論理検証や
タイミング検証などでは検出されず、バーン・イン後や
実使用の場面で障害を起す恐れのある欠陥を検出するこ
とが出来たり、タイミングなどの微細な特性に影響を及
ぼすような構造欠陥を検出することが出来るなど、信頼
性の高い回路検証を行えるという利点がある。

【０００４】

【発明が解決しようとする課題】ＩＤＤＱ試験において
は、例えば回路にフローティングとなる箇所が生じた場
合に、この箇所がＩＤＤＱ試験の電流パスから切り離さ
れてしまうため当該箇所の構造欠陥が検出することが出
来なくなるほか、このフローティングの箇所の電位のば
らつきが周辺回路の論理状態に影響して、ＩＤＤＱ試験
で測定される電流値にばらつきを生じさせてしまい、正
しい試験判定が行えないと云った問題を生じさせる。ま
た、電源端子間に貫通電流を流してしまうような箇所が
ある場合には、ＩＤＤＱ試験自体が行えなくなる。

【０００５】また、ＩＤＤＱ試験において構造欠陥の診
断率を向上させるには、構造検証に有効な論理状態を数
多く作る必要があり、例えば、フローティングノードや
貫通電流を流してしまう箇所が除去できるからといって
内部回路の大部分が構造検証に適さない回路状態で試験
を行ったのでは、内部回路の大部分において有効な診断
が行なえない。

【０００６】そのため、上記のフローティングノードや
貫通電流を流してしまう箇所のような試験阻害要因が発
生する集積回路についてＩＤＤＱ試験を行う場合には、
回路状態を決定する各種レジスタに適切な値を設定し
て、試験阻害要因の発生がなく、且つ、回路の構造検証
に有効な様々な論理状態を作る必要があり、このような
テストパターンの作成には多大な工数が必要になるとい
う問題があった。

【０００７】この発明の目的は、試験阻害要因を発生さ
せずに様々な論理状態を作り出すことが出来て、有効な
ＩＤＤＱ試験を容易に実施することのできる半導体集積
回路を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴については、本明細書の記述
および添附図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、回路停止時に集積回路の各部に
発生される試験阻害要因（フローティングノードや電源
端子間に貫通電流や定常電流を流す箇所など）を個別に
且つ強制的に除去する阻害要因除去回路と、上記阻害要
因除去回路に当該回路をアクティブにする試験モード信
号を供給して試験モードを発生させる試験モード発生手
段とを備えた半導体集積回路である。

【０００９】望ましくは、上記試験モードを解除するた
めの試験モードリセット信号を外部から入力するリセッ
ト信号入力端子と、上記試験モードリセット信号をクロ
ック信号に同期させて同期リセット信号を生成する同期
化回路とを備え、上記同期リセット信号により試験モー
ド信号の供給が停止され、且つ、試験モードの発生に伴
い停止された回路動作が再開されるように構成すると良
い。

【００１０】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明の実施例の半導
体集積回路においてＩＤＤＱモードの発生と解除を行う
部分を示した回路図である。この実施例の半導体集積回
路は、例えば、ワンチップマイクロコンピュータなど、
複数の機能回路が内蔵されて比較的高速に動作する大規
模集積回路であり、図１の回路はこの半導体集積回路に
おいてＩＤＤＱモードの発生と解除とを行うように半導
体集積回路内に設けられるものである。

【００１１】図１において、２はＩＤＤＱモードを解除
するＩＤＤＱモードリセット信号、２Ａは強制的にＩＤ
ＤＱモードに遷移させる強制ＩＤＤＱモード信号３はマ
スタクロック、５はＩＤＤＱモードの発生制御を行うＣ
ＰＵ（Central Processing Unit）、４はＣＰＵ５に供
給される動作クロックをＩＤＤＱモード信号１２に応じ
て遮断する論理ゲート、１１はＩＤＤＱモードの状態が
設定されるモード設定レジスタ、１２は試験阻害要因を
除去して各回路の状態をＩＤＤＱモードに遷移させるＩ
ＤＤＱモード信号、１３はＩＤＤＱモードへの遷移を外
部に通知するＩＤＤＱモード通知信号、６と７はＩＤＤ
Ｑモードをリセットさせるモードリセット信号２をクロ
ック信号に同期させるための同期型フリップフロップ、
９と９ａは同期されたリセット信号からパルス信号を生
成する立下り微分回路、１４は内部コマンドに基づくＩ
ＤＤＱモードの発生と外部から強制ＩＤＤＱモード信号
に基づくＩＤＤＱモードの発生と両方を可能とするため
の論理ゲートである。

【００１２】上記モードリセット信号２の入力端子、マ
スタクロック３の入力端子、および、モード通知信号１
３の出力端子は、半導体ウェハに対するプローブ試験に
おいてプローブを介して試験装置から信号の入出力が可
能な端子であれば良く、パッケージング後にリードピン
に接続されて外部に導かれる外部端子である必要はな
い。

【００１３】ＣＰＵ５は、ＩＤＤＱモードの発生制御の
ために専用に設けられたものでも良いし、例えばエミュ
レーション制御など半導体集積回路の他の機能制御を担
うＣＰＵと兼用した構成でも良い。ＣＰＵ５は、所定の
制御コードに従ってＩＤＤＱモードの発生タイミングを
検出し、該タイミングを検出した場合にＩＤＤＱモード
セットコマンド８を出力して半導体集積回路の状態をＩ
ＤＤＱモードへ遷移させる。このＩＤＤＱモードへ遷移
させるタイミングは、上記の制御コードをユーザがプロ
グラムすることで種々のタイミングに設定することが可
能であり、例えば、他の機能回路の状態を示す信号をＣ
ＰＵ５に入力させて、この信号に基づき他の機能回路が
所定状態になった場合にＩＤＤＱモードに遷移させるよ
うに構成したり、クロック信号をカウントしてそのカウ
ント値に応じてＩＤＤＱモードに遷移させるように構成
することが出来る。

【００１４】ここで、先ず、図２〜図５に基づいて上記
ＩＤＤＱモード信号１２の出力先について説明する。図
２は、集積回路中のバス線に生じる試験阻害要因を除去
する回路の一例を示す回路図である。同図において、４
６は半導体集積回路中に設けられたデータバスなどのバ
ス線、３１〜３３はバス接続された回路のデータ線、３
４〜３６はバスを占有した回路からバス線４６への信号
出力を許可する出力イネーブル信号、４３〜４５は１本
のバス線４６に複数のデータ線３１〜３３を接続させる
ためのトライステートバッファ、３９〜４１はトライス
テートバッファ４３〜４５の状態を出力イネーブル信号
３４〜３６とＩＤＤＱモード信号１２により決定させる
論理ゲート、３７はバス線４６の値を任意の値に設定す
るために試験時等に使用されるバス値設定レジスタ、４
２はバス線４６とバス値設定レジスタ３７とを接続・遮
断するトライステートバッファである。

【００１５】バスにおいては、信号転送タイミングに
は、１つのバス線４６には１本のデータ線が接続される
ように制御されるが、信号転送サイクルの区切りとなる
期間においてはバス線４６から全てのデータ線３１〜３
３…が遮断されてバス線４６がフローティング状態にな
る場合や、バス線４６に２本以上のデータ線３１〜３３
が接続されてバス線４６でコンフリクト状態が発生する
場合がある。

【００１６】そして、このようにバス線４６においてフ
ローティング状態やコンフリクト状態が発生しているタ
イミングに回路を停止してＩＤＤＱ試験を行おうとする
と、フローティング状態の場合にはバス線４６における
構造欠陥の検出が出来なくなったり、バス線４６の電位
のばらつきが他の回路の論理状態を不安定にさせてＩＤ
ＤＱ試験で正しい判定が得られないなどの問題が生じ
る。また、コンフリクト状態の場合にはバス線４６に接
続されている回路の状態により、バス線を介して貫通電
流が流れてしまう可能性があり、それによりＩＤＤＱ試
験が実施できないという問題が生じる。

【００１７】そこで、図２の回路では、上記フローティ
ング状態やコンフリクト状態のような試験阻害要因を除
去するための阻害要因除去回路として、バス値設定レジ
スタ３７、ＩＤＤＱモード信号１２が入力されるトライ
ステートバッファ４２、論理ゲート３９〜４１等の回路
が付加されている。

【００１８】このような回路によれば、ＩＤＤＱモード
が開始されてＩＤＤＱモード信号１２がハイレベルにさ
れると、出力イネーブル信号３４〜３６がアサートされ
た状態でバス線４６と導通されているデータ線３１〜３
３が存在するときでも、論理ゲート３９〜４１の出力が
ロウレベルにされてトライステートバッファ４３〜４５
が遮断状態にされるので、バス線４６と全てのデータ線
３１〜３３とが遮断されて、コンフリクト状態の発生が
回避される。また、同時に、トライステートバッファ４
２がオープンにされるので、バス線４６の電位はバス値
設定レジスタ３７の値に強制的に固定されて、バス線４
６がフローティング状態になることが回避される。

【００１９】図３は、集積回路中のプルアップ回路に生
じる試験阻害要因を除去する回路の一例を示す回路図で
ある。このプルアップ回路は、例えばレベルシフト回路
や差動入力回路などに備わるような、所定ノード５１の
電位をプルアップ或いはプルダウンする回路であり、通
常動作時には電源電圧ＶＣＣとノード５１との間に定常
電流が流れるようにされるものである。

【００２０】図３のプルアップ回路は、電源電圧ＶＣＣ
から所定電位を生成するためのプルアップ抵抗５０と、
プルアップ制御信号４７をゲートに受けてプルアップ回
路の動作／非動作を制御するスイッチＭＯＳＦＥＴＱ
５０と、阻害要因除去回路として上記プルアップ制御信
号４７の信号パス上に設けられ該上記プルアップ制御信
号４７とＩＤＤＱモード信号１２とを２入力とする論理
ゲート４９とを備えたものである。

【００２１】そして、ＩＤＤＱ試験時にプルアップノー
ド５１の電位がプルアップされ、電源電圧ＶＣＣからプ
ルアップノード５１にリーク電流が流れるような構成の
場合には、このリーク電流がＩＤＤＱ試験の試験阻害要
因となるので、ＩＤＤＱモード信号１２によりスイッチ
ＭＯＳＦＥＴＱ５０をオフしてこのリーク電流を停止
させる。

【００２２】また、ＩＤＤＱ試験時にスイッチＭＯＳＦ
ＥＴＱ５０がオフされ、且つ、プルアップノード５１
へ電位を供給するトランジスタがオフ状態にされて、プ
ルアップノード５１がフローティング状態にされるよう
な構成の場合には、このフローティング状態がＩＤＤＱ
試験の試験阻害要因となるので、ＩＤＤＱモード信号１
２によりスイッチＭＯＳＦＥＴＱ５０をオンにして、
プルアップノード５１を電源電圧ＶＣＣに固定する。

【００２３】図４は、実施例の半導体集積回路において
同期型モジュールに供給されるクロック信号をＩＤＤＱ
モード信号１２により停止させる方式の一例を示す回路
図である。同図において、３０は半導体集積回路に設け
られた例えば割込みコントローラ、ＤＭＡＣ（Direct M
emory Access Controller）、或いはバスコントローラ
などのクロック同期型のモジュール回路である。また、
２６はスタンバイ信号２７に基づきマスタクロック３の
供給を停止してモジュール回路３０の動作を停止させる
ための論理ゲート、２８はＩＤＤＱモード信号１２に基
づきマスタクロック３の供給を停止してモジュール回路
３０の動作を停止させるための論理ゲートである。

【００２４】ＩＤＤＱ試験の際には半導体集積回路の動
作は停止させる必要があるので、上記モジュール回路３
０のクロック入力部の構成において、上記論理ゲート２
８を通過したゲートッドクロック２９を動作クロックと
して各同期型モジュール回路３０に供給するように構成
することで、それを可能としている。

【００２５】図５は、集積回路中に設けられた非同期型
モジュールをＩＤＤＱ試験時に停止させる方式を示す回
路図である。同図において、５５〜５７は半導体集積回
路に設けられた例えば非同期のメモリ回路や演算器、或
いはデコーダ回路などの非同期型のモジュール回路であ
る。非同期型のモジュール回路５５〜５７には、論理動
作の停止制御が可能なものと、停止制御の行われないも
のとがある。また、停止制御可能なものであっても、停
止させた場合に内部回路の状態がリセットされるなど回
路状態が一意な論理状態に固定されるものと、一意な論
理状態に固定されることなく停止されるものとがある。

【００２６】従って、論理動作の停止制御の行われない
非同期モジュール回路５５の場合には、ＩＤＤＱモード
信号１２をモジュール回路５５に入力させて、ＩＤＤＱ
モード信号１２により論理動作を停止させるように構成
される。

【００２７】また、停止制御が可能で停止されたときに
一意な論理状態に固定されない非同期モジュール５６の
場合には、停止制御を行う制御信号５３の信号パス上に
該制御信号５３とＩＤＤＱモード信号１２とを２入力と
した論理ゲート（ＯＲ回路）５８を設け、ＩＤＤＱモー
ド信号１２によっても同様の停止制御がなされるように
構成される。

【００２８】また、停止制御が可能で停止されたときに
一意な論理状態（例えばリセット状態）に固定される非
同期モジュール５７の場合には、一意な論理状態では有
効なＩＤＤＱ試験が行えないので、モジュール単位での
停止制御は行わずに、非同期モジュール５７の内部回路
に試験阻害要因の発生する箇所があれば、この箇所に直
接ＩＤＤＱモード信号１２を入力してこの試験阻害要因
が除去されるように構成される。

【００２９】以上、図２〜図５に示したようなＩＤＤＱ
試験用に回路を停止させる回路や試験阻害要因を除去す
る回路を既存の機能回路に適宜付加することで、ＩＤＤ
Ｑモードに遷移してＩＤＤＱモード信号１２が出力され
た場合に、集積回路の動作が自動的に停止されるととも
に、集積回路の何れかの箇所で発生される試験阻害要因
が除去されるようになっている。

【００３０】次に、図１のＩＤＤＱモード発生回路によ
り実現されるＩＤＤＱモードへの遷移処理と解除処理に
ついて説明する。図１のＩＤＤＱモード発生回路では、
内部コマンドに基づきＩＤＤＱモードを発生させる場合
と、外部信号に基づきＩＤＤＱモードを発生させる場合
と２種類の場合が可能である。以下、この２つの場合に
分けてそれぞれ説明する。

【００３１】図６は、内部コマンドに基づきＩＤＤＱモ
ードを発生する場合の回路動作を説明するタイムチャー
トである。内部コマンドに基づきＩＤＤＱモードへ遷移
させる場合には、先ず、ＣＰＵ５が実行するプログラム
にＩＤＤＱモードへ遷移させたいタイミングを組み込ん
でおくとともに、例えば試験装置により電源電圧やマス
タクロック３を半導体集積回路に供給してこの集積回路
を動作させる。

【００３２】そして、半導体集積回路の動作中にプログ
ラムに組み込まれたＩＤＤＱモードへの遷移タイミング
がＣＰＵ５により検出されると、ＣＰＵ５からＩＤＤＱ
モードセットコマンド８が設定レジスタ１１に出力され
る。すると、次のクロックで設定レジスタ１１にＩＤＤ
Ｑモードの値が格納されて、設定レジスタ１１から論理
ゲート１４を通過してＩＤＤＱモード信号１２が出力さ
れ、半導体集積回路の各部へ供給される。

【００３３】それにより、例えば、図２や図３に示した
ようなフローティングノードや貫通電流が流れるような
箇所にＩＤＤＱモード信号１２が出力されて、これらの
試験阻害要因が除去される。

【００３４】また、例えば、図４の同期型モジュール回
路３０の周辺では、上記ＩＤＤＱモード信号１２により
同期型モジュール回路３０へ供給されるゲーテッドクロ
ック２９が遮断され、これら同期型のモジュール回路３
０が動作途中の論理状態のまま停止される。

【００３５】また、例えば、図５の非同期型のモジュー
ル回路５５〜５７の周辺では、各モジュール回路５５，
５６の特性に適宜合わせた停止制御がなされたり、或い
は、モジュール回路５７の内部の試験阻害要因が直接除
去されたりする。

【００３６】また、図１に示すように、上記のＩＤＤＱ
モード信号１２は、ＩＤＤＱモードを発生させたＣＰＵ
５にクロックを供給している論理ゲート４にも入力され
るので、次のタイミングからＣＰＵ５へ供給されるゲー
テッドクロックが停止されてＣＰＵ５の動作も停止され
る。

【００３７】また、ＩＤＤＱ試験モードの発生ととも
に、外部の試験装置へモード通知信号１３が出力される
ので、試験装置はこのモード通知信号１３を受け取っ
て、ＩＤＤＱ試験モードの発生を認識することが出来
る。そして、それにより、試験装置において半導体集積
回路へのマスタクロック３の供給が停止され、ＩＤＤＱ
電流の測定が行なわれる。すなわち、半導体ウェハの１
ブロックの集積回路ごとに電源バスに流れる微小電流が
測定される。この測定結果は、後に基準値と比較されて
異常がないか検証される。そして、ＩＤＤＱ電流の測定
が完了したら、集積回路へのマスタクロック３の供給が
再び開始され、さらに、モードリセット信号２が試験装
置から入力される。

【００３８】モードリセット信号２が入力されると、こ
の信号は同期化フリップフロップ６，７によりマスタク
ロック３に同期され、さらに、微分回路９，９ａにより
パルス化されてモード設定レジスタ１１のリセット端子
に入力される。それにより、モード設定レジスタ１１が
リセットされると、設定レジスタ１１の出力もロウレベ
ルにリセットされてＩＤＤＱモード信号１２がネゲート
される。また、ＩＤＤＱモードの解除とともにモード通
知信号１３もロウレベルにされて、外部の試験装置にＩ
ＤＤＱモードの解除が行われたことが通知される。

【００３９】上記のようなＩＤＤＱモードの解除は、Ｉ
ＤＤＱモード信号１２が出力されていた集積回路の各部
において次のように作用される。すなわち、図２や図３
でフローティング状態や貫通電流が生じる状態などの試
験阻害要因を除去した箇所では、ＩＤＤＱモード信号１
２がネゲートされることで、ＩＤＤＱモード発生前の論
理状態に戻される。

【００４０】また、図４の同期型のモジュール回路３０
では、ＩＤＤＱモード信号１２がネゲートにされること
でゲーテッドクロック２９の供給が再開され、それによ
りＩＤＤＱモードの発生時に停止した状態から動作が再
開される。また、図５の非同期型のモジュール回路５５
〜５７では、ＩＤＤＱモード信号１２がネゲートされる
ことで、ＩＤＤＱモード発生時に停止された論理状態で
動作が再開される。つまり、ＩＤＤＱモードが解除され
ると、半導体集積回路ではＩＤＤＱモードの発生前の状
態から動作が再開されることになる。

【００４１】従って、半導体集積回路の一連の動作の中
の複数の動作ポイントにおいてＩＤＤＱ試験を行いたい
場合などには、この動作ポイントでＩＤＤＱモードが発
生されるようにＣＰＵ５の制御コードをプログラムして
おくことで、指定された各々の動作ポイントにおいて半
導体集積回路の動作を一時的に停止させてＩＤＤＱ試験
を連続的に行っていくことが可能となる。

【００４２】図７には、外部信号に基づきＩＤＤＱモー
ドを発生する場合の回路動作を説明するタイムチャート
を示す。外部信号に基づきＩＤＤＱモードを発生させる
場合には、図７に示すように、マスタクロック３が供給
されて半導体集積回路が動作している状態において、所
定の入力端子に試験装置等から強制ＩＤＤＱモード信号
２Ａを入力する。なお、モードリセット信号２と強制Ｉ
ＤＤＱモード信号２Ａの入力端子は１つに兼用されてい
るが、該端子への入力信号は、ＩＤＤＱモードが発生さ
れてない状態では強制ＩＤＤＱモード信号２Ａとなり、
ＣＰＵ５によりＩＤＤＱモードが発生されている状態で
はモードリセット信号２として作用される。

【００４３】強制ＩＤＤＱモード信号２Ａが入力される
と、この信号は同期化フリップフロップ６，７でラッチ
され且つ同期化されるとともに論理ゲート１４を介して
ＩＤＤＱモード信号１２をアサートする。そして、それ
により、上述の場合と同様に、導体集積回路の動作が停
止され且つ試験阻害要因が除去されてＩＤＤＱモードが
発生される。また、モード通知信号１３が出力されて、
外部の試験装置等にＩＤＤＱモードに遷移したことが通
知される。

【００４４】外部の試験装置等ではＩＤＤＱモードの発
生を確認したら、マスタクロック３の供給を停止してＩ
ＤＤＱ試験を行う。そして、ＩＤＤＱ試験の測定が完了
したら、再びマスタクロック３の供給を開始して、強制
ＩＤＤＱモード信号２Ａをネゲートする。すると、この
ネゲート信号が同期化フリップフロップ６，７により同
期化されて論理ゲート１４に伝わることで、ＩＤＤＱモ
ード信号１２がマスタクロック３に同期してネゲートさ
れる。それにより、ＩＤＤＱモードが解除されてＩＤＤ
Ｑモードの開始前の状態から回路動作が再開される。ま
た、モード通知信号１３もロウレベルにされるので、外
部の試験装置等によりＩＤＤＱモードの解除を確認する
ことが出来る。

【００４５】次に、外部試験装置により実行される上記
実施例の半導体集積回路を対象とした試験処理について
説明する。図８は、実施例の半導体集積回路を対象とし
たＩＤＤＱ試験の処理手順を示すフローチャート、図９
はそのＩＤＤＱ試験ルーチンの処理手順を示すフローチ
ャートである。外部試験装置は、例えば、任意のタイミ
ングで強制的にＩＤＤＱ試験を開始できるようにプログ
ラム可能に構成されている。従って、試験処理が開始さ
れると、先ず、外部試験装置は設定された試験タイミン
グが否か判別する。

【００４６】そして、試験タイミングであればステップ
Ｓ２に移行して、強制ＩＤＤＱモード信号２Ａをアサー
トし、半導体集積回路の状態を試験装置主導で強制的に
ＩＤＤＱモードにする。そして、続くステップＳ３でモ
ード通知信号１３がＩＤＤＱモードを示す“１”になる
まで確認を行い、ＩＤＤＱモードへの遷移が確認された
らステップＳ４にてＩＤＤＱ試験ルーチンを実行する。
ＩＤＤＱ試験ルーチンは、図９に示すように、順次、マ
スタクロック３の供給停止（ステップＳ１０）、ＩＤＤ
Ｑ電流の測定処理（ステップＳ１１）、マスタクロック
３の供給再開（ステップＳ１２）とを行うものである。

【００４７】そして、ＩＤＤＱ試験ルーチンが終わった
ら、ステップＳ５で強制ＩＤＤＱモード信号２Ａをネゲ
ートして半導体集積回路のＩＤＤＱモードを解除して半
導体集積回路の動作を再開させる。

【００４８】一方、ステップＳ１の判別処理で強制ＩＤ
ＤＱモードの開始タイミングでないと判別された場合に
は、続くステップＳ６において、半導体集積回路のモー
ド通知信号１３を確認して半導体集積回路でＩＤＤＱモ
ードへの遷移がなされてないか判別を行なう。そして、
上記ステップＳ１，Ｓ６の判別処理の結果がともに「Ｎ
Ｏ」の場合には、何れかで「ＹＥＳ」の判定結果が出る
まで、これらステップＳ１，Ｓ６の判別処理を繰り返
す。

【００４９】その結果、ステップＳ６において内部コマ
ンドに基づくＩＤＤＱモードへの遷移があったと判別さ
れた場合には、次のステップＳ７で図９のＩＤＤＱ試験
ルーチンを実行する。そして、試験ルーチンが終了した
ら、ステップＳ８で半導体集積回路にＩＤＤＱモードリ
セット信号２を出力して、半導体集積回路のＩＤＤＱモ
ードを解除して半導体集積回路の動作を再開させる。

【００５０】そして、ＩＤＤＱモードの解除（ステップ
Ｓ５，Ｓ８）の後に、ユーザ設定されたＩＤＤＱ試験が
全て完了したか否か確認して、完了していなければステ
ップＳ１に戻り、完了していれば試験処理を終了する。

【００５１】以上のような外部試験装置の処理により、
試験装置に設定されたタイミングと、半導体集積回路内
に設定されているタイミング又は論理状態においてＩＤ
ＤＱ試験が連続的に実施される。

【００５２】ところで、ＩＤＤＱ試験では、半導体集積
回路の論理状態を所定のテストパターンに固定した状態
でＩＤＤＱ電流の測定を行なうが、このテストパターン
により検出できる構造欠陥の箇所や種類が異なってくる
ので、多種多様な構造欠陥を有効に検出できるように複
数の有効なテストパターンを作成することが重要とされ
る。

【００５３】次に、ＩＤＤＱ試験に必要なテストパター
ンの作成工程について、上記実施例の半導体集積回路を
試験対象とした場合と、従来の半導体集積回路を試験対
象とした場合とを比較しながら説明を行なう。図１０に
は、実施例の半導体集積回路を試験対象とした場合のＩ
ＤＤＱ試験のテストパターンの作成工程フローを、図１
１には、従来の半導体集積回路を用いたＩＤＤＱ試験に
おけるテストパターンの作成工程フローを、それぞれ示
す。

【００５４】従来の半導体集積回路を試験対象としてい
る場合には、集積回路内部の論理状態を考慮せずにＩＤ
ＤＱ試験を実施しようとすると、フローティングノード
や貫通電流又は定常電流などの試験阻害要因が発生し
て、有効なＩＤＤＱ試験が行なえない場合が生じる。従
って、従来のテストパターンの作成工程（図１１）で
は、先ず、半導体集積回路の詳細な論理調査を実施して
（ステップＳ３０）、クロック停止時のクロック位相や
バスの状態などが回路の論理状態に与える影響、或い
は、集積回路に内蔵されているトライステートバッファ
やプルダウン／プルアップ回路の使用状況など、試験阻
害要因が発生しそうな箇所について調査を行なう必要が
ある。

【００５５】そして、上記論理調査で得られた情報に基
づき試験阻害要因が発生しないような試作パターンを作
成して（ステップＳ３１）、別の方法で予め良品と確認
された集積回路にこの試作パターンを適用して試験装置
にてＩＤＤＱ電流を試験測定する（ステップＳ３２）。
そして、正常にＩＤＤＱ電流が止まるかの確認を行なう
（ステップＳ３３）。

【００５６】その結果、ＩＤＤＱ電流が止まっていれ
ば、論理調査が正しく行なわれたと判断して正式なテス
トパターンの作成に着手するが、ＩＤＤＱ電流が止まら
なければ、集積回路の論理調査が不十分であるとして、
再びステップＳ３０の論理調査から繰返し実施する。

【００５７】ＩＤＤＱ試験に用いるテストパターンにお
いては、様々な構造欠陥が検出できるように、集積回路
内のレジスタ群に設定する値を工夫して、ＩＤＤＱ試験
の診断率が高くなるように集積回路に有効な論理状態を
発生させることが望まれる。しかし、従来の集積回路を
対象とした場合には、レジスタの設定値によっては周辺
回路の論理状態が様々に変化してしまい、論理動作を把
握することが難しくなるため、結果としてフローティン
グノードなどの試験阻害要因を発生させてしまうと云っ
たことが多々生じる。従って、従来のテストパターンの
作成工程（ステップＳ３４）では、高診断率化と試験阻
害要因の抑止との両方を考慮しながらテストパターンの
作成を行なう必要がある。

【００５８】正式なテストパターンが作成されたら、順
次、このテストパターンのＩＤＤＱ診断率の算出（ステ
ップＳ３５）と、良品の集積回路を用いたＩＤＤＱ電流
の試験測定（ステップＳ３６）と、正常にＩＤＤＱ電流
が止まるかの確認（ステップＳ３７）とを行なう。そし
て、ＩＤＤＱ電流が止まれば正式なテストパターンとし
てリリース（ステップＳ３９）されるが、ＩＤＤＱ電流
が止まらなければ、論理調査が不十分だったと判断され
て、ステップＳ３０の論理調査からの処理に戻るか、或
いは、ステップＳ３４のテストパターンの作成からの処
理に戻るかして、上述の処理が繰返し実施される。

【００５９】一方、実施例の半導体集積回路を試験対象
としているテストパターンの作成工程（図１０）では、
ＩＤＤＱモードを発生させることで試験阻害要因の発生
を抑えることが出来るので、従来のステップＳ３０〜３
３の集積回路の論理調査や、該調査結果を確認するため
の試作パターンの作成、および、その試験測定を行なう
必要がなくなり、いきなり正式なテストパターンの作成
処理（ステップＳ４０）から開始することか出来る。

【００６０】さらに、このテストパターンの作成処理
（ステップＳ４０）では、試験阻害要因の発生を抑える
考慮が不要なので、ＩＤＤＱ試験の診断率を向上させる
ことだけ考慮してテストパターンを作成することが出来
る。そして、正式なテストパターンが作成されたら、順
次、このテストパターンについてのＩＤＤＱ診断率の算
出（ステップＳ４１）と、良品の集積回路を用いたＩＤ
ＤＱ電流の試験測定（ステップＳ４２）と、正常にＩＤ
ＤＱ電流が止まるか否かの確認（ステップＳ４３）とを
行なう。

【００６１】その結果、ＩＤＤＱ電流が止まれば正式な
テストパターンとしてリリース（ステップＳ４５）さ
れ、何らかの間違いがあってＩＤＤＱ電流が止まらなけ
ればＩＤＤＱモードの発生回路自体に論理不良があると
判断される（ステップＳ４４）。

【００６２】このように、この実施例の半導体集積回路
を用いることで、ＩＤＤＱ試験のテストパターンの作成
工数を大幅に削減することが出来るとともに、ＩＤＤＱ
試験に有効なテストパターンも容易に作成することが出
来るという効果が得られる。

【００６３】また、この実施例の半導体集積回路によれ
ば、ＣＰＵ５が実行するプログラムにより、半導体集積
回路の一連の動作中における所定の動作ポイントにおい
て、自発的にＩＤＤＱモードを発生させてＩＤＤＱ試験
可能な状態にすることが出来るとともに、ＩＤＤＱモー
ドの解除とともに集積回路の動作を停止させたときとほ
ぼ同様の状態から再び開始させることが出来るので、半
導体集積回路に一連の動作を実行させつつ、その中の幾
つかの動作ポイントにおいて連続的にＩＤＤＱ試験を行
うことが可能であり、多様な論理状態においてＩＤＤＱ
試験を行う場合に有効である。

【００６４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、Ｉ
ＤＤＱ試験の阻害要因が発生される箇所として図２のバ
スや図３のプルアップ回路を示したが、これらは例示に
すぎず、同様の試験阻害要因は集積回路によって様々な
箇所に発生されるものである。また、これらの試験阻害
要因を除去する方式も種々の変更が可能である。

【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるワンチ
ップマイクロコンピュータに本発明を適用した場合を説
明したがこの発明はそれに限定されるものでなく、ＩＤ
ＤＱ試験が有効なテスト法とされるような大規模の半導
体集積回路に広く利用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、試験モー
ドへ移行することで阻害要因除去回路により集積回路の
各部に発生される試験阻害要因が自動的に除去されるの
で、ＩＤＤＱ試験のテストパターンを作成する際に、試
験阻害要因の発生を考慮せずにＩＤＤＱ試験の診断率の
ことだけ考慮して、テストパターンを作成することが出
来る。従って、テストパターンの作成工程を大幅に削減
できるとともに、診断率の高いテストパターンを容易に
作成することが出来るという効果がある。

【００６７】また、集積回路内部で生成されるコマンド
信号に基づき試験モードを発生できるようにすること
で、集積回路の一連の動作中に所望の動作ポイントで試
験モードに移行させることが出来るので、多様なテスト
パターンを容易に実現させられるという効果がある。

【００６８】また、試験モードを解除するリセット信号
をクロック信号に同期させて、この同期したリセット信
号に基づき試験モードの解除や停止させていた回路の動
作の再開を行わせたりすることで、集積回路の一連の動
作中に試験モードを発生させてＩＤＤＱ試験を行った場
合でも、試験後に再び停止させた状態から再び集積回路
を動作させることが出来るので、集積回路の一連の動作
中の複数の動作ポイントで試験を行う場合に有効という
効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の半導体集積回路においてＩＤ
ＤＱモードの発生と解除を行う部分を示した回路図であ
る。

【図２】集積回路中のバス線に生じる試験阻害要因を除
去する回路の一例を説明する回路図である。

【図３】集積回路中のプルアップ回路に生じる試験阻害
要因を除去する回路の一例を説明する回路図である。

【図４】実施例の半導体集積回路において同期型モジュ
ールに供給されるクロック信号をＩＤＤＱモード信号に
より停止させる方式の一例を説明する回路図である。

【図５】集積回路中に設けられた非同期型モジュールを
ＩＤＤＱ試験時に停止させる方式を説明する回路図であ
る。

【図６】内部コマンドに基づきＩＤＤＱモードを発生す
る場合の図１の回路の動作例を説明するタイムチャート
である。

【図７】外部信号に基づきＩＤＤＱモードを発生する場
合の図１の回路の動作例を説明するタイムチャートであ
る。

【図８】実施例の半導体集積回路を対象としたＩＤＤＱ
試験の処理手順を示すフローチャートである。

【図９】図８の試験処理の中で実行されるＩＤＤＱ試験
ルーチンの処理手順を示すフローチャートである。

【図１０】実施例の半導体集積回路を対象としたＩＤＤ
Ｑ試験におけるテストパターンの作成工程の一例を示す
フローチャートである。

【図１１】従来の半導体集積回路を対象としたＩＤＤＱ
試験におけるテストパターンの作成工程の一例を示すフ
ローチャートである。

【符号の説明】

２ＩＤＤＱモードリセット信号２Ａ強制ＩＤＤＱモード信号３マスタクロック４論理ゲート５ＣＰＵ６，７同期化フリップフロップ１１モード設定レジスタ１２ＩＤＤＱモード信号１３ＩＤＤＱモード通知信号２８論理ゲート３０同期型の論理モジュール３１〜３３データ線３７バス値設定レジスタ３９〜４１論理ゲート４２〜４５トライステートバッファ４６バス線４９論理ゲート５０プルアップ抵抗Ｑ５０スイッチＭＯＳＦＥＴ５１プルアップノード５５〜５７非同期型の論理モジュール

───────────────────────────────────────────────────── フロントページの続き (72)発明者内田実神奈川県足柄上郡中井町境456番地株式会社日立インフォメーションテクノロジー内 (72)発明者日比一夫神奈川県足柄上郡中井町境456番地株式会社日立インフォメーションテクノロジー内 (72)発明者早川秋夫東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 2G003 AA02 AA07 AB02 AB05 AH04 AH05 2G132 AA00 AD01 AG01 AK07 AL09 AL11 5F038 DF01 DF04 DF17 DT02 DT04 DT10 DT15 DT18 EZ20

Claims

【特許請求の範囲】

【請求項１】回路停止時に集積回路の各部に発生され
る試験阻害要因を個別に且つ強制的に除去する阻害要因
除去回路と、上記阻害要因除去回路に当該回路をアクテ
ィブにする試験モード信号を供給して試験モードを発生
させる試験モード発生手段とを備えたことを特徴とする
半導体集積回路。
【請求項２】上記試験モード発生手段は、内部回路に
より生成されるコマンド信号に基づいて回路動作中に上
記試験モードを発生するように構成されていることを特
徴とする請求項１記載の半導体集積回路。
【請求項３】試験モードの発生を外部に通知する通知
信号出力端子を備えていることを特徴とする請求項１又
は２に記載の半導体集積回路。
【請求項４】上記試験モードの発生に伴って同期型回
路に供給されるクロック信号を停止するクロック停止手
段を備えていることを特徴とする請求項１〜３の何れか
に記載の半導体集積回路。
【請求項５】上記試験モードを解除するための試験モ
ードリセット信号を外部から入力するリセット信号入力
端子と、上記試験モードリセット信号をクロック信号に
同期させて同期リセット信号を生成する同期化回路とを
備え、上記同期リセット信号に基づいて、試験モード信号の供
給が停止され、且つ、試験モードの発生に伴い停止され
た回路動作が再開されるように構成されていることを特
徴とする請求項１〜４の何れかに記載の半導体集積回
路。