JP2010272825A - 半導体集積回路装置 - Google Patents

Abstract

【課題】短時間でプログラム状態の検査が行えるワンタイムプログラマブルメモリを内蔵した半導体集積回路装置を提供する。
【解決手段】電気的に切断可能なヒューズ素子１１と、第１スイッチ素子１２とが縦続接続されたメモリセル１３を複数有するワンタイムプログラマブルメモリ１４と、各メモリセル１３に、ヒューズ素子１１と第１スイッチ素子１２との接続ノードＮ１と、制御信号Ｖｍに応じて出力インピーダンスがハイインピーダンス状態になる内部回路１５に接続されている出力端子１６との間に接続され、制御信号Ｖｍに応じて駆動される第２スイッチ素子１７と、を具備する。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関する。

電気的に切断可能なヒューズ素子を有するメモリセルを備え、一部のヒューズ素子を電気的に切断することにより、一度だけメモリセルに情報を書き込んでプログラムできるワンタイムプログラマブルメモリは、電子回路の機能や動作パラメータの設定、基準電圧発生回路の出力電圧の微調整等の目的で、広く半導体集積回路装置（ＩＣチップ）に搭載されている。

従来、半導体集積回路装置に搭載されているワンタイムプログラマブルメモリに情報を書き込んだ後、例えばＩＣテスタに搭載されている電流測定ユニットを使用してメモリセルの抵抗値を測定することにより、ワンタイムプログラマブルメモリのプログラム状態を検査していた。

ＩＣテスタには電流測定ユニットが少数しか搭載されていないことが多いので、ワンタイムプログラマブルメモリのプログラム状態を１メモリセルずつ測定すると、プログラム状態の検査に長い時間を要するという問題がある（例えば、特許文献１参照。）。

特許文献１に開示された半導体集積回路装置は、ヒューズ素子と第１のスイッチ素子との縦続接続回路と、通電素子と、縦続接続回路の一端と通電素子の一端とが入力端に接続され、ヒューズ素子の断続を判定する判定回路と、を含むトリンミング検出回路を１または２以上備え、共通に接続されるそれぞれの通電素子の他端と第１の電源との間、または共通に接続されるそれぞれの縦続接続回路の他端と第２の電源との間に介在する測定端子を備え、テスト対象となるヒューズ素子を含むトリミング検出回路中の第１のスイッチ素子のみ短絡して測定端子における電流を順に測定することにより、ヒューズ素子の断続の判定を行っている。

ＩＣテスタに多数の電流測定ユニットを搭載すれば、プログラムビットのプログラム状態を短時間で測定することができるが、ＩＣテスタの構成が複雑になり、装置コストも高くなるという問題がある。
そのため、半導体集積回路装置側で、搭載している電流測定ユニットが少ないＩＣテスタでも、短時間でプログラム状態の検査が行える工夫が求められていた。

特開２００７−６７３４０号公報

本発明は、短時間でプログラム状態の検査が行えるワンタイムプログラマブルメモリを内蔵した半導体集積回路装置を提供する。

上記目的を達成するために、本発明の一態様の半導体集積回路装置は、電気的に切断可能なヒューズ素子と、第１スイッチ素子とが縦続接続されたメモリセルを複数有するワンタイムプログラマブルメモリと、各前記メモリセルに、前記ヒューズ素子と前記第１スイッチ素子との接続ノードと、制御信号に応じて出力インピーダンスがハイインピーダンス状態になる内部回路に接続されている出力端子との間に接続され、前記制御信号に応じて駆動される第２スイッチ素子と、を具備することを特徴としている。

本発明によれば、短時間でプログラム状態の検査が行えるワンタイムプログラマブルメモリを内蔵した半導体集積回路装置が得られる。

本発明の実施例１に係る半導体集積回路装置を示す回路図。 本発明の実施例１に係る半導体集積回路装置のワンタイムプログラマブルメモリの検査方法を示すフローチャート。 本発明の実施例１に係る比較例の半導体集積回路装置を示す回路図。 本発明の実施例１に係る比較例の半導体集積回路装置のワンタイムプログラマブルメモリの検査方法を示すフローチャート。 本発明の実施例２に係る半導体集積回路装置を示す回路図。 本発明の実施例２に係る半導体集積回路装置のワンタイムプログラマブルメモリの検査方法を示すフローチャート。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例１に係る半導体集積回路装置について図１および図２を用いて説明する。図１は本実施例の半導体集積回路装置を示す回路図、図２は半導体集積回路装置のワンタイムプログラマブルメモリの検査方法を示すフローチャートである。

図１に示すように、本実施例の半導体集積回路装置１０は、ヒューズ素子１１と第１スイッチ素子１２とが縦続接続されたメモリセル１３を複数有するワンタイムプログラマブルメモリ１４と、各メモリセル１３に、ヒューズ素子１１と第１スイッチ素子１２との接続ノードＮ１と制御信号Ｖｍに応じて出力インピーダンスがハイインピーダンス状態になる内部回路１５に接続されている出力端子１６との間に接続され、制御信号Ｖｍに応じて接続ノードＮ１を出力端子１６に接続する第２スイッチ素子１７と、を具備している。

ヒューズ素子１１はアルミニウムヒューズ、Ｐｏｌｙヒューズ、あるいはＭＯＳヒューズを使用し、第１スイッチ素子１２は、ともにＭＯＳトランジタスである。ヒューズ素子１１がＭＯＳヒューズの場合、ＭＯＳトランジスタの破壊耐圧は、第１スイッチ素子１２の破壊耐圧より低くなるように設定されている。例えば、ヒューズ素子１１のゲート絶縁膜は、第１スイッチ素子１２のゲート絶縁膜より薄く設定されている。以後、本明細書では、ヒューズ素子１１はＭＯＳヒューズを前提に説明する。

複数のメモリセル１３はそれぞれ１ビットに対応している。複数のメモリセル１３のうちの１つのメモリセル１３が、ヒューズ素子１１を基準抵抗Ｒｃに置換したキャリブレーションビットであり、残りのメモリセル１３が記憶ビットである。

第１スイッチ素子１２をオン状態にし、メモリセル１３に高電圧を印加すると、ゲート耐圧の低いヒューズ素子１１のゲート絶縁膜が破壊され、ヒューズ素子１１が電気的に低抵抗(０Ω)に近い抵抗体となる。この状態をプログラム状態とし、この状態は一度だけすることができる。なお、第１スイッチ素子１２をオフ状態にし、メモリセル１３に高電圧を印加しない場合、耐圧の低いヒューズ素子１１のゲート酸化膜は破壊されない為、電気抵抗は無限大の特性を示す。この状態はプログラムがされていない状態とする。

ワンタイムプログラマブルメモリ１４において、各メモリセル１３のヒューズ素子１１はスイッチ１８を介してワンタイムプログラマブルメモリ１４のプログラム状態を検査するために各メモリセル１３に電流を供給する入力端子１９、または通常使用時の電圧を印加する電圧を印加する入力端子２０に共通接続されている。入力端子１９は、電流源、例えば外部のＩＣテスタの電流測定ユニットに接続される。また、各メモリセル１３の第１スイッチ素子１２は、基準電位ＧＮＤに接続されている。

内部回路１５は、例えば液晶セルの階調制御用のアナログ電圧を出力するＤＡ変換器で、ディゼーブル端子ＤＩＳに制御信号Ｖｍが入力されると、出力インピーダンスがハイレベルになる機能を有している。
第２スイッチ素子１７は、ＭＯＳトランジスタである。制御信号Ｖｍにより、ＭＯＳトランジスタのゲート電圧をＨレベルにすることにより、第２スイッチ素子１７はオン状態になるとともに、出力端子１６が内部回路１５から電気的に切り離されるので、接続ノードＮ１が第２スイッチ素子１７を介して出力端子１６に接続される。

出力端子１６は、電圧測定手段２１、例えば外部のＩＣテスタの電圧測定ユニット（多チャネル電圧測定器）に接続される。
出力端子１６は、第１スイッチ素子１２および第２スイッチ素子１７を駆動した場合に、第２スイッチ素子１７を介して接続ノードＮ１に接続されている該端子の電圧測定を行うことで、ワンタイムプログラマブルメモリ１４のプログラム状態を検査することが可能な端子である。

次に、ワンタイムプログラマブルメモリ１４のプログラム状態の検査方法について説明する。図２は半導体集積回路装置１０のワンタイムプログラマブルメモリ１４の検査方法を示すフローチャートである。

図２に示すように、始めに、第１スイッチ素子１２であるＭＯＳトランジスタのゲート電圧をＨレベにして、第１スイッチ素子１２をオン状態にすることにより、一括して各第１スイッチ素子１２を駆動する（ステップＳ０１）。

次に、制御信号Ｖｍにより、内部回路１５をディゼーブル状態にすることにより、出力端子１６を内部回路１５から電気的に切り離して第２スイッチ素子１７に接続するとともに、第２スイッチ素子１７をオン状態にすることにより、一括して各第２スイッチ素子１７を駆動する。（ステップＳ０２）。

これにより、入力端子１９からスイッチ１８を介して各メモリセル１３に電流が供給され、各接続ノードＮ１の電圧が各出力端子１６に表われる。

次に、各出力端子１６に接続された電圧測定手段２１により、各接続ノードＮ１の電圧を一括して測定し、測定結果を保存する（ステップＳ０３）。
完全にプログラムされているヒューズ素子１１は低抵抗値（→０Ω）を有し、プログラムされていないヒューズ素子１１は高抵抗値（→∞）を有している。不完全にプログラムされているヒューズ素子１１がある場合、ヒューズ素子１１はその間の中途半端な抵抗値を有している。

その結果、完全にプログラムされているヒューズ素子１１を有するメモリセル１３には電流が流れ、接続ノードＮ１の電圧は所定の値を示す。プログラムされていないヒューズ素子１１を有するメモリセル１３には所定の電流が流れないので、接続ノードＮ１の電圧は０の値を示す。不完全にプログラムされているヒューズ素子１１を有するメモリセル１３にはその間の中途半端な電流が流れるので、接続ノードＮ１の電圧はその間の中途半端な値を示す。

次に、測定結果から、ワンタイムプログラマブルメモリ１４のプログラム状態を一括して求める（ステップＳ０３）。
このとき、キャリブレーションビットであるメモリセル１３の接続ノードＮ１に接続された出力端子１６の電圧をＶｒｃ、記憶ビットであるメモリセル１３の接続ノードＮ１に接続された出力端子１６の電圧をＶｐｎ、ヒューズ素子１１の抵抗値をRｐｎ、各第２スイッチ素子１７のオン抵抗は互いに等しいとすると、ＶｒｃとＶｐｎとの間には、以下の関係式が成り立つ。

Ｒｃ：Ｒｐｎ＝Ｖｒｃ：Ｖｐｎ （１）
Ｒｃは既知の基準抵抗である為、Ｒｐｎの抵抗値は、次式で計算できる。
Ｒｐｎ＝（Ｒｃ×Ｖｐｎ）／Ｖｒｃ （２）
従って、一括してＶｒｃ、Ｖｐｎを測定することにより、一括してヒューズ素子１１の抵抗値が得られるので、ワンタイムプログラマブルメモリ１４のプログラム状態を短時間で測定することが可能である。

図３は比較例の半導体集積回路装置を示す回路図、図４は比較例の半導体集積回路装置のワンタイムプログラマブルメモリを検査する方法を示すフローチャートである。ここで比較例とは、第２スイッチ素子を有しない半導体集積回路装置のことである。

図３に示すように、比較例の半導体集積回路装置３０は、制御信号Ｖｍにより、接続ノードＮ１と内部回路１５に接続されている出力端子１６とを接続するための第２スイッチ素子１７を有していない。

図４に示すように、測定するメモリセル１３の第１スイッチ素子１２を駆動し、測定するメモリセル１３に電流を供給する（ステップＳ１１）。
次に、選択したメモリセル１３の電流を測定し、選択したメモリセルのプログラム状態を求める（ステップＳ１２）。
次に、全てのメモリセル１３を測定したかを判断し、未測定のメモリセル１３がある場合は、ステップＳ１１に戻り、全てのメモリセル１３の測定が終了するまで繰り返す（ステップＳ１３）。

比較例の半導体集積回路装置３０のワンタイムプログラマブルメモリの検査に要する時間は、メモリセル１３の数に比例する。従って、ワンタイムプログラマブルメモリ１４のビット数が多くなる程、測定に長い時間を要する。
一方、本実施例の半導体集積回路装置１０は、一括して第１スイッチ素子１２および第２スイッチ素子１７を駆動し、出力端子１６の電圧を測定するので、ワンタイムプログラマブルメモリ１４の検査に要する時間はメモリセル１３の数に依存せず、セットアップ時間のみである。

以上説明したように、本実施例の半導体集積回路装置１０は、ヒューズ素子１１と第１スイッチ素子１２とが縦続接続されたメモリセル１３を複数有するワンタイムプログラマブルメモリ１４と、各メモリセル１３において、ヒューズ素子１１と第１スイッチ素子１２との接続ノードＮ１と、制御信号Ｖｍに応じて出力インピーダンスがハイインピーダンス状態になる内部回路１５に接続されている出力端子１６との間に接続され、制御信号Ｖｍに応じて接続ノードＮ１を出力端子１６に接続する第２スイッチ素子１７と、を具備している。

その結果、一括してワンタイムプログラマブルメモリ１４のプログラム状態を検査することができる。従って、短時間でプログラム状態の検査が行えるワンタイムプログラマブルメモリを内蔵した半導体集積回路装置が得られる。
更に、内部回路１５に接続されている出力端子１６を利用しているので、専用の出力端子は不要であり、チップサイズの増大を防止することができる。

本発明の実施例２に係る半導体集積回路装置について図５および図６を用いて説明する。図５は本実施例の半導体集積回路装置を示す回路図、図６は半導体集積回路装置のワンタイムプログラマブルメモリの検査方法を示すフローチャートである。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第２スイッチ素子をグルーピングし、グループ同士で出力端子を共用するようにしたことにある。

以下、複数のメモリセル１３のそれぞれをメモリセル１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆとも記し、複数の内部回路１５のそれぞれを内部回路１５ａ、１５ｂ、１５ｃとも記し、複数の第１の第２スイッチ素子１７のそれぞれを第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅとも記し、複数の第２の第２スイッチ素子１７のそれぞれを第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆとも記し、複数の出力端子１６のそれぞれを出力端子１６ａ、１６ｂ、１６ｃとも記して説明する。

即ち、図５に示すように、本実施例の半導体集積回路装置４０において、複数のメモリセル１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆは、接続ノードＮ１が第１の制御信号Ｖｍ１により駆動される第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅに接続されたメモリセル１３ａ、１３ｃ、１３ｅと、接続ノードＮ１が第２の制御信号Ｖｍ２により駆動され第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅとは排他選択的に動作する第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆに接続されたメモリセル１３ｂ、１３ｄ、１３ｆとで構成され、一の出力端子１６ａ、１６ｂ、１６ｃは、一の第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅと一の第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆとに共通して接続されている。

具体的には、メモリセル１３ａは接続ノードＮ１が第１の制御信号Ｖｍ１により駆動される第１の第２スイッチ素子１７ａに接続され、メモリセル１３ｂは接続ノードＮ１が第２の制御信号Ｖｍ２により駆動され第１の第２スイッチ素子１７ａとは排他選択的に動作する第２の第２スイッチ素子１７ｂに接続されている。

メモリセル１３ｃは接続ノードＮ１が第１の制御信号Ｖｍ１により駆動される第１の第２スイッチ素子１７ｃに接続され、メモリセル１３ｄは接続ノードＮ１が第２の制御信号Ｖｍ２により駆動され第１の第２スイッチ素子１７ｃとは排他選択的に動作する第２の第２スイッチ素子１７ｄに接続されている。

メモリセル１３ｅは接続ノードＮ１が第１の制御信号Ｖｍ１により駆動される第１の第２スイッチ素子１７ｅに接続され、メモリセル１３ｆは接続ノードＮ１が第２の制御信号Ｖｍ２により駆動され第１の第２スイッチ素子１７ｅとは排他選択的に動作する第２の第２スイッチ素子１７ｆに接続されている。

出力端子１６ａは、第１の第２スイッチ素子１７ａと第２の第２スイッチ素子１７ｂとに共通して接続されている。出力端子１６ｂは、第１の第２スイッチ素子１７ｃと第２の第２スイッチ素子１７ｄとに共通して接続されている。出力端子１６ｃは、第１の第２スイッチ素子１７ｅと第２の第２スイッチ素子１７ｆとに共通して接続されている。

第１の制御信号Ｖｍ１および第２の制御信号Ｖｍ２は、同時にＨレベルになることはなく、第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅと第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆとは排他選択的に動作する。

第１の制御信号Ｖｍ１および第２の制御信号Ｖｍ２がともにＬレベルのとき、第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅおよび第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆがオフ状態になるので、メモリセル１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆの接続ノードＮ１は出力端子１６ａ、１６ｂ、１６ｃから切り離される。

第１の制御信号Ｖｍ１がＨレベル、第２の制御信号Ｖｍ２がＬレベルのとき、第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅがオン状態になるので、メモリセル１３ａ、１３ｃ、１３ｅの接続ノードＮ１が出力端子１６ａ、１６ｂ、１６ｃに接続される。

第１の制御信号Ｖｍ１がＬレベル、第２の制御信号Ｖｍ２がＨレベルのとき、第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆがオン状態になるので、メモリセル１３ｂ、１３ｄ、１３ｆの接続ノードＮ１が出力端子１６ａ、１６ｂ、１６ｃに接続される。

これにより、メモリセル１３の数が出力端子１６の数より多くても、第２スイッチ素子１７をグルーピングして時分割で駆動することにより、グループ同士で出力端子１６を共用することが可能である。

次に、半導体集積回路装置４０のワンタイムプログラムメモリ１４のプログラム状態の検査方法について説明する。
始めに、図６に示すように、一括して前記第１スイッチ素子を駆動する（ステップＳ２１）。

次に、第１の制御信号Ｖｍ１をＨレベル、第２の制御信号Ｖｍ２をＬレベルにし、内部回路１５ａ、１５ｂ、１５ｃをディゼーブル状態にし、出力端子１６ａ、１６ｂ、１６ｃを内部回路１５ａ、１５ｂ、１５ｃから電気的に切り離し、第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅを駆動する（ステップＳ２２）。
次に、出力端子１６ａ、１６ｂ、１６ｃに接続された電圧測定手段２１により、各接続ノードＮ１の電圧を一括して測定し、第１の測定結果を得る（ステップＳ２３）。

次に、第１の制御信号Ｖｍ１をＬレベル、第２の制御信号Ｖｍ２をＨレベルにし、第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆを駆動する（ステップＳ２４）。
次に、出力端子１６ａ、１６ｂ、１６ｃに接続された電圧測定手段２１により、各接続ノードＮ１の電圧を一括して測定し、第２の測定結果を得る（ステップＳ２５）。
次に、第１および第２の測定結果から、ワンタイムプログラマブルメモリ１４のプログラム状態を求める（ステップＳ２６）。

これにより、一括してヒューズ素子１１の抵抗値Ｒｐｎが測定できるので、測定時間を短縮することが可能である。

以上説明したように、本実施例の半導体集積回路装置４０は、第２スイッチ素子１７を第１の第２スイッチ素子１７ａ、１７ｃ、１７ｅと第２の第２スイッチ素子１７ｂ、１７ｄ、１７ｆとにグルーピングし、時分割で駆動することにより、グループ同士で出力端子１６を共用している。
その結果、メモリセル１３の数が出力端子１６の数より多くても、一括してワンタイムプログラムメモリ１４のプログラム状態を検査することができる利点がある。

ここでは、第２スイッチ素子１７を２つにグルーピングした場合について説明したが、グルーピングする数については特に制限はない。

１０、３０、４０ 半導体集積回路装置
１１ ヒューズ素子
１２ 第１スイッチ素子
１３ メモリセル
１４ ワンタイムプログラマブルメモリ
１５ 内部回路
１６ 出力端子
１７ 第２スイッチ素子
１８ スイッチ
１９、２０ 入力端子
２１ 電圧測定手段
Ｖｍ 制御信号
Ｖｍ１ 第１制御信号
Ｖｍ２ 第２制御信号
Ｒｃ 基準抵抗

Claims (5)

1. 電気的に切断可能なヒューズ素子と、第１スイッチ素子とが縦続接続されたメモリセルを複数有するワンタイムプログラマブルメモリと、
   各前記メモリセルに、前記ヒューズ素子と前記第１スイッチ素子との接続ノードと、制御信号に応じて出力インピーダンスがハイインピーダンス状態になる内部回路に接続されている出力端子との間に接続され、前記制御信号に応じて駆動される第２スイッチ素子と、
   を具備することを特徴とする半導体集積回路装置。
2. 複数の前記メモリセルのうちのいずれか１つのヒューズ素子が、基準抵抗に置換されていることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記出力端子は、前記第１スイッチ素子および前記第２スイッチ素子を駆動した場合に、前記第２スイッチ素子を介して前記接続ノードに接続されている該端子の電圧測定を行うことで、前記ワンタイムプログラマブルメモリのプログラム状態を検査することが可能な端子であることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記プログラム状態の検査は、前記基準抵抗の抵抗値をＲｃ（Ω）、前記基準抵抗が接続されている接続ノードの電圧をＶｒｃ（Ｖ）、検査される前記メモリセルの前記ヒューズ素子が接続されている接続ノードの電圧をＶｐｎ（Ｖ）としたとき、
   前記ヒューズ素子の抵抗値Ｒｐｎ（Ω）が、Ｒｐｎ＝（Ｒｃ×Ｖｐｎ）／Ｖｒｃにより求められることを特徴とする請求項３に記載の半導体集積回路装置。
5. 複数の前記メモリセルは、前記接続ノードが第１の前記制御信号により駆動される第１の前記第２スイッチ素子に接続されたメモリセルと、前記接続ノードが第２の前記制御信号により駆動され第１の前記第２スイッチ素子とは排他選択的に動作する第２の前記第２スイッチ素子に接続されたメモリセルとで構成され、一の前記出力端子は、一の第１の前記第２スイッチ素子と一の第２の前記第２スイッチ素子とに共通して接続されていることを特徴とする請求項１に記載の半導体集積回路装置。

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