CN114649042A - 用于差分型otp存储器的读取电路 - Google Patents
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Abstract
本公开涉及存储器技术领域，提供了一种用于差分型OTP存储器的读取电路，该差分型OTP存储器包括呈差分对称结构的第一存储单元和第二存储单元，该读取电路连接于该第一存储单元和该第二存储单元之间，其包括：检测单元，用于在该第一存储单元或该第二存储单元完成烧写操作后，检测位于该第一存储单元的第一熔丝的阻值、位于该第二存储单元的第二熔丝的阻值和前述第一熔丝与第二熔丝的阻值差中的其中之一；锁存单元，用于根据该检测单元检测的第一熔丝的阻值、第二熔丝的阻值和该第一熔丝与第二熔丝的阻值差中的其中之一提供读出数据。该读取电路既能正常读出数据，又能检测熔丝阻值，以此保证读出数据的准确性和可靠性。
Description
技术领域
本公开涉及存储器技术领域，具体涉及一种用于差分型OTP存储器的读取电路。
背景技术
一次性可编程(OTP，one time programmable)存储器是指在应用中只允许被一次编程的非易失性存储器类型，它可以为电路应用提供灵活多样和价格低廉的解决方案，目前的可以实现OTP功能的多种结构大多是基于熔丝(efuse)和反熔丝(antifuse)的电介质击穿型OTP存储器设计，efuse编程通常是采用流经熔丝过电流致使其熔断从而使得其电阻值由几十欧姆变化成几千欧姆甚至更高来实现编程。Antifuse编程和efuse正好相反，反熔丝在编程前有非常高的电阻，约在几百兆欧，编程时被高电压击穿，电阻减小到千欧级别甚至更低，以此来实现存储目的。
熔丝型OTP存储器是指采用金属或多晶硅等作为熔丝单元，利用连接熔丝单元的NMOS晶体管结构，在其导通时采用过流熔断熔丝的方法，使熔丝单元由低阻值导通状态变为高阻值断路状态的一次性编程单元。熔丝型OTP存储器具有很强的编程灵活性和数据可靠性，被广泛应用在嵌入式系统和密钥存储等领域。
熔丝型OTP存储器的读操作，通常是用电流流经熔丝单元得到电压值与某阈值进行比较来完成。但是熔断的熔丝，由于残留桥接或者电迁移，可能会再次连接降低熔断阻值，影响数据读出的准确性。传统规避的做法是用极大的电流烧写足够长的时间，保证熔丝烧断，同时，降低比较的阈值电压，给熔丝“生长”留下空间。但是这样的超量设计会导致面积和功耗上的浪费。
具体的如图1所示，现有的一种熔丝型OTP存储器及读取电路100，其包括串联连接在供电端与地之间的熔丝电阻fuse和烧写管M1，以及串联连接在熔丝电阻fuse与地之间的阈值检测电阻res(一般为数KΩ)和读取管M2，其中，烧写管M1的控制端接入烧写信号burn，读取管M2的控制端接入数据读出信号Read。该熔丝型OTP存储器100利用熔丝电阻fuse和烧写管M1的连接节点提供数据data，未烧写时，熔丝电阻fuse阻值很小，大约为50～200Ω；烧写完成后可达MΩ。
烧写操作：OTP要编程为0时，burn＝0，不烧写fuse；OTP要编程为1时，burn＝1并持续一段时间，有最多为vdd/Rfuse的极大电流流过fuse，使其烧断；
读取操作：未烧写时，Rfuse<<Rres，这时若read＝1，则节点X处的电压小于VDD/2，data＝0；fuse烧写后，Rfuse>>Rres，这时若read＝1，则节点X处的电压大于VDD/2，data＝1。为了保证编程为1后的结果，要保证Rfuse>>Rres，由于fuse烧断后，Rfuse会往回“长”，所以Rres的阻值要设置的低一些(但还是比未烧写的fuse阻值大很多)，但是这样读电流VDD/(Rfuse+Rres)很大，功耗很大，且假如OTP编程为0，即不烧写fuse时，如此大的读电流可能会引起fuse误烧。
发明内容
为了解决上述技术问题，本公开提供了一种用于差分型OTP存储器的读取电路，可以实现该读取电路正常读出数据的同时完成对熔丝阻值的检测，以此保证读出数据的准确性和可靠性。
本公开提供了一种用于差分型OTP存储器的读取电路，该差分型OTP存储器包括呈差分对称结构的第一存储单元和第二存储单元，该读取电路连接于该第一存储单元和第二存储单元之间，其包括：
检测单元，具有连接前述第一存储单元的第一输入端和连接前述第二存储单元的第二输入端，用于在该第一存储单元或该第二存储单元完成烧写操作后，检测位于该第一存储单元的第一熔丝的阻值、位于该第二存储单元的第二熔丝的阻值和前述第一熔丝与第二熔丝的阻值差中的其中之一；
锁存单元，该锁存单元与前述检测单元连接，用于根据该检测单元检测的第一熔丝的阻值、第二熔丝的阻值和该第一熔丝与第二熔丝的阻值差中的其中之一提供读出数据。
优选地，该读取电路还包括：
控制单元，该控制单元与前述检测单元连接，用于根据控制前述烧写操作的烧写信号提供多路控制信号至该检测单元，该多路控制信号用以控制该检测单元的读取操作。
优选地，前述第一存储单元包括：
串联连接在供电端与地之间的前述第一熔丝和第一烧写管，前述第一熔丝和第一烧写管的连接节点作为第一节点，与前述检测单元的第一输入端连接。
优选地，前述第二存储单元包括：
串联连接在供电端与地之间的前述第二熔丝和第二烧写管，前述第二熔丝和第二烧写管的连接节点作为第二节点，与前述检测单元的第二输出端连接。
优选地，前述烧写信号包括第一烧写信号和第二烧写信号，
该第一烧写信号提供至前述第一烧写管的控制端，用于控制对前述第一熔丝的烧写操作；该第二烧写信号提供至前述第二烧写管的控制端，用于控制对前述第二熔丝的烧写操作。
优选地，前述检测单元包括：
串联连接在前述第一节点与地之间的第一开关元件、第一开关管和第一电流源，前述第一开关管和第一电流源的连接节点作为前述检测单元的第一输出端，用于提供第一检测信号；
串联连接在前述第二节点与地之间的第二开关元件、第二开关管和第二电流源，前述第二开关管和第二电流源的连接节点作为前述检测单元的第二输出端，用于提供第二检测信号。
优选地，前述检测单元还包括：
第三开关元件，连接在前述第一开关管的控制端和前述第二开关管的控制端之间；
第四开关元件，连接在前述第三开关元件与前述第一开关管的连接节点与地之间；
第五开关元件，连接在前述第三开关元件与前述第二开关管的连接节点与地之间；
第六开关元件，连接在前述第三开关元件与前述第一开关管的连接节点与前述第一输出端之间；
第七开关元件，连接在前述第三开关元件与前述第二开关管的连接节点与前述第二输出端之间。
优选地，前述多路控制信号包括：
第一控制信号，用于控制前述第一开关元件的导通断开状态；
第二控制信号，用于控制前述第二开关元件的导通断开状态；
第三控制信号，用于控制前述第三开关元件的导通断开状态；
第四控制信号，用于控制前述第四开关元件的导通断开状态；
第五控制信号，用于控制前述第五开关元件的导通断开状态；
第六控制信号，用于控制前述第六开关元件的导通断开状态；
第七控制信号，用于控制前述第七开关元件的导通断开状态。
优选地，前述第一开关元件和第二开关元件处于断开状态，第一烧写管和第二烧写管持续导通一段时间，前述第一熔丝或第二熔丝完成烧写操作。
优选地，前述第一开关元件、第二开关元件、第三开关元件和前述第六开关元件处于导通状态，且前述第四开关元件、前述第五开关元件和前述第七开关元件均处于断开状态，该检测单元用于检测前述第一熔丝与第二熔丝的阻值差。
优选地，前述第一开关元件、第二开关元件、第五开关元件和第六开关元件处于导通状态，且前述第三开关元件、第四开关元件和第七开关元件均处于断开状态，该检测单元用于检测前述第二熔丝的阻值。
优选地，前述第一开关元件、第二开关元件、第四开关元件和第七开关元件处于导通状态，且前述第三开关元件、第五开关元件和第六开关元件均处于断开状态，该检测单元用于检测前述第一熔丝的阻值。
优选地，前述检测单元还包括：
第三开关元件，连接在前述第一节点与前述第二开关管的第一端之间，前述第二开关管的第一端与前述第二开关元件连接，第二端作为前述检测单元的第二输出端，与前述第二电流源连接；
第四开关元件，连接在前述第二节点与前述第一开关管的第一端之间，前述第一开关管的第一端与前述第一开关元件连接，第二端作为前述检测单元的第一输出端，与前述第一电流源连接，前述第一开关管的第二端与其自身的控制端连接，且前述第一开关管的控制端与前述第二开关管的控制端连接；
第五开关元件，连接在前述第二开关管的第一端和其自身的第二端之间。
优选地，前述多路控制信号包括：
第一控制信号，用于控制前述第一开关元件的导通断开状态；
第二控制信号，用于控制前述第二开关元件的导通断开状态；
第三控制信号，用于控制前述第三开关元件的导通断开状态；
第四控制信号，用于控制前述第四开关元件的导通断开状态；
第五控制信号，用于控制前述第五开关元件的导通断开状态。
优选地，前述第一开关元件、第二开关元件、第三开关元件和第四开关元件处于断开状态，第一烧写管和第二烧写管持续导通一段时间，前述第一熔丝或第二熔丝完成烧写操作。
优选地，前述第一开关元件和第二开关元件导通，第三开关元件、第四开关元件和第五开关元件均处于断开状态，该检测单元用于检测前述第一熔丝与第二熔丝的阻值差。
优选地，前述第一开关元件、第二开关元件和第五开关元件处于导通状态，且前述第三开关元件和第四开关元件处于断开状态，该检测单元用于检测前述第二熔丝的阻值。
优选地，前述第三开关元件、第四开关元件和第五开关元件处于导通状态，且前述第一开关元件和第二开关元件处于断开状态，该检测单元用于检测前述第一熔丝的阻值。
优选地，前述锁存单元包括：
逻辑组件，该逻辑组件的第三输入端连接前述检测单元的第一输出端，该逻辑组件的第四输入端连接前述检测单元的第二输出端，该逻辑组件根据前述第一检测信号和前述第二检测信号逻辑控制生成前述读出数据。
优选地，前述第一烧写管、第二烧写管、第一开关管和前述第二开关管的其中任一为金属氧化物半导体场效应晶体管。
优选地，前述第一烧写管和第二烧写管均为N型金属氧化物半导体场效应晶体管，且前述第一开关管和第二开关管均为P型金属氧化物半导体场效应晶体管。
优选地，前述检测单元还包括：
并联连接在前述第一电流源两端的多个第三电流源，前述多个第三电流源中的其中任一提供的电流与前述第一电流源提供的电流成正比；
并联连接在前述第二电流源两端的多个第四电流源，前述多个第四电流源中的其中任一提供的电流与前述第二电流源提供的电流成正比。
本公开的有益效果是：本公开提供了一种用于差分型OTP存储器的读取电路，该差分型OTP存储器包括呈差分对称结构的第一存储单元和第二存储单元，该读取电路连接于该第一存储单元和第二存储单元之间，其包括：检测单元，具有连接前述第一存储单元的第一输入端和连接前述第二存储单元的第二输入端，用于在该第一存储单元或该第二存储单元完成烧写操作后，检测位于该第一存储单元的第一熔丝的阻值、位于该第二存储单元的第二熔丝的阻值和前述第一熔丝与第二熔丝的阻值差中的其中之一；锁存单元，用于根据该检测单元检测的第一熔丝的阻值、第二熔丝的阻值和该第一熔丝与第二熔丝的阻值差中的其中之一提供读出数据。该读取电路既能正常读出数据，又能检测熔丝阻值，以此保证读出数据的准确性和可靠性。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。
图1示出现有技术中的一种熔丝型OTP存储器及读取电路的结构示意图；
图2示出本公开第一实施例提供的用于差分型OTP存储器的读取电路的示意框图；
图3示出图2所示用于差分型OTP存储器的读取电路中检测单元的结构示意图；
图4示出图2所示用于差分型OTP存储器的读取电路中锁存单元的结构示意图；
图5a示出图3所示读取电路中检测单元在熔丝烧写操作后正常读取熔丝阻值差时的等效电路图；
图5b示出图3所示读取电路中检测单元在熔丝烧写操作后判断第二熔丝阻值时的等效电路图；
图5c示出图3所示读取电路中检测单元在熔丝烧写操作后判断第一熔丝阻值时的等效电路图；
图5d示出图5b所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第二熔丝阻值时的等效电路图；
图5e示出图5c所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第一熔丝阻值时的等效电路图；
图5f示出图5d和图5e所示读取电路在OTP存储器烧写完成后对应各种读操作中的各个控制信号的逻辑电平的真值和读出数据的示意表；
图6a示出本公开第二实施例提供的用于差分型OTP存储器的读取电路的示意框图；
图6b示出图6a所示用于差分型OTP存储器的读取电路中检测单元的结构示意图；
图7示出图6a所示用于差分型OTP存储器的读取电路中锁存单元的结构示意图；
图8a示出图6a所示读取电路中检测单元在熔丝烧写操作后正常读取熔丝阻值差时的等效电路图；
图8b示出图8a所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第二熔丝阻值时的等效电路图；
图8c示出图8a所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第一熔丝阻值时的等效电路图；
图8d示出图8b和图8c所示读取电路在OTP存储器烧写完成后对应各种读操作中的各个控制信号的逻辑电平的真值和读出数据的示意表。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
现有的熔丝电阻的结构，其两端大中间细，阻值大约为50～200Ω。有电流时，中间部分的电流密度比较高，所以当大电流流过熔丝一段时间，熔丝中间比较容易被烧断，烧断后阻值可达MΩ；而熔断的熔丝需用更大的电流或烧更长时间，同时熔断的熔丝由于残留桥接或者电迁移，可能会再次连接降低熔断阻值，如从MΩ“长到”几十或几百KΩ。
熔丝型OTP存储器的读操作，通常是用电流流经熔丝单元得到电压值与某阈值进行比较来完成。但是熔断的熔丝，由于残留桥接或者电迁移，可能会再次连接降低熔断阻值，影响数据读出的准确性。传统规避的做法是用极大的电流烧写足够长的时间，保证熔丝烧断，同时，降低比较的阈值电压，给熔丝“生长”留下空间。但是这样的超量设计会导致面积和功耗上的浪费。
为解决此类问题，现有技术中提出的一种差分型OTP存储器，其采用双熔丝单元，数据(data)“0”或“1”对应烧写不同的熔丝，读操作则采用同样大小的电流流经双熔丝得到电压值直接比较，只要烧写的熔丝阻值比未烧的大一些，就能比较出正确的结果。但这种方法降低了读电路的电阻检测阈值，能降低设计超调度，但是由于仍不知晓熔丝“生长”后的阻值为多少，读出数据的可靠性仍旧存疑。
基于此，本公开提供了一种改进型的差分型OTP读取电路，电路除正常读出烧写操作完成后两熔丝的阻值差外，还有检测每个熔丝阻值的功能，依次保证读出数据的准确性和可靠性。
下面，参照附图对本公开进行详细说明。
图2示出本公开第一实施例提供的用于差分型OTP存储器的读取电路的示意框图，图3示出图2所示用于差分型OTP存储器的读取电路中检测单元的结构示意图，图4示出图2所示用于差分型OTP存储器的读取电路中锁存单元的结构示意图。
参考图2～图4，本公开第一实施例提供了一种用于差分型OTP存储器200的读取电路203，该差分型OTP存储器200包括呈差分对称结构的第一存储单元201和第二存储单元202，该读取电路203连接于该第一存储单元201和第二存储单元202之间，其包括：检测单元210、锁存单元220和控制单元230。
其中，该检测单元210具有连接第一存储单元201的第一输入端和连接第二存储单元202的第二输入端，用于在该第一存储单元201或该第二存储单元202完成烧写操作后，检测位于该第一存储单元201的第一熔丝N-fuse的阻值、位于该第二存储单元202的第二熔丝P-fuse的阻值和前述第一熔丝N-fuse与第二熔丝P-fuse的阻值差的其中之一；锁存单元220用于根据该检测单元210检测的第一熔丝N-fuse的阻值、第二熔丝P-fuse的阻值和该第一熔丝N-fuse与第二熔丝P-fuse的阻值差的其中之一提供读出数据data；
该控制单元230与前述的检测单元210连接，用于提供多路控制信号至前述的检测单元210，该多路控制信号用以控制该检测单元210的检测操作。
进一步地，该第一存储单元201包括：
串联连接在供电端与地之间的第一熔丝N-fuse和第一烧写管M1，该第一熔丝N-fuse和第一烧写管M1的连接节点作为第一节点，与检测单元210的第一输入端连接。
进一步地，该第二存储单元202包括：
串联连接在供电端与地之间的第二熔丝P-fuse和第二烧写管M2，该第二熔丝P-fuse和第二烧写管M2的连接节点作为第二节点，与检测单元210的第二输出端连接。
进一步地，前述的烧写信号包括第一烧写信号Burn_n和第二烧写信号Burn_p，该第一烧写信号Burn_n提供至第一烧写管M1的控制端，用于控制对第一熔丝N-fuse的烧写操作；该第二烧写信号Burn_p提供至第二烧写管M2的控制端，用于控制对第二熔丝P-fuse的烧写操作。
进一步地，该检测单元210包括：
串联连接在前述第一节点与地之间的第一开关元件SW1、第一开关管M3和第一电流源I1，该第一开关管M3和第一电流源I1的连接节点X作为该检测单元210的第一输出端，用于提供第一检测信号；
串联连接在前述第二节点与地之间的第二开关元件SW2、第二开关管M4和第二电流源I2，该第二开关管M4和第二电流源I2的连接节点Y作为该检测单元210的第二输出端，用于提供第二检测信号。
如图3所示，该检测单元210还包括：第三开关元件SW3、第四开关元件SW4、第五开关元件SW5、第六开关元件SW6和第七开关元件SW7，
其中该第三开关元件SW3连接在第一开关管M3的控制端和第二开关管M4的控制端之间；该第四开关元件SW4连接在第三开关元件SW3与第一开关管M3的连接节点与地之间；该第五开关元件SW5连接在第三开关元件SW3与第二开关管M4的连接节点与地之间；该第六开关元件SW6，连接在第三开关元件SW3与第一开关管M3的连接节点与前述第一输出端之间；该第七开关元件SW7，连接在第三开关元件SW3与第二开关管M4的连接节点与前述第二输出端之间。
在本实施例中，前述的多路控制信号包括：第一控制信号Rd1、第二控制信号Rd2(与第一控制信号Rd1相同，用于同步控制第一熔丝N-fuse与第一开关管M3的连通，以及第二熔丝P-fuse与第二开关管M4的连通)、第三控制信号NMod_sw、第四控制信号Brside_p、第五控制信号Brside_n、第六控制信号Side_p和第七控制信号Side_n，
其中，该第一控制信号Rd1用于逻辑控制第一开关元件SW1的导通断开状态；该第二控制信号Rd2用于逻辑控制第二开关元件SW2的导通断开状态；该第三控制信号NMod_sw用于逻辑控制第三开关元件SW3的导通断开状态；该第四控制信号Brside_p用于逻辑控制第四开关元件SW4的导通断开状态；该第五控制信号Brside_n用于逻辑控制第五开关元件SW5的导通断开状态；该第六控制信号Side_p用于逻辑控制第六开关元件SW6的导通断开状态；该第七控制信号Side_n用于逻辑控制第七开关元件SW7的导通断开状态。
进一步地，第一开关元件SW1和第二开关元件SW2处于断开状态，该第一烧写管M1和第二烧写管M2持续导通一段时间，使该第一熔丝N-fuse或第二熔丝P-fuse完成烧写操作。
而后，该第一开关元件SW1、第二开关元件SW2、第三开关元件SW3和第六开关元件SW6处于导通状态，且第四开关元件SW4、第五开关元件SW5和第七开关元件SW7均处于断开状态，此时的该检测单元210用于检测第一熔丝N-fuse与第二熔丝P-fuse的阻值差。
进一步地，该第一开关元件SW1、第二开关元件SW2、第五开关元件SW5和第六开关元件SW6处于导通状态，且第三开关元件SW3、第四开关元件SW4和第七开关元件SW7均处于断开状态，此时的该检测单元210用于检测第二熔丝P-fuse的阻值。
进一步地，该第一开关元件SW1、第二开关元件SW2、第四开关元件SW4和第七开关元件SW7处于导通状态，且第三开关元件SW3、第五开关元件SW5和第六开关元件SW6均处于断开状态，此时的该检测单元210用于检测第一熔丝N-fuse的阻值。
进一步地，在本实施例中，该第一电流源I1与第二电流源I2的配置参数相同，即I1＝I2，该I1为该第一电流源I1提供的电流的大小，该I2为该第二电流源I2提供的电流的大小。
参考图4，在本实施例中该锁存单元220例如包括逻辑组件221，该逻辑组件221的第三输入端连接检测单元210的第一输出端(节点X)，该逻辑组件221的第四输入端连接检测单元210的第二输出端(节点Y)，该逻辑组件221根据前述的第一检测信号和前述的第二检测信号逻辑控制生成前述的读出数据data。
进一步地，该第一烧写管M1、第二烧写管M2、第一开关管M3和第二开关管M4的其中任一为金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field-EffectTransistor，简称MOS管)。
进一步地，该第一烧写管M1和第二烧写管M2均为N型MOS管，且该第一开关管M3和第二开关管M4均为P型MOS管。当然本公开并不限于此，在其他可替代的实施例中，该第一烧写管M1和第二烧写管M2也可以为P型MOS管，且第一开关管M3和第二开关管M4为N型MOS管，相应的该第一烧写管M1和第二烧写管M2控制端各自接受到的烧写信号(Burn_n和Burn_p)也会发生改变，但同样可以在完成烧写操作后，利用检测单元210实现对该第一熔丝N-fuse的阻值、第二熔丝P-fuse的阻值和该第一熔丝N-fuse与第二熔丝P-fuse的阻值差的其中之一的读取操作。
如图5d和图5e所示，在本实施例的一种实施方式中，该检测单元210还可以包括：
并联连接在第一电流源I1两端的多个第三电流源，该多个第三电流源中的其中任一提供的电流与该第一电流源I1提供的电流成正比；以及
并联连接在第二电流源I2两端的多个第四电流源，该多个第四电流源中的其中任一提供的电流与该第二电流源I2提供的电流成正比。
具体的，例如该多个第三电流源均与该第一电流源I1提供相同的电流，且该多个第四电流源均与该第二电流源I2提供相同的电流，通过将该检测单元210的电流源设计为多级配置，相应的阻值判断阈值也可以有很多档位选择，能更加明确熔丝“生长”后的阻值范围。
图5a示出图3所示读取电路中检测单元在熔丝烧写操作后正常读取熔丝阻值差时的等效电路图，图5b示出图3所示读取电路中检测单元在熔丝烧写操作后判断第二熔丝阻值时的等效电路图，图5c示出图3所示读取电路中检测单元在熔丝烧写操作后判断第一熔丝阻值时的等效电路图，图5d示出图5b所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第二熔丝阻值时的等效电路图，图5e示出图5c所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第一熔丝阻值时的等效电路图，图5f示出图5d和图5e所示读取电路在OTP存储器烧写完成后对应各种读操作中的各个控制信号的逻辑电平的真值和读出数据的示意表。
具体的，本实施例提供的用于差分型OTP存储器200的读取电路203在该差分型OTP存储器200烧写操作时，第一控制信号Rdp1至第四控制信号Rdn2的逻辑电平均为0，即第一开关元件SW1至第四开关元件SW4均为断开状态：
当该差分型OTP存储器200要烧为数据1时，Rd1＝Rd2＝0，第一烧写信号Burn_n逻辑电平为0，第二烧写信号Burn_p逻辑电平为1，第一熔丝N-fuse未被烧写，阻值很小，第二熔丝P-fuse被烧写，阻值很大；
当该差分型OTP存储器200要烧为数据0时，Rd1＝Rd2＝0，第一烧写信号Burn_n逻辑电平为1，第二烧写信号Burn_p逻辑电平为0，第二熔丝P-fuse未被烧写，阻值很小，第一熔丝N-fuse被烧写，阻值很大。
而该读取电路203在该差分型OTP存储器200读取操作时分为以下几种情形：
1)正常读取该差分型OTP存储器200的数据data时，通过控制单元230调节Rd1＝Rd2＝1，第三控制信号NMod_sw＝1，第六控制信号Side_p＝1，第四控制信号Brside_p、第七控制信号Side_n和第五控制信号Brside_n的逻辑电平均为0，此时该读取电路203的等效电路如图5a所示。
参考图5a，该读取电路203可等效为放大器，此时的第二熔丝P-fuse和第一熔丝N-fuse阻值的微小差异(约几十欧姆)，通过该读取电路203被放大后经节点Y输出。当烧了第二熔丝P-fuse，由于第二熔丝P-fuse阻值大于第一熔丝N-fuse的阻值，所以节点Y的电压低于节点X的电压，读出数据data逻辑电平为1；当烧了第一熔丝N-fuse，由于第一熔丝N-fuse阻值大于第二熔丝P-fuse的阻值，所以节点Y的电压高于节点X的电压，读出数据data逻辑电平为0。
在本实施例中，第一熔丝N-fuse的阻值和第二熔丝P-fuse的阻值的差异会反应在节点X和节点Y上，最终利用锁存单元220(逻辑组件221)输出为数据data。
当要判断熔丝阻值时：
a)若要判断第二熔丝P-fuse的阻值，则调节
Rd1＝Rd2＝1，NMod_sw＝0，Side_p＝1，Brside_p＝0，Side_n＝0，Brside_n＝1，I1＝I2，此时该读取电路203的等效电路如图5b所示。
节点X处的电压为：VX≈VDD-I1*RN-VTHP，
节点Y处的电压为：VY≈VDD-I1*RP，
节点X和节点Y之间的电压差为：VX-VY＝I1*(RP-RN)-VTHP，其中，RP为第二熔丝P-fuse的阻值，RN为第一熔丝N-fuse的阻值，VTHP为阻值判断阈值对应的阈值电压，由此可以看出若RP-RN＞VTHP/I1，VY-VX＜0，则data的逻辑电平为1，否则data的逻辑电平为0。所以该读取电路203能够判断出第二熔丝P-fuse的阻值是否大于VTHP/I1，即该阻值判断阈值为VTHP/I1。例如：假定阈值电压VTHP为0.9V，若I1设计为30uA，则能判断出第二熔丝P-fuse的阻值是否大于30KΩ。
b)若要判断第一熔丝N-fuse的阻值，则调节
Rd1＝Rd2＝1，NMod_sw＝0，Side_p＝0，Brside_p＝1，Side_n＝1，Brside_n＝0，I1＝I2，此时该读取电路203的等效电路如图5c所示。
同理参考前述a)中的内容可以得到：
若RP-RN＞VTHP/I1，VY-VX＞0，则data的逻辑电平为0，否则data的逻辑电平为1。所以该读取电路203能够判断出第一熔丝N-fuse的阻值是否大于VTHP/I1。
3)熔丝阻值的多档读取
读出熔丝(第一熔丝N-fuse或第二熔丝P-fuse)的阻值是为了确认熔丝“生长”后的阻值(数十KΩ以上)离差分型OTP存储器200正常读取的判断阻值(几十Ω)还有很远的距离，进一步的，为了使该差分型OTP存储器200正常读取的数据准确且可靠。在应用过程中，可将该读取电路203中的电流源设计为多级可配置，如图5d和图5e所示，相应的阻值判断阈值VTHP/I1也会有很多档，更加可以明确熔丝“生长”后的阻值所在范围。
例如，假定阈值电压VTHP为0.9V，若第一电流源I1配合多个第三电流源可配置为15uA，30uA或60uA，则能判断的电阻阈值即可达到60KΩ，30KΩ或15KΩ。
综合该差分型OTP存储器200烧写完成后的各种读操作的情况，根据对应各种读操作中的各个控制信号的逻辑电平真值，给出相应的读出数据的示意表，如图5f所示。其中，OTP_TH 00为正常读取数据模式；OTP_TH 01为检测熔丝电阻阈值模式1(如电阻阈值为15KΩ)，此时电流源电流为2*I1(或2*I2)；OTP_TH 10为检测熔丝电阻阈值模式2(如电阻阈值为60KΩ)，此时电流源电流为I1/2；OTP_SIDE为读出数据的逻辑电平为0时判断第一熔丝N-fuse的阻值情况，和读出数据的逻辑电平为1时判断第二熔丝P-fuse的阻值情况。通过多级配置以更加可以明确该读取电路203的熔丝“生长”后的阻值所在范围。
图6a示出本公开第二实施例提供的用于差分型OTP存储器的读取电路的示意框图，图6b示出图6a所示用于差分型OTP存储器的读取电路中检测单元的结构示意图，图7示出图6a所示用于差分型OTP存储器的读取电路中锁存单元的结构示意图。
参考图6a～图7，在本公开第二实施例提供的用于差分型OTP存储器300中，与前述第一实施例中相类似，该差分型OTP存储器300同样包括：呈差分对称结构的第一存储单元301和第二存储单元302，该读取电路303连接于该第一存储单元301和第二存储单元302之间，包括：检测单元310、锁存单元320和控制单元330。
其中，该检测单元310具有连接第一存储单元301的第一输入端和连接第二存储单元302的第二输入端，用于在该第一存储单元301或该第二存储单元302完成烧写操作后，检测位于该第一存储单元301的第一熔丝N-fuse的阻值、位于该第二存储单元302的第二熔丝P-fuse的阻值和前述第一熔丝N-fuse与第二熔丝P-fuse的阻值差的其中之一；
该锁存单元320用于根据该检测单元310检测的第一熔丝N-fuse的阻值、第二熔丝P-fuse的阻值和该第一熔丝N-fuse与第二熔丝P-fuse的阻值差的其中之一提供读出数据data；
该控制单元330与前述的检测单元310连接，用于根据控制前述烧写操作的烧写信号(Burn_n和Burn_p)提供多路控制信号至前述的检测单元310，该多路控制信号用以控制该检测单元310的检测操作。
在本实施例中的读取电路303的基本结构与前述实施例中相类似，该差分型OTP存储器300烧为读出数据data＝1或data＝0仍靠烧写第二熔丝P-fuse或第一熔丝N-fuse来完成，但是与前述实施例中差分型OTP存储器200及读取电路203所不同的是，本实施例中的检测单元310的电路通过切换第一熔丝N-fuse和第二熔丝P-fuse与该读取电路303的连接关系，来读取第一熔丝N-fuse阻值和第二熔丝P-fuse阻值的。
在本实施例中，该第一存储单元301包括：
串联连接在供电端与地之间的第一熔丝N-fuse和第一烧写管M1，该第一熔丝N-fuse和第一烧写管M1的连接节点作为第一节点，与检测单元310的第一输入端连接。
进一步地，该第二存储单元302包括：
串联连接在供电端与地之间的第二熔丝P-fuse和第二烧写管M2，该第二熔丝P-fuse和第二烧写管M2的连接节点作为第二节点，与检测单元310的第二输出端连接。
进一步地，前述的烧写信号包括第一烧写信号Burn_n和第二烧写信号Burn_p，该第一烧写信号Burn_n提供至第一烧写管M1的控制端，用于控制对第一熔丝N-fuse的烧写操作；该第二烧写信号Burn_p提供至第二烧写管M2的控制端，用于控制对第二熔丝P-fuse的烧写操作。
在本实施例中，该检测单元310同样包括：
串联连接在前述第一节点与地之间的第一开关元件SW1、第一开关管M3和第一电流源I1，该第一开关管M3和第一电流源I1的连接节点X作为该检测单元310的第一输出端，用于提供第一检测信号；
串联连接在前述第二节点与地之间的第二开关元件SW2、第二开关管M4和第二电流源I2，该第二开关管M4和第二电流源I2的连接节点Y作为该检测单元310的第二输出端，用于提供第二检测信号，
且该第一检测信号用以表征第一熔丝N-fuse的阻值，该第二检测信号用于表征第二熔丝P-fuse的阻值。
参考图6b，与前述实施例所不同的是，该检测单元310还包括：第三开关元件SW3、第四开关元件SW4和第五开关元件SW5，
其中，该第三开关元件SW3连接在前述第一节点与第二开关管M4的第一端之间，该第二开关管M4的第一端与第二开关元件SW2连接，第二端作为该检测单元310的第二输出端，与第二电流源I2连接；该第四开关元件SW4连接在前述第二节点与第一开关管M3的第一端之间，该第一开关管M3的第一端与第一开关元件SW1连接，第二端作为该检测单元310的第一输出端，与第一电流源I1连接，该第一开关管M3的第二端与其自身的控制端连接，且该第一开关管M3的控制端与第二开关管N4的控制端连接；该第五开关元件SW5连接在第二开关管M4的第一端和其自身的第二端之间。
进一步地，前述的多路控制信号包括：第一控制信号Rdp1、第二控制信号Rdp2、第三控制信号Rdn1、第四控制信号Rdn2和第五控制信号Mod_sw，
其中，该第一控制信号Rdp1用于控制第一开关元件SW1的导通断开状态；该第二控制信号Rdp2用于控制第二开关元件SW2的导通断开状态；该第三控制信号Rdn1用于控制第三开关元件SW3的导通断开状态；该第四控制信号Rdn2用于控制第四开关元件SW4的导通断开状态；该第五控制信号Mod_sw用于控制第五开关元件SW5的导通断开状态。
进一步地，第一开关元件SW1、第二开关元件SW2、第三开关元件SW3和第四开关元件SW4处于断开状态，第一烧写管M1和第二烧写管M2持续导通一段时间，使该第一熔丝N-fuse或第二熔丝P-fuse完成烧写操作。
而后，该第一开关元件SW1和第二开关元件SW2处于导通状态，且第三开关元件SW3、第四开关元件SW4和第五开关元件SW5均处于断开状态，此时的该检测单元310用于检测第一熔丝N-fuse与第二熔丝P-fuse的阻值差。
进一步地，该第一开关元件SW1、第二开关元件SW2和第五开关元件SW5处于导通状态，且第三开关元件SW3和第四开关元件SW4处于断开状态，此时的该检测单元310用于检测第二熔丝P-fuse的阻值。
进一步地，该第三开关元件SW3、第四开关元件SW4和第五开关元件SW5处于导通状态，且第一开关元件SW1和第二开关元件SW2处于断开状态，此时的该检测单元310用于检测第一熔丝N-fuse的阻值。
进一步地，该第一控制信号Rdp1与第二控制信号Rdp2相同，该第三控制信号Rdn1与第四控制信号Rdn2相同。
进一步地，在本实施例中，该第一电流源I1与第二电流源I2的配置参数相同，即I1＝I2，该I1为该第一电流源I1提供的电流的大小，该I2为该第二电流源I2提供的电流的大小。
参考图7，在本实施例中该锁存单元320例如包括逻辑组件321，该逻辑组件321的第三输入端连接检测单元310的第一输出端(节点X)，该逻辑组件321的第四输入端连接检测单元310的第二输出端(节点Y)，该逻辑组件321根据前述的第一检测信号和前述的第二检测信号逻辑控制生成前述的读出数据data。
如图8b和图8c所示，在本实施例的一种实施方式中，该检测单元310还可以包括：
并联连接在第一电流源I1两端的多个第三电流源，该多个第三电流源中的其中任一提供的电流与该第一电流源I1提供的电流成正比；以及
并联连接在第二电流源I2两端的多个第四电流源，该多个第四电流源中的其中任一提供的电流与该第二电流源I2提供的电流成正比。
具体的，例如该多个第三电流源均与该第一电流源I1提供相同的电流，且该多个第四电流源均与该第二电流源I2提供相同的电流，通过将该检测单元210的电流源设计为多级配置，相应的阻值判断阈值也可以有很多档位选择，能更加明确熔丝“生长”后的阻值范围。
图8a示出图6a所示读取电路中检测单元在熔丝烧写操作后正常读取熔丝阻值差时的等效电路图，图8b示出图8a所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第二熔丝阻值时的等效电路图，图8c示出图8a所示读取电路中检测单元在进一步的实施方式中熔丝烧写操作后判断第一熔丝阻值时的等效电路图，图8d示出图8b和图8c所示读取电路在OTP存储器烧写完成后对应各种读操作中的各个控制信号的逻辑电平的真值和读出数据的示意表。
具体的，本实施例提供的用于差分型OTP存储器300的读取电路303在该差分型OTP存储器300烧写操作时，第一控制信号Rdp1至第四控制信号Rdn2的逻辑电平均为0，即第一开关元件SW1至第四开关元件SW4均为断开状态：
当该差分型OTP存储器300要烧为数据1时，第一烧写信号Burn_n逻辑电平为0，第二烧写信号Burn_p逻辑电平为1，第一熔丝N-fuse未被烧写，阻值很小，第二熔丝P-fuse被烧写，阻值很大；
当该差分型OTP存储器300要烧为数据0时，第一烧写信号Burn_n逻辑电平为1，第二烧写信号Burn_p逻辑电平为0，第二熔丝P-fuse未被烧写，阻值很小，第一熔丝N-fuse被烧写，阻值很大。
而该读取电路303在该差分型OTP存储器300读取操作时分为以下几种情形：
1)正常读取该差分型OTP存储器300的数据data时，通过控制单元330调节Rdp1＝Rdp2＝1，第三控制信号Rdn1、第四控制信号Rdn2和第五控制信号mod_sw的逻辑电平均为0，此时该读取电路303的等效电路如图8a所示。
参考图8a，该读取电路303同样可等效为放大器，此时的第二熔丝P-fuse和第一熔丝N-fuse阻值的微小差异(约几十欧姆)，通过该读取电路303被放大后经节点Y输出。当烧了第二熔丝P-fuse，由于第二熔丝P-fuse阻值大于第一熔丝N-fuse的阻值，所以节点Y的电压低于节点X的电压，读出数据data逻辑电平为1；当烧了第一熔丝N-fuse，由于第一熔丝N-fuse阻值大于第二熔丝P-fuse的阻值，所以节点Y的电压高于节点X的电压，读出数据data逻辑电平为0。
在本实施例中，第一熔丝N-fuse的阻值和第二熔丝P-fuse的阻值的差异会反应在节点X和节点Y上，最终利用锁存单元320(逻辑组件321)输出为数据data。
当要判断熔丝阻值时(结合前述实施例中的熔丝阻值的多档读取过程)：
a)若要判断第二熔丝P-fuse的阻值，则调节
Rdp1＝Rdp2＝1，Rdn1＝Rdn2＝0，mod_sw＝1，I1＝I2，此时该读取电路303的等效电路如图8b所示。
同理参考上述图5b所示情景中的各节点电压的运算，在此可得
若RP-RN＞VTHP/I1，VY-VX＜0，则data的逻辑电平为1，否则data的逻辑电平为0。所以该读取电路303能够判断出第二熔丝P-fuse的阻值是否大于VTHP/I1。
b)若要判断第一熔丝N-fuse的阻值，则调节
Rdp1＝Rdp2＝0，Rdn1＝Rdn2＝1，mod_sw＝1，I1＝I2，此时该读取电路303的等效电路如图8c所示。
可见，第二熔丝P-fuse与第一熔丝N-fuse的位置互换，所以
若RN-RP＞VTHP/I1，VY-VX＜0，则data的逻辑电平为1，否则data的逻辑电平为0。由此该读取电路303能够判断出第一熔丝N-fuse的阻值是否大于VTHP/I1。
在此需要明白的是，读出熔丝(第一熔丝N-fuse或第二熔丝P-fuse)的阻值是为了确认熔丝“生长”后的阻值(数十KΩ以上)离差分型OTP存储器300正常读取的判断阻值(几十Ω)还有很远的距离，进一步的，为了使该差分型OTP存储器300正常读取的数据准确且可靠。在应用过程中，可将该读取电路303中的电流源设计为多级可配置，如图8b和图8c所示，相应的阻值判断阈值VTHP/I1也会有很多档，更加可以明确熔丝“生长”后的阻值所在范围。
综合该差分型OTP存储器300烧写完成后的各种读操作的情况，根据对应各种读操作中的各个控制信号的逻辑电平真值，给出相应的读出数据的示意表，如图8d所示。其中，OTP_TH 00为正常读取数据模式；OTP_TH 01为检测熔丝电阻阈值模式1(如电阻阈值为15KΩ)，此时电流源电流为2*I1(或2*I2)；OTP_TH 10为检测熔丝电阻阈值模式2(如电阻阈值为60KΩ)，此时电流源电流为I1/2；OTP_SIDE为读出数据的逻辑电平为0时判断第一熔丝N-fuse的阻值情况，和读出数据的逻辑电平为1时判断第二熔丝P-fuse的阻值情况。通过多级配置以更加可以明确该读取电路303的熔丝“生长”后的阻值所在范围。
综上所述，本公开各实施例提供了一种用于差分型OTP存储器的读取电路，该差分型OTP存储器包括呈差分对称结构的第一存储单元和第二存储单元，该读取电路连接于该第一存储单元和第二存储单元之间，其包括：检测单元，具有连接前述第一存储单元的第一输入端和连接前述第二存储单元的第二输入端，用于在该第一存储单元或该第二存储单元完成烧写操作后，检测位于该第一存储单元的第一熔丝的阻值、位于该第二存储单元的第二熔丝的阻值和前述第一熔丝与第二熔丝的阻值差中的其中之一；锁存单元，用于根据该检测单元检测的第一熔丝的阻值、第二熔丝的阻值和该第一熔丝与第二熔丝的阻值差中的其中之一提供读出数据。本公开各实施例所提供的用于差分型OTP存储器的读取电路既能正常读出数据，又能检测熔丝阻值以此保证读出数据的准确性和可靠性。
应当说明的是，在本公开的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本公开的限制。
此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。
Claims (22)
1.一种用于差分型OTP存储器的读取电路，该差分型OTP存储器包括呈差分对称结构的第一存储单元和第二存储单元，所述读取电路连接于该第一存储单元和第二存储单元之间，包括：
检测单元，具有连接所述第一存储单元的第一输入端和连接所述第二存储单元的第二输入端，用于在所述第一存储单元或所述第二存储单元完成烧写操作后，检测位于所述第一存储单元的第一熔丝的阻值、位于所述第二存储单元的第二熔丝的阻值和所述第一熔丝与第二熔丝的阻值差中的其中之一；
锁存单元，所述锁存单元与所述检测单元连接，用于根据所述检测单元检测的所述第一熔丝的阻值、所述第二熔丝的阻值和所述第一熔丝与第二熔丝的阻值差中的其中之一提供读出数据。
2.根据权利要求1所述的读取电路，其中，还包括：
控制单元，所述控制单元与所述检测单元连接，用于根据控制所述烧写操作的烧写信号提供多路控制信号至所述检测单元，所述多路控制信号用以控制所述检测单元的检测操作。
3.根据权利要求2所述的读取电路，其中，所述第一存储单元包括：
串联连接在供电端与地之间的所述第一熔丝和第一烧写管，所述第一熔丝和第一烧写管的连接节点作为第一节点，与所述检测单元的第一输入端连接。
4.根据权利要求3所述的读取电路，其中，所述第二存储单元包括：
串联连接在供电端与地之间的所述第二熔丝和第二烧写管，所述第二熔丝和第二烧写管的连接节点作为第二节点，与所述检测单元的第二输出端连接。
5.根据权利要求4所述的读取电路，其中，所述烧写信号包括第一烧写信号和第二烧写信号，
所述第一烧写信号提供至所述第一烧写管的控制端，用于控制对所述第一熔丝的烧写操作；所述第二烧写信号提供至所述第二烧写管的控制端，用于控制对所述第二熔丝的烧写操作。
6.根据权利要求5所述的读取电路，其中，所述检测单元包括：
串联连接在所述第一节点与地之间的第一开关元件、第一开关管和第一电流源，所述第一开关管和第一电流源的连接节点作为所述检测单元的第一输出端，用于提供第一检测信号；
串联连接在所述第二节点与地之间的第二开关元件、第二开关管和第二电流源，所述第二开关管和第二电流源的连接节点作为所述检测单元的第二输出端，用于提供第二检测信号。
7.根据权利要求6所述的读取电路，其中，所述检测单元还包括：
第三开关元件，连接在所述第一开关管的控制端和所述第二开关管的控制端之间；
第四开关元件，连接在所述第三开关元件与所述第一开关管的连接节点与地之间；
第五开关元件，连接在所述第三开关元件与所述第二开关管的连接节点与地之间；
第六开关元件，连接在所述第三开关元件与所述第一开关管的连接节点与所述第一输出端之间；
第七开关元件，连接在所述第三开关元件与所述第二开关管的连接节点与所述第二输出端之间。
8.根据权利要求7所述的读取电路，其中，所述多路控制信号包括：
第一控制信号，用于控制所述第一开关元件的导通断开状态；
第二控制信号，用于控制所述第二开关元件的导通断开状态；
第三控制信号，用于控制所述第三开关元件的导通断开状态；
第四控制信号，用于控制所述第四开关元件的导通断开状态；
第五控制信号，用于控制所述第五开关元件的导通断开状态；
第六控制信号，用于控制所述第六开关元件的导通断开状态；
第七控制信号，用于控制所述第七开关元件的导通断开状态。
9.根据权利要求8所述的读取电路，其中，所述第一开关元件和第二开关元件断开，第一烧写管或所述第二烧写管持续导通一段时间，所述第一熔丝或所述第二熔丝完成烧写操作。
10.根据权利要求9所述的读取电路，其中，所述第一开关元件、第二开关元件、第三开关元件和所述第六开关元件处于导通状态，且所述第四开关元件、所述第五开关元件和所述第七开关元件均处于断开状态，所述检测单元用于检测所述第一熔丝与所述第二熔丝的阻值差。
11.根据权利要求9所述的读取电路，其中，所述第一开关元件、第二开关元件、第五开关元件和所述第六开关元件处于导通状态，且所述第三开关元件、所述第四开关元件和所述第七开关元件均处于断开状态，所述检测单元用于检测所述第二熔丝的阻值。
12.根据权利要求9所述的读取电路，其中，所述第一开关元件、第二开关元件、第四开关元件和所述第七开关元件处于导通状态，且所述第三开关元件、所述第五开关元件和所述第六开关元件均处于断开状态，所述检测单元用于检测所述第一熔丝的阻值。
13.根据权利要求6所述的读取电路，其中，所述检测单元还包括：
第三开关元件，连接在所述第一节点与所述第二开关管的第一端之间，所述第二开关管的第一端与所述第二开关元件连接，第二端作为所述检测单元的第二输出端，与所述第二电流源连接；
第四开关元件，连接在所述第二节点与所述第一开关管的第一端之间，所述第一开关管的第一端与所述第一开关元件连接，第二端作为所述检测单元的第一输出端，与所述第一电流源连接，所述第一开关管的第二端与其自身的控制端连接，且所述第一开关管的控制端与所述第二开关管的控制端连接；
第五开关元件，连接在所述第二开关管的第一端和其自身的第二端之间。
14.根据权利要求13所述的读取电路，其中，所述多路控制信号包括：
第一控制信号，用于控制所述第一开关元件的导通断开状态；
第二控制信号，用于控制所述第二开关元件的导通断开状态；
第三控制信号，用于控制所述第三开关元件的导通断开状态；
第四控制信号，用于控制所述第四开关元件的导通断开状态；
第五控制信号，用于控制所述第五开关元件的导通断开状态。
15.根据权利要求14所述的读取电路，其中，所述第一开关元件、第二开关元件、第三开关元件和第四开关元件断开，第一烧写管或所述第二烧写管持续导通一段时间，所述第一熔丝或所述第二熔丝完成烧写操作。
16.根据权利要求15所述的读取电路，其中，所述第一开关元件和第二开关元件导通，第三开关元件、所述第四开关元件和所述第五开关元件均处于断开状态，所述检测单元用于检测所述第一熔丝与所述第二熔丝的阻值差。
17.根据权利要求15所述的读取电路，其中，所述第一开关元件、第二开关元件和第五开关元件处于导通状态，且所述第三开关元件和所述第四开关元件处于断开状态，所述检测单元用于检测所述第二熔丝的阻值。
18.根据权利要求15所述的读取电路，其中，所述第三开关元件、第四开关元件和第五开关元件处于导通状态，且所述第一开关元件和所述第二开关元件处于断开状态，所述检测单元用于检测所述第一熔丝的阻值。
19.根据权利要求8或14所述的读取电路，其中，所述锁存单元包括：
逻辑组件，所述逻辑组件的第三输入端连接所述检测单元的第一输出端，所述逻辑组件的第四输入端连接所述检测单元的第二输出端，所述逻辑组件根据所述第一检测信号和所述第二检测信号逻辑控制生成所述读出数据。
20.根据权利要求6所述的读取电路，其中，所述第一烧写管、第二烧写管、第一开关管和所述第二开关管的其中任一为金属氧化物半导体场效应晶体管。
21.根据权利要求20所述的读取电路，其中，所述第一烧写管和第二烧写管均为N型金属氧化物半导体场效应晶体管，且所述第一开关管和第二开关管均为P型金属氧化物半导体场效应晶体管。
22.根据权利要求19所述的读取电路，其中，所述检测单元还包括：
并联连接在所述第一电流源两端的多个第三电流源，所述多个第三电流源中的其中任一提供的电流与所述第一电流源提供的电流成正比；
并联连接在所述第二电流源两端的多个第四电流源，所述多个第四电流源中的其中任一提供的电流与所述第二电流源提供的电流成正比。
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