JPH0845293A - データを記憶および検索する回路とその方法 - Google Patents

Abstract

(57)【要約】 【目的】 製造後でもトリミング値を変えることができ
るようにすること。 【構成】 データを記憶し、検索するための回路（１
０）が提供される。回路（１０）は、データフューズ
（２０）にデータを記憶する。記憶および検出回路（１
２）を使用して、データフューズとテストフューズとを
比較することにより記憶データ値を設定できる。データ
フューズの値は、フューズセット回路（１４）によって
セットでき、更にフリップフロップ（１６）と出力論理
回路（１８）を使用してデータフューズ（２０）に対
し、値を置換できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的には、電子デバイ
ス技術の分野に関し、より詳細には、データを記憶し、
検索するための回路および方法に関する。

【０００２】

【従来技術】電子システムの多くは、アナログ技術とデ
ジタル技術を組み合わせて使用している。かかるシステ
ムでは、アナログ部分は、ある絶対値に等しい電流、電
圧または容量を必要とすることがあり、かかる電流、電
圧または容量をトリミングする回路を制御するのに所定
のデジタル値を使用できる。

【０００３】

【発明が解決しようとする課題】トリミング値を記憶す
るための現在のシステムおよび方法では、一つの論理値
を発生するのにヒューズを使用している。ヒューズは導
電性または金属リンクとなるようにドープされたポリシ
リコンから構成でき、各ヒューズは１ビットのデータを
表すことができる。ヒューズが切断されていれば、この
ヒューズは高い論理値を表すことができる。一方、ヒュ
ーズが切断されていない場合は、低い論理値を表すこと
ができる。集積回路デバイスの製造中に、アナログ信号
をトリミングするのに使用される所定のデジタル値を発
生するのに、複数のヒューズをセットできる。現在のシ
ステムおよび方法では、各ヒューズが切断されているか
いないかを判別するのに検出回路を用いている。しかし
ながら現在のシステムおよび方法ではこのようなヒュー
ズ技術を実現するのにいくつかの問題がある。

【０００４】ディスクリート（個別部品タイプ）のヒュ
ーズと異なり、集積回路のヒューズが切断された後に
は、ヒューズの一部にグローバック（grow back ）が発
生し得る。現在のシステムおよび方法における検出回路
は、グローバックの生じたヒューズと切断されていない
ヒューズとを区別できないことがあるので、このような
グローバックの生じたヒューズ部分は、記憶値を消去さ
せてしまう。更に現在のシステムおよび方法は、回路内
でヒューズが一旦セットされれば、このヒューズの値を
更新するようにはなっていない。従って一旦回路が製造
されると、その回路内に新しいトリミング値を導入する
ことはできない。

【０００５】

【課題を解決するための手段】本発明によれば、従来の
システムおよび方法に関連した欠点および問題を実質的
に解消または緩和する、データを記憶するための回路お
よび方法が提供される。より詳細に説明すれば、本発明
の実施例は、データヒューズとテストヒューズとを有す
る、データを記憶するための回路が提供される。このデ
ータヒューズは、データヒューズの状態によって表され
るデータ値を記憶できる。このデータ値はデータヒュー
ズの状態とテストヒューズの状態とを比較することによ
り決定できる。この回路はテストヒューズとデータヒュ
ーズとを比較するのに、第１および第２カレントミラー
を使用する。第１カレントミラーはデータヒューズとテ
ストヒューズの双方に結合されており、ヒューズの各々
のうちに電流を発生するようになっている。第２カレン
トミラーは第１カレントミラーに結合された２つのトラ
ンジスタから成る。データヒューズを通過する電流は第
２カレントミラーの第１トランジスタに送られるように
なっている。第２トランジスタの容量はデータヒューズ
が切断された場合、第２カレントミラーの出力が所定の
電圧となるように、第１トランジスタの大きさに対して
所定の比の大きさになっている。更に、第２電圧ミラー
の出力はデータヒューズが切断されていない場合、第２
の所定の電圧となるようになっている。

【０００６】本発明の技術的利点はデータヒューズの誤
った読み出しを防止できる点にある。本発明の回路は、
切断されたヒューズが部分的に再成長した場合でも、誤
った読み出しを防止できる。一般に切断されたヒューズ
は完全にはグローバックしないものである。従って切断
されたヒューズと切断されていないヒューズとの間には
差異があるはずである。本発明の回路は切断されたヒュ
ーズが部分的に再成長している場合でも、このような差
異を検出できる。

【０００７】本発明の別の技術的利点は、集積回路部品
の製造中にデータヒューズを切断するだけでよいという
点にある。本発明の回路は、データヒューズの状態を設
定するための回路を内蔵する。この回路はデータヒュー
ズを切断するよう、アース電位にされたパッドを含む。
データヒューズの状態が一旦セットされると、集積回路
部品の製造後にアース電位にセットできないように、こ
のバッドは埋め込まれる。

【０００８】本発明の別の技術的利点は、一つのパルス
を用いるだけで複数のヒューズの状態と設定できること
にある。ヒューズの状態を設定するのに使用される回路
は、ヒューズを切断するよう、アース電位にされるモー
ドを含む。本発明の原理に従って製造される複数のデー
タセルは、このノードで並列に結合できる。これらノー
ドに対して一つのパッドを結合できる。回路内のデータ
ヒューズの各々の所定の状態を設定するよう、このノー
ドに対して所定の幅のパルスを印加できる。個々のセル
の各々に対するデータセット回路に対して別々の制御信
号を送ることができる。よって、共通パッドをアース電
位にすると、ヒューズの各々が所定の状態にセットされ
る。

【０００９】本発明の別の技術的利点は、データヒュー
ズ内に記憶されたデータと、異なるデータ値とを置換で
きることである。この回路は、一連の論理ゲートに結合
されたフリップフロップを内蔵し、論理ゲートは外部シ
ステムからのヒューズ選択信号に基づいてデータヒュー
ズの値およびフリップフロップの値のいずれかを選択で
きる。外部システムは記憶データの置き換えを判断する
前に、ヒューズの値を読み出すことができる。

【００１０】本発明の別の技術的利点は、データヒュー
ズの状態を設定するための回路は、バイポーラ接合トラ
ンジスタを内蔵することである。バイポーラ接合トラン
ジスタを使用することにより、ヒューズを切断するのに
十分な電流を発生できる。更に、バイポーラ接合トラン
ジスタはＭＯＳＦＥＴトランジスタよりも狭い表面積に
製造できる。

【００１１】本発明およびその利点をより完全に理解す
るため、添付図面と共に次の説明を参照する。図中、同
一参照番号は同一部品を示す。

【００１２】

【実施例】図１は本発明の原理に従って製造され、全体
が番号１０で示された、データを記憶し、かつ検索する
ための回路を示す。回路１０はヒューズを使ってデータ
を記憶するようになっている。例えばヒューズが焼き切
れた場合、この回路１０の出力は、例えば高い論理値と
なることができる。しあかしながらヒューズが切断され
ていない場合、回路１０の出力は、例えば低い論理値と
なることができる。これとは異なり、高い論理値が切断
されていないヒューズに対応し、低い論理値が切断され
たヒューズに対応するようにもできる。回路１０におけ
る状態は回路１０を内蔵するチップの製造中にセットで
きる。従って回路１０は、不揮発性のメモリシステムと
みなすことができる。回路１０はアナログ信号をトリミ
ングするための電子デバイス内で使用できる。またこれ
とは異なり、回路１０はアナログまたはデジタルシステ
ムにおけるメモリセルとして使用できる。回路１０は記
憶検出回路１２と、ヒューズセット回路１４と、フリッ
プフロップ１６と、出力論理回路１８とから成る。

【００１３】回路１０はデータを記憶し、記憶および検
出回路１２におけるそのデータの値を決定する。記憶お
よび検出回路１２は３つのヒューズ、すなわちデータヒ
ューズ２０とテストヒューズ２２とカレントミラーヒュ
ーズ２４とから構成できる。ヒューズ２０、２２および
２４の各々は、電源と第１トランジスタ２６、第２トラ
ンジスタ２８および第３トランジスタ３０のソースとの
間にそれぞれ結合されている。ヒューズ２０、２２およ
び２４は、導電性となるよう、または適当な金属リンク
となるようにドープされたポリシリコンから構成でき
る。ヒューズ２０、２２および２４の各々は、ヒューズ
を所定の電流が通過する際に焼き切り状態となるように
製造できる。トランジスタ２６、２８および３０の容量
はカレントミラー内で使用するため、例えばＰチャンネ
ルＭＯＳＦＥＴトランジスタまたは他の適当なトランジ
スタから構成できる。トランジスタ２６、２８および３
０の容量は、ヒューズ２０、２２および２４をほぼ等し
い電流が流れるように、ほぼ同一の大きさとすることが
できる。これとは異なり、トランジスタ２６、２８およ
び３０は、ヒューズ２０、２２および２４を流れる電流
が適当な比となるような大きさとすることもできる。ト
ランジスタ２６、２８および３０の各々のゲートは、単
一ノードを構成するように、共に結合されている。トラ
ンジスタ３０のゲートにはトランジスタ２０のドレイン
が結合されており、最後にトランジスタ３０のドレイン
とアース電位との間にトランジスタ３２が結合されてい
る。トランジスタ２６、２８および３０と抵抗器３２の
組み合わせにより一つのカレントミラーが構成されてい
る。トランジスタ３０および抵抗器３２は、このカレン
トミラーのための電流を設定するようになっている。こ
の電流はトランジスタ２６および２８内でも再現するこ
とができる。

【００１４】記憶および検出回路１２は、第２カレント
ミラーを形成するように結合されたトランジスタ３４お
よび３６を更に含む。トランジスタ３２および３６は、
例えばＮチャンネルＭＯＳＦＥＴトランジスタでもよ
い。トランジスタ２６のドレインにはトランジスタ３４
のドレインを結合でき、トランジスタ２８のドレインに
はトランジスタ３６のドレインを結合できる。トランジ
スタ３４および３６の各々ソースは、アース電位に結合
できる。トランジスタ３４のゲートにはトランジスタ３
６のゲートを結合できる。最後にトランジスタ３４のド
レインにはトランジスタ３４のゲートを結合できる。こ
のようにトランジスタ３４とトランジスタ３６とは第２
カレントミラーを形成する。

【００１５】トランジスタ３６の大きさはトランジスタ
３４の大きさの２倍にすることができる。従ってトラン
ジスタ３６はトランジスタ３４の電流の約２倍流すこと
ができる。記憶および検出回路１２の出力は、トランジ
スタ３６のドレインに電流を供給できる。

【００１６】作動中、トランジスタ３６のドレインにお
ける電圧は製造中にデータヒューズ２０が焼き切れたか
どうかを示している。データヒューズ２０が焼き切れて
いない場合は、トランジスタ２６を流れる電流がトラン
ジスタ２８を流れる電流にほぼ等しくなる。更にトラン
ジスタ２６を流れる電流がトランジスタ３４を流れる電
流にほぼ等しくなる。トランジスタ３６はトランジスタ
３４の容量の２倍の容量になっているので、トランジス
タ３６を流れる電流はトランジスタ３４を流れる電流の
約２倍となる。従って、トランジスタ３６のドレインに
おける電圧は、トランジスタ２８がトランジスタ３６に
充分な電流を供給できないので、低い論理値となる。

【００１７】データヒューズ２０が製造中に切断された
場合、データヒューズ２０はほぼ開回路のようになる。
従ってトランジスタ２６および３４を流れる電流は実質
的に減少する。更にトランジスタ３６を流れる電流はそ
れに比例して減少する。この場合、トランジスタ２６を
流れる電流はトランジスタ３４の電流より大きくなり、
トランジスタ３６のドレインを高い論理値まで充電でき
る。

【００１８】トランジスタ３６と３４の容量の比は切断
されたデータヒューズ２０内で予想されるグローバック
の最悪のケースを補償するように調節できる。データヒ
ューズ２０はわずかにグローバックしている場合、トラ
ンジスタ２６および３４を流れる電流はそれに比例して
増加する。従ってトランジスタ２８の電流がトランジス
タ３６の電流よりも大きくなることはより困難となる。
しかしながら当業者であれば、最悪のグローバックの際
にデータヒューズ２０に対して、記憶および検出回路１
２が適当な出力を発生するようにトランジスタ３４に対
するトランジスタ３６の容量の比を調節することができ
る。

【００１９】半導体デバイスの製造中にデータヒューズ
２０の値を設定するのに、ヒューズセット回路１４を使
用できる。このヒューズセット回路１４は、例えばイン
バータ３８と、抵抗器４０と、トランジスタ４２と、パ
ッド４４から構成できる。インバータ３８は例えばほぼ
ＣＭＯＳインバータまたは他のインバータから構成でき
る。更にトランジスタ４２はデータヒューズ２０を通る
電流を発生するためのＮＰＮバイポーラ接合トランジス
タまたは他の適当なトランジスタから構成できる。

【００２０】インバータ３８はデータヒューズ２０の所
望の状態を表示する、例えばフリップフロップ１６から
の制御信号を受けるように結合されている。トランジス
タ４２のベースには抵抗器４０を介してインバータ３８
が結合されており、ヒューズ３０とトランジスタ２６と
のノードにはトランジスタ４２のコレクタが結合されて
いる。最後にパッド４４にはトランジスタ４２のエミッ
タが結合されている。トランジスタ４０の値はデータヒ
ューズ２０を切断するのに、トランジスタ４２のベース
電流を充分大きくするように選択されている。

【００２１】作動中、ヒューズセット回路１４はデータ
ヒューズ２０の状態を設定できる。データヒューズ２０
を切断する場合、インバータ３８に低い論理値を与え、
更にパッド４４をアース電位にする。このため抵抗器４
０はトランジスタ４２のベースに電流を与え、トランジ
スタ４２はコレクタからエミッタを通してパッド４４に
電流を流す。トランジスタ４２の容量はヒューズ２０の
ポリシリコンまたは金属リンク内を分離するように充分
に切断することができるように、データヒューズ２０を
通して充分な電流をつぎ込むような大きさになってい
る。一旦データヒューズ２０が切断されると、トランジ
スタ４２が導通されないようにパッド４４をフローティ
ング状態にできる。

【００２２】ヒューズセット回路１４のパッド４４は、
本発明のシステムに種々の特徴を加えている。まず第１
にデータヒューズ２０の値をセットした後に、パッド４
４を埋め込むことができる。従って、データヒューズ２
０の状態は一つ以上のシステム１０を内蔵する半導体デ
バイスの製造後に変更することはできない。更に複数の
ヒューズセット回路１４のトランジスタ４２のエミッタ
に単一のパッド４４を結合できる。従って、複数のデー
タヒューズ２０を同時に切断することができる。最後
に、パッド４４はデータヒューズ２０の状態を設定する
タイミングを制御するのに使用できる。例えば一定の低
い論理値をインバータ３８に加えることができる。ま
た、パルス中にパッド４４がアース電位となるよう、こ
のパッド４４に所定の幅のパルスを印加できる。このよ
うにデータヒューズ２０に電流を流すことができる時間
はパッド４４によって制御され、これによりデータヒュ
ーズ２０の過度の焼き切りおよび回路１２の破壊を防止
できる。

【００２３】記憶および検出回路１２は、データヒュー
ズ２０に記憶されるデータの不揮発性の性質のため、リ
ードオンリーメモリとして特徴づけることができる。し
かしながらフリップフロップ１６と出力論理回路１８と
の対により、回路１０が揮発性データも同じように記憶
したり発生したりすることが可能となっている。外部シ
ステム（図示せず）はデータ２０の値を読み出すことが
できる。外部システムはこの対に基づき、データヒュー
ズ２０に記憶された値を別の値と置換すべきかどうかを
判別できる。

【００２４】出力論理回路１８は回路１０の出力を設定
する。出力論理回路１８は、例えば第１ＡＮＤゲート４
６と第２ＡＮＤゲート４８とＯＲゲート５０とから構成
できる。記憶および検出回路１２の出力は、第１ＡＮＤ
ゲート４６に与えることができ、更にフリップフロップ
１６の出力はＡＮＤゲート４８に与えることができる。
ＡＮＤゲート４６の入力端にはヒューズ選択信号も送ら
れ、このヒューズ選択信号の反転値はＡＮＤゲート４８
の第２入力端にも与えられる。各ＡＮＤゲートの出力あ
ＡＮＤゲート５０に送られ、ＡＮＤゲート５０の出力は
回路１０の出力となっている。

【００２５】作動中、この回路１０の出力はデータヒュ
ーズ２０に記憶された値またはフリップフロップ１６に
よって与えられる値をとなることができる。ヒューズ選
択信号が高い論理値にセットされると、ＡＮＤゲート４
８がＯＲゲート５０に低い論理値を与える。更にＡＮＤ
ゲート４６はＯＲゲート５０にデータヒューズ２０の値
を与える。従ってＯＲゲート５０の出力はデータヒュー
ズ２０の値となる。以上と異なり、ヒューズ選択信号が
低い論理値にセットされている場合、ＡＮＤゲート４６
の出力は低い論理値となる。更にＡＮＤゲート４８の出
力はフリップフロップ１６からの値となる。従ってＯＲ
ゲート５０の出力はフリップフロップ１６の出力とな
る。ヒューズ選択信号は標準的レジスタによって発生で
き、最後にフリップフロップ１６の制御信号入力は外部
システム（図示せず）から発生できる。

【００２６】図２は複数のデータセルを内蔵する全体が
番号５２で示されたレジスタを示す。レジスタ５２のデ
ータセルは図１のデータを記憶し、検索するための回路
１０と同じように製造されたヒューズセル５４ａおよび
５４ｂから構成できる。レジスタ５２は特定の用途に必
要な適当な数のヒューズセル５４から構成できる。更に
レジスタ５２はヒューズ選択ビットを記憶するための標
準ビットセル５６を含むことができる。このセル５６の
出力はヒューズセル５４ａおよび５４ｂの各々のヒュー
ズ選択入力に結合できる。従ってセル５６の値はヒュー
ズセル５４ａおよび５４ｂの各々の論理出力回路１８を
制御するのに使用できる。

【００２７】セル５６、ヒューズセル５４ａおよび５４
ｂの各々は、正の電源５８、負の電源６０、クリア信号
６２および入力データバス６４に接続されている。入力
データバス６４は、例えばレジスタ５２の各セルに対す
る単一ラインから構成できる。正の電源５８および負の
電源６０は、セル５６およびヒューズセル５４ａおよび
５４ｂに適当な電力を供給する。更にセル５６およびヒ
ューズセル５４ａおよび５４ｂの値は、クリアライン６
２からの信号によってクリアできる。データは出力バス
６６によりヒューズセル５４ａおよび５４ｂから読み出
すことができる。出力バス６６はレジスタ５２内のヒュ
ーズセルごとの１本のラインから構成される。最後に、
各ヒューズセル５４ａおよび５４ｂの値は、パッド６８
を使った集積回路の製造中に設定できる。パッド６８は
ヒューズセル５４ａおよび５４ｂの各々におけるパッド
４４に結合されている。

【００２８】作動中、レジスタ５２内の各ヒューズの値
はパッド６８を使って設定できる。更にヒューズセル５
４ａおよび５４ｂ内に記憶される値は、入力バスライン
６４上の値と置換できる。更にデータはレジスタ５２か
ら出力バス６６上に読み出すことができる。このレジス
タ５２に記憶されたデータは、例えばアナログ信号のト
リミングに使用できる。例えば出力バス６６はデジタル
データを使用して、電圧、電流、容量または抵抗値を変
える回路（図示せず）へデジタルデータを送るように結
合できる。更に、シリアル状にレジスタ５２との間でデ
ータの書き込みおよび読み出しを行い、必要なピン数を
減らすことができる。

【００２９】以上で本発明について詳細に説明したが、
特許請求の範囲に記載の本発明の範囲から逸脱すること
なく、種々の変更、置換および変形が可能であると理解
すべきである。例えば、一旦データヒューズ２０の状態
を設定すれば、回路１０を変更できないように、フリッ
プフロップ１６および出力論理回路１８を除くことはで
きる。更にパッド４４は半導体デバイスを完全に製造し
た後でも、切断されていないデータヒューズの値を変え
ることができるように、集積回路のピンにパッド４４を
結合できる。更に、レジスタ５２におけるヒューズセル
５４の数は、特定の用途に対して必要に応じて変えるこ
とができる。更に当業者であれば、ヒューズ２０でなく
てヒューズ２２にデータを記憶したり、読み出したりす
るように、図１の回路を変形できる。更にセル５４の各
々はトランジスタ２６および２８のゲートに結合された
単一電流発生回路によってバイアスをかけることができ
る。かかる回路は、図１のトランジスタ３０、抵抗器３
２およびヒューズ２４に類似する回路から構成できる。

【００３０】以上の説明に関して更に以下の項を開示す
る。 （１）データヒューズの状態によって示されたデータ値
を記憶するためのデータヒューズと、前記データヒュー
ズと比較するためのテストヒューズと、前記データヒュ
ーズおよびテストヒューズに結合されており、これらデ
ータヒューズおよびテストヒューズの各々において電流
を設定するように作動できる第１カレントミラーと、前
記データヒューズと前記テストヒューズとを比較するよ
う、前記第１カレントミラーに結合された第１および第
２トランジスタを備えた第２カレントミラーとを備え、
前記データヒューズからの電流は前記第２トランジスタ
内の電流を設定するよう、前記第１トランジスタに与え
られ、前記第２カレントミラーの出力は、前記テストヒ
ューズからの電流を受けるように作動し、前記トランジ
スタの容量は前記データヒューズが第１の所定状態にな
っている場合、前記第２カレントミラーの前記出力が第
１の所定の電圧値となり、前記データヒューズが第２の
所定状態になっている場合、前記出力が第２の所定電圧
値となる、データを記憶し、検索するための回路。 （２）前記データヒューズの状態をセットするための回
路を更に備えた、前記第１項記載の回路。

【００３１】（３）ベース、前記データヒューズに結合
されたコレクタおよびエミッタを有するトランジスタ
と、制御信号に応答してベース電流を発生するための前
記トランジスタの前記ベースに結合された回路と、前記
データヒューズの前記状態を設定するように、パッドが
所定電位にされた際に前記トランジスタが導通状態に作
動するよう、前記エミッタに結合されたパッドとを備え
た、前記データヒューズの状態をセットするための回路
を更に含む、前記第１項記載の回路。

【００３２】（４）置換データを受けるように作動でき
るフリップフロップと、前記データに記憶されたデータ
および前記置換値から出力値を選択するための回路を更
に含む、前記第１項記載の回路。 （５）前記第２カレントミラーの前記トランジスタはＮ
チャンネルのＭＯＳＦＥＴトランジスタを備え、前記第
２トランジスタは前記第１トランジスタの容量の約２倍
となっている、前記第１項記載の回路。

【００３３】（６）前記第１カレントミラーは、各々ゲ
ート、ソースおよびドレインを有する第１、第２および
第３Ｐチャンネルトランジスタと、カレントミラーヒュ
ーズと、抵抗器とを備え、前記第１トランジスタの前記
ソースは前記データヒューズに結合され、前記ドレイン
は前記第２カレントミラーの前記第１トランジスタのド
レインに結合され、前記ゲートは前記第２および第３ト
ランジスタの各々の前記ゲートに結合されており、前記
第２トランジスタの前記ソースは前記テストヒューズに
結合され、前記ドレインは前記第２カレントミラーの前
記第２トランジスタのドレインに結合されており、前記
第３トランジスタの前記ソースは前記カレントミラーヒ
ューズに結合され、前記ドレインは前記抵抗器に結合さ
れており、よって、前記第１カレントミラーの前記ヒュ
ーズの各々に電流が生じるようになっている、前記第１
項記載の回路。

【００３４】（７）前記第１カレントミラーは、各々が
ゲート、ソースおよびドレインを有する第１および第２
トランジスタと、前記第１カレントミラーのためのバイ
アス電流を発生するための回路とを備え、前記第１トラ
ンジスタの前記ソースは前記データヒューズに結合さ
れ、前記ドレインは前記第２カレントミラーの前記第１
トランジスタのドレインに結合され、前記ゲートは前記
第２トランジスタの各々の前記ゲートに結合されてお
り、前記第２トランジスタの前記ソースは前記テストヒ
ューズに結合され、前記ドレインは前記第２カレントミ
ラーの前記第２トランジスタのドレインに結合されてお
り、前記第１カレントミラーの前記ヒューズの各々に電
流が生じるように前記第１および第２トランジスタの各
々の前記ゲートは前記バイアス電流回路に結合されてい
る、前記第１項記載の回路。

【００３５】（８）入力データバスと、出力データバス
と、前記入力および出力データバスに結合された複数の
データセルとを備え、各データセルは、前記データヒュ
ーズの状態によって示されるデータ値を記憶するための
データヒューズと、前記データヒューズと比較するため
のテストヒューズと、前記データヒューズおよびテスト
ヒューズに結合され、前記データヒューズおよびテスト
ヒューズの各々に電流を設定するように作動できる第１
カレントミラーと、前記第１カレントミラーに結合され
た第１および第２トランジスタとを含み、前記データヒ
ューズと前記テストヒューズとを比較するための第２カ
レントミラーとを備え、前記データヒューズからの電流
は前記第１トランジスタに与えられ、前記第２トランジ
スタにおける電流を発生させ、前記第２カレントミラー
の出力は前記テストヒューズからの電流を受けるように
作動でき、前記データヒューズが第１所定状態にある場
合、前記第２カレントミラーの前記出力が第１の所定電
圧値となり、前記データヒューズが第２所定状態にある
場合、第２の所定電圧値となるよう、前記トランジスタ
の容量は所定の比になっており、前記データセルは更に
前記入力バスからの置換データを受けるように作動でき
るフリップフロップと、前記データヒューズに記憶され
たデータおよび前記出力データバスに与えられる前記置
換データから出力値を選択するための回路を含むレジス
タ。

【００３６】（９）前記各データセルは、前記データヒ
ューズの状態をセットするための回路を更に含む、前記
第８項記載のレジスタ。 （１０）前記データヒューズの状態をセットするための
回路を更に含む前記各データセルは、ベース、前記デー
タヒューズに結合されたコレクタおよびエミッタを有す
るトランジスタと、制御信号に応答してベース電流を発
生するための前記トランジスタの前記ベースに結合され
た回路と、前記データヒューズの前記状態を設定するよ
うに、パッドが所定電位にされた際に前記トランジスタ
が導通状態に作動するよう、前記エミッタに結合された
パッドとを備えた、前記第８項記載のレジスタ。 （１１）前記第２カレントミラーの前記トランジスタは
ＮチャンネルのＭＯＳＦＥＴトランジスタを備え、前記
第２トランジスタは前記第１トランジスタの容量の約２
倍となっている、前記第８項記載のレジスタ。

【００３７】（１２）前記第１カレントミラーは、各々
ゲート、ソースおよびドレインを有する第１、第２およ
び第３Ｐチャンネルトランジスタと、カレントミラーヒ
ューズと、抵抗器とを備え、前記第１トランジスタの前
記ソースは前記データヒューズに結合され、前記ドレイ
ンは前記第２カレントミラーの前記第１トランジスタの
ドレインに結合され、前記ゲートは前記第２および第３
トランジスタの各々の前記ゲートに結合されており、前
記第２トランジスタの前記ソースは前記テストヒューズ
に結合され、前記ドレインは前記第２カレントミラーの
前記第２トランジスタのドレインに結合されており、前
記第３トランジスタの前記ソースは前記カレントミラー
ヒューズに結合され、前記ドレインは前記抵抗器に結合
されており、よって、前記第１カレントミラーの前記ヒ
ューズの各々に電流が生じるようになっている、前記第
８項記載のレジスタ。

【００３８】（１３）前記第１カレントミラーは、各々
がゲート、ソースおよびドレインを有する第１および第
２トランジスタと、前記第１カレントミラーのためのバ
イアス電流を発生するための回路とを備え、前記第１ト
ランジスタの前記ソースは前記データヒューズに結合さ
れ、前記ドレインは前記第２カレントミラーの前記第１
トランジスタのドレインに結合され、前記ゲートは前記
第２トランジスタの各々の前記ゲートに結合されてお
り、前記第２トランジスタの前記ソースは前記テストヒ
ューズに結合され、前記ドレインは前記第２カレントミ
ラーの前記第２トランジスタのドレインに結合されてお
り、前記第１カレントミラーの前記ヒューズの各々に電
流が生じるように前記第１および第２トランジスタの各
々の前記ゲートは前記バイアス電流回路に結合されてい
る、前記第８項記載のレジスタ。 （１４）前記データヒューズの状態をセットするための
回路を更に含む前記各データセルは、ベース、前記デー
タヒューズに結合されたコレクタおよびエミッタを有す
るトランジスタと、制御信号に応答してベース電流を発
生するための前記トランジスタの前記ベースに結合され
た回路と、前記データヒューズの前記状態を設定するよ
うに、パッドが所定電位にされた際に前記トランジスタ
が導通状態に作動するよう、前記エミッタに結合された
パッドとを備えた、前記第８項記載のレジスタ。 （１５）前記フリップフロップの値をクリアするよう
に、前記各データセルに結合されたクリアラインを更に
含む、前記第８項記載のレジスタ。

【００３９】（１６）第１カレントミラーを使用してデ
ータヒューズとテストヒューズにおける電流を設定し、
データヒューズからの電流を第１トランジスタに与え、
第２トランジスタにおける電流を設定し、第２カレント
ミラーの出力がテストヒューズからの電流を受けるよう
に作動し、トランジスタの容量は所定の比になってい
る、第１カレントミラーに結合された第１および第２ト
ランジスタから成る第２カレントミラーにおいて、デー
タヒューズの状態とテストヒューズとの状態とを比較
し、データヒューズが第１の所定状態にある場合、第２
カレントミラーの出力に第１の所定の出力電圧を発生
し、データヒューズが第２の所定の状態にある場合、第
２のカレントミラーの出力に第２の所定の出力電圧を発
生することを備えた、データを記憶および検索するため
の方法。 （１７）所定のデータ値を示すよう、データヒューズの
状態をセットする工程とを更に含む、前記第１６項記載
の方法。 （１８）トランジスタのベースに結合された抵抗器に第
１の所定電圧を印加し、トランジスタがデータフューズ
に所定の電流を設定するよう作動できるようトランジス
タのエミッターに第２の所定の電圧を印加することを備
えた、所定のデータ値を示すよう、データヒューズの状
態をセットすることを更に含む、前記第１６項記載の方
法。 （１９）フリップフロップで置換データを受け、データ
フューズに記憶されたデータおよび置換データから出力
値を選択することを更に含む請求項第１６項記載の方
法。 （２０）アナログ信号をトリムするよう出力電圧を発生
することをさらに含む前記第１６項記載の方法。

【００４０】（２１）データを記憶し、検索するための
回路（１０）が提供される。回路（１０）は、データフ
ューズ（２０）にデータを記憶する。記憶および検出回
路（１２）を使用して、データフューズとテストフュー
ズとを比較することにより記憶データ値を設定できる。
データフューズの値は、フューズセット回路（１４）に
よってセットでき、更にフリップフロップ（１６）と出
力論理回路（１８）を使用してデータフューズ（２０）
に対し、値を置換できる。

【図面の簡単な説明】

【図１】本発明に原理に従って製造された、データを記
憶し、検索するための回路を示す。

【図２】本発明の原理に従って製造された、図１の複数
のデータ記憶および検索回路を内蔵するレジスタを示
す。

【符号の説明】

１４ ヒューズセット回路 １６ フリップフロップ １８ 論理出力回路 ２０ データヒューズ ２２ テストヒューズ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データヒューズの状態によって示された
   データ値を記憶するためのデータヒューズと、 前記データヒューズと比較するためのテストヒューズ
   と、 前記データヒューズおよびテストヒューズに結合されて
   おり、これらデータヒューズおよびテストヒューズの各
   々において電流を設定するように作動する第１カレント
   ミラーと、 前記データヒューズと前記テストヒューズとを比較する
   よう、前記第１カレントミラーに結合された第１および
   第２トランジスタを有する第２カレントミラーとを備
   え、 前記データヒューズからの電流は前記第２トランジスタ
   内の電流を設定するように、前記第１トランジスタに与
   えられ、前記第２カレントミラーの出力は、前記テスト
   ヒューズからの電流を受けるように作動し、前記トラン
   ジスタの容量は前記データヒューズが第１の所定状態に
   なっている場合、前記第２カレントミラーの前記出力が
   第１の所定の電圧値となり、前記データヒューズが第２
   の所定状態になっている場合、前記出力が第２の所定電
   圧値となるように備えた、データを記憶および検索する
   ための回路。
2. 【請求項２】 第１カレントミラーを使用してデータヒ
   ューズとテストヒューズにおける電流を設定し、 データヒューズからの電流を第１トランジスタに与え、
   第２トランジスタにおける電流を設定し、第２カレント
   ミラーの出力がテストヒューズからの電流を受けるよう
   に作動し、トランジスタの容量は所定の比になっている
   第１カレントミラーに結合された第１および第２トラン
   ジスタから成る第２カレントミラーにおいて、データヒ
   ューズの状態とテストヒューズとの状態とを比較し、 データヒューズが第１の所定状態にある場合、第２カレ
   ントミラーの出力に第１の所定の出力電圧を発生し、 データヒューズが第２の所定の状態にある場合、第２の
   カレントミラーの出力に第２の所定の出力電圧を発生す
   ることを備えた、データを記憶および検索するための方
   法。