WO2005015567A1 - Nichtflüchtiges speicherelement mit erhöhter datensicherheit - Google Patents

Nichtflüchtiges speicherelement mit erhöhter datensicherheit Download PDF

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WO2005015567A1
WO2005015567A1 PCT/DE2004/001437 DE2004001437W WO2005015567A1 WO 2005015567 A1 WO2005015567 A1 WO 2005015567A1 DE 2004001437 W DE2004001437 W DE 2004001437W WO 2005015567 A1 WO2005015567 A1 WO 2005015567A1
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memory cell
partial
memory
reading device
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PCT/DE2004/001437
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Thomas Zettler
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Infineon Technologies Ag
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    • G—PHYSICS
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Definitions

  • the present invention relates to a memory element for the non-volatile storage of at least one date.
  • Non-volatile storage of data or states is often required in integrated semiconductor circuits.
  • Non-volatile memories are particularly suitable for holding small to medium amounts of data, such as redundancy data, data keys and self-test results. These can thus be repeatedly made available to the user.
  • Non-volatile memory elements include electrically programmable read-only memories, so-called electrical programmable read- only memory or EPROM, and flash memory with floating gate technologies. Ferro-electrical and magnetic read-write memories are also known. These memories have the disadvantage in common that complex process steps are required during their production, which lead to higher product costs to lead.
  • non-volatile memories In another form of non-volatile memories, separable conductor tracks are used in the integrated semiconductor circuit, so-called “fuses”. Separate devices, such as laser cutters or means for generating high currents, are required for writing to such memories. It is therefore not always possible for the users of such memories - lent to write to the memory yourself. which can be a disadvantage when using such memories in mobile systems.
  • the present invention is based on the problem of providing an inexpensive storage element or a storage element arrangement which, in a simple and reliable manner, enables non-volatile storage of data.
  • the non-volatile memory element for storing at least one datum has at least one first memory cell that can be written to and read from with a first partial date and has a first characteristic that can be irreversibly changed depending on the first partial date, and a second memory cell that can be written to and read from with a second partial date and has one that depends on the second Partial date electrically irreversibly changeable second characteristic, and a reading device coupled to the first memory cell and the second memory cell, the memory element being set up in such a way that the first part date and the second part date are each determined as a function of the date, and wherein the reading device is set up in this way is that it determines the stored date from a comparison of the first partial date with the second partial date.
  • a basic idea of the invention is to save the date redundantly.
  • the first partial date is stored in the memory element in the first memory cell and the second partial date is stored in the second memory cell by irreversibly changing the electrically changeable characteristic of the first memory cell or the second memory cell.
  • Such a characteristic can be a physically measurable parameter, the value of which is irreversibly changed depending on the respective partial date. This can be done by degrading a physical quantity such as conductivity.
  • the invention is thus also based on the use of irreversible degradation processes in the memory circuit, more precisely in the first memory cell and / or in the second memory cell.
  • the first partial date and the second partial date are determined depending on the date to be saved.
  • the value of the first partial date and the second partial date can correspond to the date to be stored.
  • the first partial date and / or the second partial date can also correspond to the complementary value of the date to be stored.
  • the storage element arrangement has a multiplicity of storage elements according to the invention with a selection device coupled to the multiplicity of storage elements, which is set up in such a way that a date can be selectively stored in a storage element selected from the multiplicity of storage elements or can be read out therefrom.
  • Another basic idea of the present invention is therefore a memory element arrangement of a large number of the non-volatile memory elements already mentioned.
  • a plurality of data can be stored in a respective storage element by means of the selection device.
  • one bit is stored in each memory element. Larger amounts of data can thus be stored in an advantageous manner.
  • the memory element arrangement can be implemented in an arrangement of several components, for example by designing each memory element and the control device in a separate component.
  • the memory element arrangement can also be implemented in a single semiconductor circuit, which can advantageously be produced with the aid of a submicron CMOS process.
  • the second partial date is the complementary value of the first partial date.
  • the reading device is set up in such a way that the stored date is determined from the difference between the first partial date and the second partial date. It is particularly advantageous here that the first and the second partial dates are stored by different states of the changeable characteristic. Faults or undesirable external influences therefore have a varying degree of influence on the stored partial data.
  • the reading device for determining the date from the first partial date and the second partial date is preferably designed in the form of a difference amplifier. This design allows an inexpensive and simple implementation.
  • the first characteristic and / or the second characteristic is the conductivity of a resistance element.
  • the conductivity can be irreversibly changed by influencing the charge carrier zone depending on a partial date to be stored.
  • Such influencing of the charge carrier zone can be caused, for example, by hot carrier effects.
  • An advantage of this arrangement is that it can be easily produced in a common semiconductor process, such as in CMOS.
  • the resistance element comprises an electrically severable conductor track, a so-called fuse track, which can be destroyed depending on a partial date to be saved. This destruction usually happens through electromigration. Another cause can be melting of the fuse track due to thermal effects of an electric current. The clearly measurable difference between the resistance values before and after saving a partial date is advantageous here. If a fuse link is cut, its conductivity drops to zero.
  • the first memory cell and / or the second memory cell each have at least one transistor. Depending on a partial date to be stored, a saturation current of the transistor can be degraded. This degradation of the saturation current occurs through hot carrier effects on the gate oxide of the transistor.
  • the charge carrier channel of the transistor is thus influenced in such a way that the charge carrier flow is limited.
  • a current preferably flows through the resistance element in a different direction during a write process than during a read process. Due to the asymmetry of the damage, the distribution of an electric field in the transistor will also be asymmetrical. This increases the degradation of the saturation current which flows when the stored value is read out in the opposite direction to the current when the date is written. The reason for this effect is based on the effective shielding of the charge carrier channel in the transistor due to damage to the gate oxide and the lack of support for the channel flow in the area of damage due to the additional field of the drain connection. The degradation is thus particularly pronounced when the current which damages the gate oxide flows in a different direction than the current when measuring the saturation current.
  • the storage element according to the invention has a register coupled to the reading device for storing the date determined by the reading device.
  • a data output of the reading device is fed to the input of a register. The number of accesses to the
  • Memory cell reduced to a minimum.
  • the data only have to be transferred from the memory cell into the register if there is no corresponding value there. Due to the small number of accesses to the memory cell, further degradation thereof can be prevented as far as possible.
  • the first memory cell and / or the second memory cell have a switching element which, depending on an activation signal supplied to the switching element, prevents or permits a current flow through the respective memory cell. This can also prevent unnecessary influencing or degradation of the changeable characteristic.
  • a current advantageously only flows when a partial date is written into the respective memory cell or when the date is determined by the reading device.
  • the plurality of memory elements have a common reading device, so that in an embodiment as an integrated semiconductor circuit, unnecessary and costly chip area can be saved.
  • 1 is a memory element according to a first embodiment of the invention, in which the degradation of the saturation current of a transistor is used to store data
  • FIG. 2 shows a memory element according to a second exemplary embodiment of the invention, in which the degradation of the saturation current of a transistor is used to store data
  • FIG. 3 shows the execution of a write and read operation in a memory element according to FIG. 2 and Fig. 4 shows a memory element according to a third embodiment of the invention, which has severable fuses.
  • FIG. 1 shows the circuit structure of a memory element in which the degradation of the saturation current of a transistor is used to store data.
  • the memory element has a first memory cell group 101 (shown in dotted lines), each of which has a first memory cell 103 (shown in dashed lines) with a first signal connection 105 and a second memory cell 104 (shown in dashed lines) with a second signal connection 107.
  • a second memory cell group 102 is shown as a circuit block with a first signal connection 106 and a second signal connection 108. Their internal structure is equivalent to that of the memory cell group 101. Any number of additional further memory cell groups, each with any number of transistors, can be provided in the memory cells.
  • the first memory cell 103 and the second memory cell 104 each contain a plurality of transistors 110, 111, 112 and 113, 114, 115, the source-drain paths of which are connected in series.
  • a respective signal path via the series connection of this source-drain path in the first memory cell 103 or in the second memory cell 104 connects the first signal connection 105 to a control connection 125.
  • the gates of the transistors 110, 111, 112 and 113, 114, 115 receive via a cell selection line
  • Access control signal from an access control output of a decoder 109 is assigned to the memory cell group 101, 102.
  • the decoder 109 additionally has a first input for an activation signal 116 and a parallel input for an address signal 117.
  • a data input 118 for a data signal to be stored is connected via an inverter 119 to the input of a first tristate driver 120 and directly to the input of a second tristate driver 121.
  • the first tristate driver 120 and the second tristate driver 121 are blocked or opened via a status control signal provided at a respective blocking input.
  • the status control signal is introduced into the switching element via a status control input 122 and is also routed to the gate connection of a first PMOS transistor 123 and to the gate connection of a second PMOS transistor 124 and to the control connection 125.
  • a respective source connection of the PMOS transistors 123, 124 is fed from a constant voltage source 126 with an applied voltage V-QJJ.
  • a first data line 127 connects an output of the first tristate driver 120 with a drain connection of the first PMOS transistor 123 to the first signal connection 105, 106 and to a first voltage input of a differential amplifier 129.
  • a second data line 128 connects an output of the second tristate driver 121 to a drain connection of the second PMOS transistor 124, to the second signal connection 107, 108 and to a second voltage input of the differential amplifier 129.
  • An output data signal is provided at a voltage output 130 of the differential amplifier 129
  • Signal input of a multiplexer 131 is performed.
  • the multiplexer 131 has two signal outputs, each of which is connected to a data input of two registers 132, 133 set up as a D flip-flop.
  • the output data signal provided at the signal input of the multiplexer 131 is switched in dependence on activation signals which are input at the control input of the multiplexer 131.
  • the control inputs are each connected to an access control signal output of decoder 109.
  • the functioning of the memory element shown in FIG. 1 is based on special properties of MOSFET transistors. These are subject to a degradation of the saturation current during their operation. The degradation is particularly pronounced if the electrical current when writing to the memory element has a different direction or a different sign than the electrical current which flows through the memory cell when a stored data item is read out. This phenomenon is related to the asymmetrical damage to the transistor in its drain region. An additional amplification of the effect is obtained by the series connection of transistors 110, 111, 112 or 113, 114, 115 in the first memory cell 103 or in the second memory cell 104 shown in FIG. 1.
  • each memory cell 103 comprises , 104 three transistors 110, 111, 112 or 113, 114, 115. It is also possible to use more or fewer transistors per memory cell 103, 104.
  • the first memory cell 103 and the second memory cell 104 increase the sensitivity of the system.
  • the data stored in the memory cells 103, 104 is evaluated differentially by means of the differential amplifier 129.
  • the cell selection lines are driven by the decoder 109, which, based on address information from the address signal 117, sets an access control signal on one of the cell selection lines to the value logic "1", provided the activation signal 116 also has a value logic "1".
  • the decoder 109 which, based on address information from the address signal 117, sets an access control signal on one of the cell selection lines to the value logic "1", provided the activation signal 116 also has a value logic "1".
  • a voltage pulse is additionally defined for a simpler representation.
  • a 0-1-0 pulse is a temporal pulse in which an electrical connection initially has a zero potential, which is switched over to the voltage VJJD for a certain period of time. Accordingly, a 1-0-1 pulse on an electrical connection is an applied potential VT I , which is switched over to a zero potential for a certain period of time. The duration and thus the length of the pulse result from the desired effect and can have a different length.
  • a memory cell group 101, 102 Due to the potential present on the cell selection line, there are electrical potentials in a memory cell group 101, 102 at the gate connections of the transistors 110, 111, 112 and 113, 114, 115 such that the charge carrier channels of the respective source-drain paths are open. A current can thus flow through them. The respective memory cell group 101, 102 is thus activated. At the same time, the multiplexer 131 switches the signal path from the voltage output 130 to a register 132, 133 assigned to the memory cell group 101, 102 on the basis of the access control signal.
  • the data signal to be stored is provided at data input 118.
  • a switching state is set by the state control signal being set to the value logic "1". This activates the first tristate driver 120 and second tristate driver 121 and blocks the first PMOS transistor 123 and the second PMOS transistor 123
  • the data input 118 is thus connected to the first signal connection 105, 106 and the second signal connection 107, 108 connected.
  • the complement of the data signal to be stored is present at a first signal connection 105, 106, while the value of the data signal to be stored is present at the second signal connection 107, 108.
  • the value is logically "1" in the channel connection 125.
  • a 0-1-0 pulse is provided as the activation signal 116 to impress the date to be stored into the memory cell group 101, 102. This activates the memory cell group 101, 102 and by means of the a current flows through the first memory cell 103 or through the second memory cell 104, which degrades the saturation current of the transistors 110, 111, 112 or 113, 114, 115.
  • the length of the 0-1-0 pulse of the activation signal 116 is selected accordingly to achieve measurable degradation.
  • a read state is set by setting the state control signal to the value logic "0". This blocks the two tristate drivers 120, 121, while the first PMOS transistor 123 and second PMOS transistor 124 are open Signal connection 105, 106, as well as on the second signal connection 107, 108, the value is logically "1", while on the channel connection 125 the value is logically "0". If the activation signal now receives a value of logic "1", these are Gate connections of transistors 110, 111, 112 and 113, 114, 115 of first memory cell 103 and second memory cell 104 in selected memory cell group 101, 102 are opened.
  • a current can flow that is limited by the saturation current.
  • the voltage at the first signal connection 105, 106 and the second signal connection 107, 108 drops in accordance with the respective saturation current and the resulting conductivity of the first memory cell 103 and the second memory cell 104.
  • a voltage difference between the first signal connection 105, 106 and the second signal connection 107, 108 is over discovered the differential amplifier 129 and stored it as a value via the multiplier 131 in one of the registers 132, 133. As long as the registers 132, 133 are supplied with a supply voltage, the data stored from the memory cell group 101, 102 can be provided by the registers 132, 133.
  • FIG. 2 shows a second embodiment of the memory element, which differs from FIG. 1 in that it uses a sense amplifier 201 (shown with dots).
  • the memory cell groups 101, 102 are constructed as in FIG. 1 and are likewise activated via an access control output of a decoder 109.
  • FIG. 2 also differs from FIG. 1 in that the tristate drivers 120, 121 are activated by a tristate control signal 202.
  • the control connection 125 is connected to a control input 200.
  • the first signal connection 105, 106 is connected to a line 127 of the sense amplifier 201 and the second signal connection 107, 108 is connected to the second line 128 of the sense amplifier 201.
  • the potentials on the first line 127 and the second line 128 can be equalized via a transistor 203.
  • transistor 203 is switched or blocked via a compensation signal input 204.
  • first line 127 and the second line 128 are coupled to one another via an NMOS latch 210 (shown in broken lines) and a PMOS latch 220 (shown in broken lines).
  • the sense amplifier 201 provides the stored data or the complement to it.
  • the NMOS latch 210 has a feedback transistor stage consisting of two NMOS transistors 211, 212.
  • the gate connection is one of the NMOS transistors 211, 212 with each the sources of the other NMOS transistor 211, 212 connected.
  • the source terminal of the one NMOS transistor 211 is connected to the first line 127, while the source terminal of the other NMOS transistor 212 is connected to the second line 128.
  • the drain connections of both NMOS transistors 211, 212 are coupled to a switching transistor 213, which switches them through as a function of a voltage signal to a first supply input 214 to a zero potential.
  • the PMOS latch 220 is constructed in an analogous manner from a feedback transistor stage, which comprises two PMOS transistors 221, 222. Their source connections are coupled to a supply voltage VJD via the source-drain path of a further switching transistor 223. The further switching transistor 223 switches as a function of a voltage signal, which is made available to it via an inverter 225 to a second supply input 224.
  • FIG. 3 shows the execution of a write and read process in a memory element according to the embodiment in FIG. 2.
  • the signal at the control input 200 is first set to the value logic "1".
  • the value is logically "0". The sense amplifier 201 is therefore not activated.
  • a memory cell group 101, 102 is described by being selected via an address signal 117 and being activated by the activation signal 116 by means of a 0-1-0 pulse.
  • the tristate drivers 120, 121 are briefly opened by a 1-0-1 pulse of the tristate control signal 202, so that a poten- tial on the first signal connection 105, 106 and on the second signal connection 107, 108 tial is present, which corresponds to the value of the date at the data input 118 or its complement.
  • the date and its complement are impressed into the selected memory cell group 101, 102 by an irreversible change in the saturation currents of the transistors 110, 111, 112 or 113, 114, 115.
  • a 1-0-1 pulse of the tristate control signal 202 assigns the first line 127 and the second line 128 a value of 0 and 1, respectively, by briefly establishing a conductive connection with the data input. Then the potentials on the first line 127 and the second line 128 are equalized by a 0-1-0 pulse at the compensation signal input 204, so that a potential V- QQ - / 2 is present on both.
  • the data stored in the selected memory cell group 101, 102 is then read out by simultaneously providing a 0-1-0 pulse at the activation input 116 as well as at the first supply input 214 and at the second supply input 224.
  • FIG. 4 shows the circuit structure of a memory element which has fuses that can be cut through.
  • the circuit distinguishes 1 in another embodiment of the first memory cells 103 and the second memory cell 104 and in that the control connection 125 is set to a zero potential.
  • the first memory cell 103 and the second memory cell 104 each comprise an activation transistor 403, 404, the source-drain path of which couples the first or second signal connection 105, 106, 107, 108 to a thin conductor track (fuse) 401, 402.
  • the gates of the activation transistors 403, 404 are connected to the access control output of the decoder 109.
  • a write and read process takes place in accordance with the sequence described in FIG. 1.
  • One through the thin conductor track is

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Abstract

Nichtflüchtiges Speicherelement zum Speichern mindestens eines Datums weist mindestens eine mit einem ersten Teildatum beschreibbaren und auslesbaren ersten Speicherzelle (103) mit einem in Abhängigkeit des ersten Teildatums elektrisch irreversibel veränderbares erstes Charakteristikum, mindestens eine mit einem zweiten Teildatum beschreibbaren und auslesbaren zweiten Speicherzelle (104) mit einem in Abhängigkeit des zweiten Teildatums elektrisch irreversibel veränderbares zweiten Charakteristikum aufweist und eine mit der ersten Speicherzelle (103) und der zweiten Speicherzelle (104) gekoppelten Lesevorrichtung (129, 201) auf. Das Speicherelement ist derart eingerichtet, dass das erste Teildatum und das zweite Teildatum jeweils in Abhängigkeit des Datums bestimmt sind. Die Lesevorrichtung (129, 201) ist derart eingerichtet, dass sie aus einem Vergleich des ersten Teildatums mit dem zweiten Teildatum das gespeicherte Datum ermittelt.

Description

Beschreibung
NICHTFLÜCHTIGES SPEICHERELEMENT MIT ERHÖHTER DATENSICHERHEIT
Die vorliegende Erfindung betrifft ein Speicherelement zum nichtflüchtigen Speichern mindestens eines Datums.
In integrierten Halbleiterschaltungen ist häufig das nichtflüchtige Speichern von Daten oder Zuständen erforderlich. Nichtflüchtige Speicher sind insbesondere dazu geeignet, kleine bis mittlere Datenmengen, wie beispielsweise Redundanzdaten, Datenschlüssel und Selbsttestergebnisse, aufzunehmen. Diese können damit dem Nutzer wiederholt zur Verfügung gestellt werden.
Dem Fachmann sind eine Reihe von nichtflüchtigen Speicherelementen bekannt. Beispielhaft dafür sei das Lehrbuch „Mikroelektronische Speicher" von Dietrich Rhein und Heinz Freitag, ISBN 3 211 82354 3, insbesondere Seite 105 bis 108 und Seite 122 bis 127 genannt. Zu den nichtflüchtigen Speichern zählen elektrisch programmierbare Festwertspeicher, sogenannte elec- trical programmable read-only memory oder EPROM, und Flash- Speicher mit Floating Gate Technologien. Es sind auch ferro- elektrische und magnetische Schreib-Lese-Speicher bekannt. Diese Speicher weisen gemeinsam den Nachteil auf, dass bei ihrer Herstellung aufwendige Prozessschritte nötig sind, die zu höheren Produktkosten führen.
In einer anderen Form von nichtflüchtigen Speichern werden durchtrennbare Leiterbahnen in der integrierten Halbleiterschaltung, sogenannte „Fuses" verwendet. Zum Beschreiben solcher Speicher sind gesonderte Geräte, wie beispielsweise Lasercutter oder Mittel zum Erzeugen hoher Ströme erforderlich. Damit ist es den Nutzern solcher Speicher nicht immer mög- lieh, selber den Speicher zu beschreiben. Dies kann insbeson- dere bei einer Verwendung solcher Speicher in mobilen Systemen ein Nachteil sein.
Darüber hinaus besteht bei durchtrennbaren Fuses die Gefahr, dass getrennte Verbindungen während des Betriebes zumindest teilweise wieder zusammenwachsen. Dadurch können in den Speicher hinterlegte Daten verfälscht werden, ohne dass es der Nutzer bemerken könnte.
Der vorliegenden Erfindung liegt das Problem zugrunde, ein kostengünstiges Speicherelement bzw. , eine Speicherelementeanordnung bereitzustellen, welches bzw. welche auf einfache und zuverlässige Weise ein nichtflüchtiges Speichern von Daten ermöglicht.
Das Problem wird durch das nichtflüchtige Speicherelement und die Speicherelementeanordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Das nichtflüchtige Speicherelement zum Speichern mindestens eines Datums weist mindestens eine mit einem ersten Teildatum beschreibbare und auslesbare erste Speicherzelle mit einem in Abhängigkeit des ersten Teildatums elektrisch irreversibel veränderbares erstes Charakteristikum, sowie eine mit einem zweiten Teildatum beschreibbare und auslesbare zweite Speicherzelle mit einem in Abhängigkeit des zweiten Teildatums elektrisch irreversibel veränderbares zweiten Charakteristikum, und eine mit der ersten Speicherzelle und der zweiten Speicherzelle gekoppelten Lesevorrichtung auf, wobei das Speicherelement derart eingerichtet ist, dass das erste Teildatum und das zweite Teildatum jeweils in Abhängigkeit des Datums bestimmt sind, und wobei die Lesevorrichtung derart eingerichtet ist, dass sie aus einem Vergleich des ersten Teildatums mit dem zweiten Teildatum das gespeicherte Datum ermittelt. Eine grundlegende Idee der Erfindung besteht in einem redundanten Speichern des Datums. In dem Speicherelement werden in der ersten Speicherzelle das erste Teildatum und in der zwei- ten Speicherzelle das zweite Teildatum hinterlegt, indem das elektrisch veränderbares Charakteristikum der ersten Speicherzelle bzw. der zweiten Speicherzelle irreversibel verändert wird. Ein solches Charakteristikum kann ein physikalisch messbarer Parameter sein, dessen Wert in Abhängigkeit des je- weiligen Teildatums irreversibel geändert wird. Dies kann durch eine Degradation einer physikalischen Größe wie beispielsweise einer Leitfähigkeit geschehen. Anschaulich ausgedrückt beruht die Erfindung damit auch auf der Ausnutzung irreversibler Degradationsvorgänge in der Speicherschaltung, genauer in der ersten Speicherzelle und/oder in der zweiten Speicherzelle .
Das erste Teildatum sowie das zweite Teildatum sind in Abhängigkeit des zu speichernden Datums festgelegt. Beispielsweise können das erste Teildatum und das zweite Teildatum in ihrem Wert dem zu speichernden Datum entsprechen. Das erste Teildatum und/oder das zweite Teildatum können aber auch dem komplementären Wert des zu speichernden Datums entsprechen.
Bei einem Auslesen des Datums aus dem Speicherelement wird dieses durch eine Lesevorrichtung aus einem Vergleich des ersten Teildatums und des zweiten Teildatums ermittelt.
Vorteilhafterweise wird durch diese Anordnung ein sicheres Auslesen des in dem Speicherelement gespeicherten Datums gewährleistet. Sollte beispielsweise durch unkontrollierbare physikalische Prozesse das erste Teildatum nicht mehr zuverlässig ermittelbar sein, dann sorgt der Vergleich mit dem zweiten Teildatum für eine sichere Angabe des gespeicherten Datums . Die Speicherelementeanordnung weist eine Vielzahl von erfin- dungsgemäßen Speicherelementen mit einer mit der Vielzahl der Speicherelementen gekoppelten Auswahleinrichtung auf, die derart eingerichtet ist, dass selektiv ein Datum in einem aus der Vielzahl der Speicherelemente ausgewähltem Speicherelement speicherbar bzw. aus diesem auslesbar ist.
Damit besteht ein weiterer Grundgedanke der vorliegenden Er- findung in einer Speicherelementeanordnung einer Vielzahl der bereits genannten nichtflüchtigen Speicherelemente. Durch die Auswahlvorrichtung können eine Mehrzahl von Daten in einem jeweiligen Speicherelement hinterlegt werden. Im Beispiel eines binären Systems wird so in einem Speicherelement jeweils ein Bit hinterlegt. Es können damit in vorteilhafter Weise größere Datenmengen gespeichert werden.
Es ist möglich, die Speicherelementeanordnung in einer Anordnung aus mehreren Bauteilen zu realisieren, indem beispiels- weise jedes Speicherelement und die Ansteuerungsvorrichtung in einem eigenen Bauteil ausgeführt sind. Allerdings kann die Speicherlementeanordnung auch in einer einzigen Halbleiterschaltung ausgeführt sein, welche in vorteilhafter Weise mit- hilfe eines submikrometer CMOS Prozesses hergestellt sein kann .
Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen .
In einer bevorzugten Weiterbildung ist das zweite Teildatum der komplementäre Wert des ersten Teildatums. Dabei ist die Lesevorrichtung derart eingerichtet, dass das gespeicherte Datum aus der Differenz des ersten Teildatums und des zweiten Teildatums ermittelt wird. Vorteilhaft ist hier insbesondere, dass das erste und das zweite Teildatum durch unterschiedliche Zustände des veränderbaren Charakteristikums hinterlegt sind. Störungen oder unerwünschte äußere Einflüsse haben somit einen verschieden starken Einfluss auf die hinterlegten Teildaten.
Bevorzugterweise ist in dieser Weiterbildung die Lesevorrichtung zum Ermitteln des Datums aus dem ersten Teildatum und dem zweiten Teildatum in Form eines Differenzenverstärkers ausgeführt. Diese Ausführung erlaubt eine kostengünstige und einfache Realisierung.
In einer Ausführungsform der Erfindung ist das erste Charakteristikum und/oder das zweite Charakteristikum die Leitfä- higkeit eines Widerstandselements. Das kann dadurch geschehen, dass die Leitfähigkeit durch eine Beeinflussung der Ladungsträgerzone in Abhängigkeit eines zu speichernden Teildatums irreversibel veränderbar ist. Eine solche Beeinflussung der Ladungsträgerzone kann beispielsweise durch Hot-Carrier- Effekte verursacht werden. Ein Vorteil an dieser Anordnung besteht darin, dass sie ohne weiteres in einem gängigen Halb- leiterprozess, wie beispielsweise in CMOS, hergestellt werden kann .
In einer bevorzugten Weiterbildung umfasst das Widerstandselement eine elektrisch durchtrennbare Leiterbahn, eine so genannte Fusebahn, die in Abhängigkeit eines zu speichernden Teildatums zerstörbar ist. Diese Zerstörung geschieht in aller Regel durch Elektromigration. Eine weitere Ursache kann ein Aufschmelzen der Fusebahn durch thermische Effekte eines elektrischen Stroms sein. Vorteilhaft ist hier der deutlich meεsbare Unterschied zwischen den Widerstandswerten vor und nach Speichern eines Teildatums. Ist eine Fusebahn durchtrennt, so sinkt ihre Leitfähigkeit auf den Wert Null. In einer weiteren Ausführungsform weisen die erste Speicherzelle und/oder die zweite Speicherzelle jeweils mindestens einen Transistor auf. In Abhängigkeit eines zu speichernden Teildatums ist ein Sättigungsstrom des Transistors degradier- bar. Diese Degradation des Sättigungsstroms geschieht durch Hot-Carrier-Effekte am Gateoxid des Transistors. Damit wird der Ladungsträgerkanal des Transistors derart beeinflusst, dass der Ladungsträgerfluss beschränkt ist. Bevorzugterweise fließt während eines Schreibvorganges ein Strom durch das Wi- derstandselement in eine andere Richtung als während eines Lesevorgangs. Durch die Asymmetrie der Schädigung wird im Transistor die Verteilung eines elektrischen Feldes ebenfalls asymmetrisch ausfallen. Dies verstärkt die Degradation des Sättigungsstroms, der bei einem Auslesen des gespeicherten Werts in umgekehrter Richtung zu dem Strom beim Schreiben des Datums fließt. Die Ursache für diesen Effekt beruht auf der effektiven Abschirmung des Ladungsträgerkanals im Transistor durch die Schädigung des Gateoxids und die fehlende Unterstützung des Kanalflusses im Bereich der Schädigung durch das zusätzliche Feld des Drainanschlusses. Damit ist die Degradation besonders ausgeprägt, wenn der Strom, der das Gateoxid schädigt, in eine andere Richtung fließt als der Strom bei einer Messung des Sättigungsstroms.
In einer weiteren bevorzugten Weiterbildung weist das erfindungsgemäße Speicherelement ein an die Lesevorrichtung gekoppeltes Register zur Speicherung des von der Lesevorrichtung ermittelten Datums auf. Dabei wird ein Datenausgang der Lesevorrichtung an den Eingang eines Registers geführt. Vorteil- hafterweise wird dadurch die Anzahl der Zugriffe auf die
Speicherzelle auf ein Minimum reduziert. Die Daten müssen nur dann aus der Speicherzelle in das Register übertragen werden, wenn dort kein entsprechender Wert vorliegt. Durch die geringe Anzahl der Zugriffe auf die Speicherzelle kann eine weite- re Degradation derselben weit möglichst verhindert werden. In einer alternativen Weiterbildung weisen die erste Speicherzelle und/oder die zweite Speicherzelle ein Schaltelement auf, das in Abhängigkeit eines dem Schaltelements zugeführten Aktivierungssignals einen Stromfluss durch die jeweilige Speicherzelle verhindert oder zulässt. Somit kann ebenfalls eine unnötige Beeinflussung oder Degradation des veränderbaren Charakteristikums verhindert werden. Ein Strom fließt vorteilhafterweise nur, wenn ein Teildatum in die jeweilige Speicherzelle geschrieben wird, oder wenn das Datum von der Lesevorrichtung ermittelt wird.
In einer Weiterbildung der Steuerelementeanordnung weisen die Vielzahl der Speicherelemente eine gemeinsame Lesevorrichtung auf, so dass in einer Ausführung als integrierte Halbleiter- Schaltung unnötige und Kosten verursachende Chipfläche gespart werden kann .
Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der Zeichnung näher erläutert.
Dabei zeigen:
Fig. 1 ein Speicherelement gemäß eines ersten Ausführungsbeispiels der Erfindung, bei dem die Degradation des Sättigungsstroms eines Transistors zum Speichern von Daten ausgenutzt wird,
Fig. 2 ein Speicherelement gemäß eines zweiten Ausführungsbeispiels der Erfindung, bei dem die Degrada- tion des Sättigungsstroms eines Transistors zum Speichern von Daten ausgenutzt wird,
Fig. 3 die Durchführung eines Schreibe- und Lesevorgangs in einem Speicherelement gemäß Figur 2 und Fig. 4 ein Speicherelement gemäß eines dritten Ausführungsbeispiels der Erfindung, das durchtrennbare Fuses aufweist.
Figur 1 zeigt den Schaltungsaufbau eines Speicherelements, bei dem die Degradation des Sättigungsstroms eines Transistors zum Speichern von Daten ausgenutzt wird. Das Speicherelement weist eine erste Speicherzellengruppe 101 (gepunktet dargestellt) auf, die jeweils eine erste Speicherzelle 103 (gestrichelt dargestellt) mit einer ersten Signalverbindung 105 und eine zweite Speicherzelle 104 (gestrichelt dargestellt) mit einer zweiten Signalverbindung 107 aufweist. Eine zweite Speicherzellengruppe 102 ist als Schaltungsblock mit einer ersten Signal erbindung 106 und einer zweiten Signal- Verbindung 108 dargestellt. Ihr innerer Aufbau ist äquivalent zu dem der Speicherzellengruppe 101. Es können beliebig viele zusätzliche weitere Speicherzellengruppen mit jeweils einer beliebigen Anzahl von Transistoren in den Speicherzellen vorgesehen sein.
Die erste Speicherzelle 103 bzw. die zweite Speicherzelle 104 beinhaltet jeweils mehrere Transistoren 110, 111, 112 bzw. 113, 114, 115, deren Source-Drain-Strecken in Reihe geschaltet sind. Eine jeweiliger Signalpfad über die Reihenschaltung dieser Source-Drain-Strecke in der ersten Speicherzelle 103 bzw. in der zweiten Speicherzelle 104 verbindet die erste SignalVerbindung 105 mit einer Kontrollverbindung 125.
Die Gateanschlüsse der Transistoren 110, 111, 112 bzw. 113, 114, 115 erhalten über eine Zellenauswahlleitung ein
Zugriffssteuerungssignal aus einem Zugriffssteuerungsausgang eines Dekoders 109. Dabei ist der Speicherzellengruppe 101, 102 ein jeweiliger Zugriffssteuerungsausgang des Dekoders 109 zugeordnet. Der Dekoder 109 weist zusätzlich einen ersten Eingang für ein Aktivierungssignal 116 und einen Parallel- Eingang für ein Adresssignal 117 auf. Ein Dateneingang 118 für ein zu speicherndes Datensignal ist über einen Inverter 119 mit dem Eingang eines ersten Trista- te-Treibers 120 und direkt mit dem Eingang eines zweiten Tristate-Treibers 121 verbunden. Der erste Tristate-Treiber 120 und der zweite Tristate-Treiber 121 werden über ein an einem jeweiligen Sperrungseingang bereitgestelltes Zustands- kontrollsignal gesperrt bzw. geöffnet. Das Zustandskontroll- signal wird in das Schaltelement über einen Zustandskontroll- eingang 122 eingebracht und ebenfalls an den Gateanschluss eines ersten PMOS-Transistors 123 und an den Gateanschluss eines zweiten PMOS-Transistors 124 sowie an die Kontrollverbindung 125 geführt. Ein jeweiliger Sourceanschluss der PMOS- Transistoren 123, 124 wird aus einer Konstant-Spannungsquelle 126 mit einer anliegenden Spannung V-QJJ gespeist.
Eine erste Datenleitung 127 verbindet einen Ausgang des ersten Tristate-Treibers 120 mit einem Drainanschluss des ersten PMOS-Transistors 123 mit der ersten Signalverbindung 105, 106 und mit einem ersten Spannungseingang eines Differenzenverstärkers 129.
Eine zweite Datenleitung 128 verbindet einen Ausgang des zweiten Tristate-Treibers 121 mit einem Drainanschluss des zweiten PMOS-Transistors 124, mit der zweiten Signalverbindung 107, 108 und einem zweiten Spannungseingang des Differenzenverstärkers 129.
An einem Spannungsausgang 130 des Differenzenverstärkers 129 wird ein Ausgangsdatensignal bereitgestellt, das an einen
Signaleingang eines Multiplexers 131 geführt wird. Der Multi- plexer 131 weist zwei Signalausgänge auf, die jeweils mit einem Dateneingang zweier als D-Flip-Flop eingerichteter Register 132, 133 verbunden sind. Das am Signaleingang des Multiplexers 131 bereitgestellte Ausgangsdatensignal wird in Abhängigkeit von Aktivierungssignalen, die am Steuerungseingang des Multiplexers 131 eingegeben werden, geschaltet. Die Steuerungseingänge sind jeweils mit einem Zugriffssteuerungssignalausgang des Dekoders 109 verbunden .
Die Funktionsweise des in Figur 1 dargestellten Speicherelements beruht auf besonderen Eigenschaften von MOSFET- Transistoren. Diese unterliegen im Laufe ihres Betriebes einer Degradation des Sättigungsstroms. Die Degradation ist besonders ausgeprägt, wenn der elektrische Strom beim Beschreiben des Speicherelements eine andere Richtung bzw. ein anderes Vorzeichen hat als der elektrische Strom, der beim Ausle- sen eines gespeicherten Datums durch die Speicherzelle fließt. Dieses Phänomen hängt mit der asymmetrischen Schädigung des Transistors in dessen Draingebiet zusammen. Eine zusätzliche Verstärkung des Effekts erhält man durch die in der Figur 1 dargestellte Reihenschaltung der Transistoren 110, 111, 112 bzw. 113, 114, 115 in der ersten Speicherzelle 103 bzw. in der zweiten Speicherzelle 104. In der vorliegenden Ausführungsform umfasst jede Speicherzelle 103, 104 drei Transistoren 110, 111, 112 bzw. 113, 114, 115. Es ist genauso möglich, mehr oder weniger Transistoren pro Speicherzelle 103, 104 zu verwenden. Die erste Speicherzelle 103 und die zweite Speicherzelle 104 erhöhen die Empfindlichkeit des Systems. Die in den Speicherzellen 103, 104 gespeicherten Daten mittels des Differenzenverstärkers 129 differentiell ausgewertet .
Die Zellenauswahlleitungen werden durch den Dekoder 109 angesteuert, die basierend auf einer Adressinformation des Adresssignals 117 ein Zugriffssteuerungssignal auf einer der Zellenauswahlleitungen auf den Wert logisch „1" setzt, sofern das Aktivierungssignal 116 ebenfalls einen Wert logisch „1" aufweist. Für ein besseres Verständnis wird im Folgenden an- genommen, dass der Wert logisch „1" einem Potential VQD und der Wert logisch „0" einem Nullpotential entspricht.
Im Folgenden sei zusätzlich für eine einfachere Darstellung ein Spannungsimpuls definiert. Ein 0-1-0-Impuls ist dabei ein zeitlicher Impuls, bei dem auf einer elektrischen Verbindung zunächst ein Nullpotential anliegt, das während einer bestimmten Zeitdauer auf die Spannung VJJD umgeschaltet wird. Entsprechend ist ein 1-0-1-Impuls auf eine elektrischen Ver- bindung ein anliegendes Potential VT I, das während einer bestimmten Zeitdauer auf ein Nullpotential umgeschaltet wird. Die Zeitdauer und damit die Länge des Impulses ergeben sich aus der jeweils erwünschten Wirkung und können eine unterschiedliche Länge haben.
Durch das auf der Zellenauswahlleitung anliegende Potential liegen in einer Speicherzellengruppe 101, 102 an den Gateanschlüssen der Transistoren 110, 111, 112 bzw. 113, 114, 115 jeweils derartig große elektrische Potentiale, dass die Ladungsträgerkanäle der jeweilige Source-Drain-Strecken geöffnet sind. Es kann somit ein Strom durch diese fließen. Die jeweilige Speicherzellengruppe 101, 102 ist somit aktiviert. Gleichzeitig schaltet der Multiplexer 131 aufgrund des Zugriffssteuerungssignals den Signalpfad vom Spannungsausgang 130 zu einem der Speicherzellengruppe 101, 102 zugeordneten Register 132, 133.
Zum Beschreiben einer Speicherzellengruppe 101, 102 wird diese mittels des Adresssignals 117 ausgewählt. Das zu spei- chernde Datensignal wird am Dateneingang 118 bereitgestellt. Ein Schaltzustand wird eingestellt, indem das Zustandskon- trollsignal auf den Wert logisch „1" gesetzt wird. Dadurch werden der erste Tristate-Treiber 120 und zweite Tristate- Treiber 121 aktiviert und der erste PMOS-Transistor 123 und der zweite PMOS-Transistor 123 gesperrt. Der Dateneingang 118 wird somit mit der ersten Signalverbindung 105, 106 und der zweiten Signalverbindung 107, 108 verbunden. An einer ersten Signalverbindung 105, 106 liegt das Komplement des zu speichernden Datensignals an, während an der zweiten Signalverbindung 107, 108 der Wert des zu speichernden Datensignals anliegt. In der KanalVerbindung 125 liegt der Wert logisch „1" an. Zum Einprägen des zu speichernden Datums in die Speicherzellengruppe 101, 102 wird ein 0-1-0-Impuls als Aktivierungssignal 116 bereitgestellt. Dadurch wird die Speicherzellengruppe 101, 102 aktiviert und durch die erste Speicher- zelle 103 oder durch die zweite Speicherzelle 104 fließt ein Strom, der den Sättigungsstrom der Transistoren 110, 111, 112 bzw. 113, 114, 115 degradiert. Die Länge des 0-1-0-Impulses des Aktivierungssignals 116 wird entsprechend gewählt, um eine messbare Degradation zu erreichen.
Zum Auslesen eines Datums aus einer Speicherzellengruppe 101, 102 wird diese ebenfalls mittels des Adresssignals 117 ausgewählt. Ein Lesezustand wird eingestellt, indem das Zustands- kontrollsignal auf den Wert logisch „0" gesetzt wird. Dadurch werden die beiden Tristate Treiber 120, 121 gesperrt, während der erste PMOS-Transistor 123 und zweite PMOS-Transistor 124 geöffnet sind. An der ersten SignalVerbindung 105, 106, wie auch an der zweiten Signalverbindung 107, 108 liegt der Wert logisch „1" an, während auf der KanalVerbindung 125 der Wert logisch „0" anliegt. Erhält nun das Aktivierungssignal einen Wert logisch „1", so sind die Gateanschlüsse der Transistoren 110, 111, 112 bzw. 113, 114, 115 der ersten Speicherzelle 103 und der zweiten Speicherzelle 104 in der ausgewählten Speicherzellengruppe 101, 102 geöffnet. Es kann ein Strom flie- ßen, der durch den Sättigungsstrom begrenzt ist. Entsprechend des jeweiligen Sättigungsstroms und der damit gegebenen Leitfähigkeit der ersten Speicherzelle 103 und der zweiten Speicherzelle 104 fällt die Spannung an der ersten Signalverbindung 105, 106 und der zweiten Signalverbindung 107, 108 ab. Ein Spannungsunterschied zwischen der ersten SignalVerbindung 105, 106 und der zweiten Signalverbindung 107, 108 wird über den Differenzenverstärker 129 entdeckt und über den Multiple- xer 131 in einen der Register 132, 133 als Wert niedergelegt. Solange die Register 132, 133 mit einer VersorgungsSpannung versorgt sind, kann das aus der Speieherzellengruppe 101, 102 hinterlegte Datum durch das Register 132, 133 bereitgestellt werden.
In Figur 2 ist eine zweite Ausführungsform des Speicherelements dargestellt, die sich von der Figur 1 durch die Verwen- düng eines Leseverstärkers 201 (gepunktet dargestellt) unterscheidet. Die Speicherzellengruppen 101, 102 sind wie in Figur 1 aufgebaut und werden gleichfalls über einen Zugriffssteuerungsausgang eines Dekoders 109 aktiviert. Figur 2 unterscheidet sich von Figur 1 ebenfalls darin, dass die Tristate-Treiber 120, 121 durch ein Tristate-Steuerungssignal 202 aktiviert werden. Die Kontrollverbindung 125 ist dagegen mit einem Steuerungseingang 200 verbunden.
Die erste Signalverbindung 105, 106 ist mit einer Leitung 127 des Leseverstärkers 201 und die zweite Signalverbindung 107, 108 ist mit der zweiten Leitung 128 des Leseverstärkers 201 verbunden. Die Potentiale auf der ersten Leitung 127 und der zweiten Leitung 128 können über einen Transistor 203 ausgeglichen werden. Der Transistor 203 wird dazu über einen Aus- gleichssignaleingang 204 geschaltet bzw. gesperrt.
Weiterhin sind die erste Leitung 127 und die zweite Leitung 128 über ein NMOS-Latch 210 (gestrichelt dargestellt) und ein PMOS-Latch 220 (gestrichelt dargestellt) miteinander gekop- pelt. An einem ersten Ausgang 205 und am zweiten Ausgang 2-06 stellt der Leseverstärker 201 das gespeicherte Datum bzw. das Komplement dazu bereit.
Das NMOS-Latch 210 weist eine rückgekoppelte Transistorstufe aus zwei NMOS-Transistoren 211, 212 auf. Dabei ist der Gateanschluss jeweils eines der NMOS-Transistoren 211, 212 mit den Sourceanschlüssen des jeweils anderen NMOS-Transistors 211, 212 verbunden. Der Sourceanschluss des einen NMOS- Transistors 211 ist an die erste Leitung 127 geschaltet, während der Sourceanschluss des anderen NMOS-Transistors 212 an die zweite Leitung 128 geschaltet ist. Die Drainschlüsse beider NMOS-Transistoren 211, 212 sind an einen Schalttransistor 213 gekoppelt, der diese in Abhängigkeit eines Spannungssignals an einen ersten Versorgungseingang 214 an ein Nullpotential durchschaltet.
Das PMOS-Latch 220 ist in analoger Weise aus einer rückgekoppelten Transistorstufe aufgebaut, die zwei PMOS-Transistoren 221, 222 umfasst. Deren Sourceanschlüsse sind über die Sour- ce-Drain-Strecke eines weiteren Schalttransistors 223 an eine VersorgungsSpannung VJD gekoppelt. Der weitere Schalttransis- tor 223 schaltet in Abhängigkeit eines Spannungssignals, das ihm über einen Inverter 225 an einen zweiten Versorgungseingang 224 bereitgestellt wird.
Figur 3 zeigt die Durchführung eines Schreibe- und Lesevorgangs in einem Speicherelement gemäß der Ausführungsform in Figur 2. Beim Schreibevorgang wird zunächst das Signal am Steuerungseingang 200 auf den Wert logisch „1" gesetzt. An dem ersten Versorgungseingang 214 und dem zweiten Versor- gungseingang 224 sowie am Ausgleichssignaleingang 204 liegt der Wert logisch „0" an. Der Leseverstärker 201 ist damit nicht aktiviert.
Eine Speicherzellengruppe 101, 102 wird beschrieben, indem sie über ein Adresssignal 117 ausgewählt wird und durch das Aktivierungssignal 116 mittels eines 0-1-0-Impulses aktiviert wird. Gleichzeitig werden die Tristate-Treiber 120, 121 durch einen 1-0-1-Impuls des Tristate-Steuerungssignals 202 kurzzeitig geöffnet, so dass an der ersten Signalverbindung 105, 106 und auf der zweiten Signalverbindung 107, 108 ein Poten- tial anliegt, das dem Wert des am Dateneingang 118 anliegenden Datums bzw. seinem Komplement entspricht.
Während des Schreibvorgangs wird in die ausgewählte Speicher- zellengruppe 101, 102 das Datum und dessen Komplement durch eine irreversible Änderung der Sättigungsströme der Transistoren 110, 111, 112 bzw. 113, 114, 115 eingeprägt.
Zum Auslesen des in einer Speicherzellengruppe 101, 102 ent- haltenen Datums wird dieses mittels des Adresssignals 117 ausgewählt. Das Potential am Steuerungseingang 200 wird auf den Wert logisch „0" gesetzt. An dem ersten Versorgungseingang 214 und dem zweiten Versorgungseingang 224 liegt zunächst ebenso wie am Ausgleichssignaleingang 204 ein Potenti- al mit dem Wert logisch „0" an. Am Dateneingang wird ein beliebiges Signal mit einem gültigen Wert logisch „0" oder logisch „1" bereitgestellt.
Durch einen 1-0-1-Impuls des Tristate-Steuerungssignals 202 werden die erste Leitung 127 und die zweite Leitung 128 mit einem Wert 0 bzw. 1 belegt, indem kurzfristig eine leitende Verbindung mit dem Dateneingang hergestellt wird. Danach werden die Potentiale auf der ersten Leitung 127 und der zweiten Leitung 128 durch einen 0-1-0-Impuls am Ausgleichssignalein- gang 204 ausgeglichen, so dass auf beiden ein Potential V-QQ- / 2 anliegt .
Anschließend wird das in der ausgewählten Speicherzellengruppe 101, 102 hinterlegte Datum ausgelesen, indem gleichzeitig ein 0-1-0-Impuls am Aktivierungseingang 116 sowie am ersten Versorgungseingang 214 und am zweiten Versorgungseingang 224 bereitgestellt wird.
Figur 4 zeigt den Schaltungsaufbau eines Speicherelements, das durchtrennbare Fuses aufweist. Die Schaltung unterschei- det sich von Figur 1 in einer anderen Ausführung der ersten Speicherzellen 103 und der zweiten Speicherzelle 104 sowie darin, dass die Kontrollverbindung 125 auf ein Nullpotential gesetzt ist.
Die erste Speicherzelle 103 und die zweite Speicherzelle 104 umfassen jeweils einen Aktivierungstransistor 403, 404, dessen Source-Drain-Strecke die erste, bzw. zweite Signalverbindung 105, 106, 107, 108 an eine dünne Leiterbahn (Fuse) 401, 402 koppelt. Die Gateanschlüsse der Aktivierungstransistoren 403, 404 sind mit dem Zugriffssteuerungsausgang des Dekoders 109 verbunden.
Ein Schreibe- und Lesevorgang erfolgt entsprechend dem in Fi- gur 1 beschriebenen Ablauf. Ein durch die dünne Leiterbahn
401, 402 fließender Strom zerstört diese und damit ihre Leitfähigkeit. Ein mögliches Ausheilen der Durchtrennung der dünnen Leiterbahn 401, 402 ist durch den differentiellen Aufbau des Speicherelements unerheblich, da das in dem Speicherele- ment gespeicherte Datum aus dem Vergleich des ersten Teildatums mit dem zweiten Teildatum ermittelt wird.
Bezugs zeichenliste
101, 102 Speicherzellengruppe
103 Erste Speicherzelle
104 Zweite Speicherzelle
105, 106 Erste Signalverbindung
107, 108 Zweite Signal erbindung
110, 111, 112 Transistor
113, 114, 115 Transistor
109 Dekoder
116 Aktivierungssignal
117 Adresssignal
118 Dateneingang)
119 Inverter
120 Erster Tristate-Treiber
121 Zweiter Tristate-Treiber
122 Zustandskontrolleingang
123 Erster PMOS Transistor
124 Zweiter PMOS Transistor
125 Kontrollverbindung
126 Konstantspannungsquelle
127 Erste Datenleitung
128 Zweite Datenleitung
129 Differenzenverstärker
130 Spannungsausgang
131 Multiplexer
132, 133 Register
200 Steuerungseingang
201 Leseverstärker
202 Tristate-Steuerungssignal
203 Transistor
204 AusgleichsSteuerungseingang
205 Erster Ausgang
206 Zweiter Ausgang
210 NMOS Latch
211, 212 NMOS-Transistor 213 Schalttransistor
214 Erster Versorgungseingang 220 PMOS-Latch
221, 222 PMOS-Transistor
223 Schalttransistor
224 Zweiter Versorgungseingang 225 Inverter
401, 402 Dünne Leiterbahn
403, 404 Aktivierungstransistor

Claims

Patentansprüche
1. Nichtflüchtiges Speicherelement zum Speichern mindestens eines Datums mit • mindestens einer mit einem ersten Teildatum beschreibbaren und auslesbaren ersten Speicherzelle (103), die ein in Abhängigkeit des ersten Teildatums elektrisch irreversibel veränderbares erstes Charakteristikum aufweist,
• mindestens einer mit einem zweiten Teildatum beschreibba- ren und auslesbaren zweiten Speicherzelle (104) , die ein in Abhängigkeit des zweiten Teildatums elektrisch irreversibel veränderbares zweiten Charakteristikum aufweist, und
• einer mit der ersten Speicherzelle (103) und der zweiten Speicherzelle (104) gekoppelten Lesevorrichtung (129,201), wobei das Speicherelement derart eingerichtet ist, dass das erste Teildatum und das zweite Teildatum jeweils in Abhängigkeit des Datums bestimmt sind, und wobei die Lesevorrichtung (129,201) derart eingerichtet ist, dass sie aus einem Vergleich des ersten Teildatums mit dem zweiten Teildatum das gespeicherte Datum ermittelt.
2. Speicherelement gemäß Anspruch 1, wobei das zweite Teildatum der komplementäre Wert des ersten Teildatums ist, und wobei die Lesevorrichtung (129,201) der- art eingerichtet ist, dass sie das in dem Speicherelement gespeicherte Datum aus der Differenz des ersten Teildatums und des zweiten Teildatums ermittelt.
3. Speicherelement gemäß Anspruch 2, wobei die Lesevorrichtung (129,201) einen Differenzverstärker (129) zur Ermittlung des Datums aus dem ersten Teildatums und dem zweiten Teildatum aufweist.
4. Speicherelement gemäß einem der vorangehenden Ansprüche, wobei die erste Speicherzelle (103) und/oder die zweite Speicherzelle (104) jeweils ein Widerstandselement aufweisen, und wobei das erste und/oder zweite Charakteristikum die elektrische Leitfähigkeit des Widerständelernents ist.
5. Speicherelement gemäß Anspruch 3 , wobei das Widerstandselement eine elektrisch durchtrennbare Leiterbahn (Fl, F2 ) ist.
6. Speicherelement gemäß einem der vorangehenden Ansprüche 1 bis 3, wobei die erste Speicherzelle (103) und/oder die zweite Speicherzelle (104) jeweils einen Transistor (110, 111, 112, 113, 114, 115) aufweisen, und wobei das erste und/oder zweite Charakteristikum der Sättigungsstrom einer Source-Drain-Strecke des Transistors (110, 111, 112, 113, 114, 115) ist.
7. Speicherelement gemäß einem der vorangehenden Ansprüche mit einem an die Lesevorrichtung (129,201) gekoppelten Register (132, 133) zur Speicherung des von der Lesevorrichtung (129,201) ermittelten Datums.
8. Speicherelement gemäß einem der vorangehenden Ansprüche, wobei die erste Speicherzelle (103) und/oder die zweite Speicherzelle (104) ein Schaltelement (403, 404) aufweist, das in Abhängigkeit eines dem Schaltelement (403, 404) zugeführten Aktivierungssignals einen elektrischen Stromfluss durch die erste Speicherzelle (103) verhindert oder zulässt.
9. Speicherelementeanordnung mit einer Vielzahl von Speicherelementen gemäß einem der vorangehenden Ansprüche mit ei- ner mit der Vielzahl der Speicherelementen gekoppelten Auswahleinrichtung (109), die derart eingerichtet ist, dass selektiv ein Datum in einem aus der Vielzahl der Speicherelemente ausgewähltem Speicherelement speicherbar bzw. aus diesem auslesbar ist.
10. Speicherelementeanordnung gemäß Anspruch 9 wobei die Vielzahl von Speicherelementen eine gemeinsame Lesevorrichtung (129,201) aufweisen.
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