KR100618882B1 - 반도체 테스트 회로 - Google Patents

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Abstract

반도체 내부의 일정한 전기신호를 테스트 할 때, 테스트에 필요한 소정의 지연시간이 필요 없고 조립 후에도 테스트할 전기신호를 선택할 수 있는 반도체 테스트 회로를 개시한다. 상기 반도체 테스트 회로는, 반도체 장치의 내부에서 사용되는 적어도 하나 이상의 전기신호의 상태를 측정할 수 있으며 상기 반도체 장치의 내부에 설치되고, 소정의 제어신호에 따라 입력된 전기신호를 출력하거나 하이 임피던스 상태를 출력하는 제1신호선택블록 내지 제N(N은 정수)신호선택블록을 구비한다. 상기 제1신호선택블록은, 제1제어신호에 응답하여, 하이 임피던스 상태 또는 일 단자에 연결된 제1전기신호를, 다른 일 단자에 연결된 패드에 전달한다. 상기 제2신호선택블록은, 제2제어신호에 응답하여, 하이임피던스 상태 또는 일 단자에 연결된 제2전기신호를, 다른 일 단자에 연결된 상기 패드에 전달한다. 상기 제N신호선택블록은, 제N제어신호에 응답하여, 하이임피던스 상태 또는 일 단자에 연결된 제N(N은 정수)전기신호를, 다른 일 단자에 연결된 상기 패드에 전달한다.

Description

반도체 테스트 회로{A semiconductor test circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 하나의 패드(PAD)를 이용하여 4개의 내부 DC 전압(V1 내지 V4)을 측정하기 위한 종래의 반도체 테스트 회로도이다.
도 1b는 도 1에 도시된 반도체 테스트 회로에서 사용하는 제어신호(CON1 내지 CON2B)를 생성하는 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 테스트 회로도이다.
도 3은 본 발명의 다른 일 실시 예에 따른 반도체 테스트 회로도이다.
도 4는 도 2 및 도 3에 도시된 반도체 테스트 회로에 공급되는 복수 개의 제어신호를 생성하는 제어신호 발생블록을 나타낸다.
본 발명은 반도체 장치에 관한 것으로서, 특히, 패키지(Package) 상태에서 내부의 복수 개의 DC 전압을 측정할 수 있게 하는 반도체 테스트 회로에 관한 것이다. 반도체 장치에 구현될 회로의 일정한 마디의 전압 또는 내부에서 사용하는 소 정의 DC 전압 라인(Line)의 상태를 확인할 필요가 있는 경우에는, 제조 과정 중에 있는 웨이퍼(Wafer)에 해당 노드(Node) 또는 해당 DC 전압 라인에 탐침(Probe)을 접촉시킴으로써 상기 노드 또는 DC 전압 라인의 전압 값을 측정할 수 있다. 그러나 웨이퍼 상태에서 측정한 전압 또는 전류는 패키지 상태에서 측정한 전압 또는 전류 값과 완전히 일치하지 않는 단점이 있다. 따라서 소정의 노드 또는 금속 라인에 대한 전압 또는 전류의 측정은 조립이 완료된 패키지 상태에서 측정한 값이 보다 중요한 역할을 한다.
임의의 노드 또는 DC 전압 라인의 전압 또는 전류를 패키지 상태에서 측정하기 위해서는, 상기 노드 또는 DC 전압 라인과 연결된 테스트용 패키지 핀이 할당되어야 한다. 그러나 테스트용 패키지 핀은 반도체 장치의 실제 기능을 수행하는데는 아무런 소용이 없는 버려지게 되는 핀이 된다. 따라서 테스트용 패키지 핀은 적으면 적을수록 좋다.
반도체 메모리 장치에 있어서 외부에서 공급되는 전원 전압을 이용하여 생성시킨 내부 DC 전압의 전압 준위(Level)는, 상기 반도체 메모리 장치의 동작 특성을 결정짓는 중요한 요소가 된다. 그래서 현재 패키지 상태에서 상기 내부 DC 전압의 준위를 측정하기 위해서 많은 테스트 회로를 설치하고 있다.
도 1a는 하나의 패드(PAD)를 이용하여 4개의 내부 DC 전압(V1 내지 V4)을 측정하기 위한 종래의 반도체 테스트 회로도이다.
도 1b는 도 1a에 도시된 반도체 테스트 회로에서 사용하는 제어신호(CON1 내지 CON2B)를 생성하는 회로도이다.
도 1a를 참조하면, 상기 반도체 테스트 회로는, 반도체 장치의 내부에 설치되며 제조 당시에 6개의 빗금으로 표시된 영역(A1 내지 A6)의 연결관계가 결정되어야 한다. 예를 들면, A1영역 및 A5 영역이 연결되면, 제1제어신호(CON1 및 CON1B)에 의하여 제1전기신호(V1)의 값을 패드(PAD)를 통하여 측정할 수 있다. 상기 패드(PAD)는 패키지의 핀에 전기적으로 연결되므로, 패키지 상태에서 칩의 내부 전기신호(V1)의 값을 모니터 할 수 있게 된다. 그러나 도 1a에 도시된 종래의 반도체 테스트 회로는, 제조 시에 테스트 할 전기신호가 결정되기 때문에 일단 조립이 끝나고 나면 다른 전기신호를 선택할 여지가 없게되는 단점이 있다.
또한, 도 1b를 참조하면, 제어신호의 풀업(Pull-Up)용 트랜지스터(M1 및 M2)의 게이트에 인가되는 풀업 전압(Vpu)이 반도체 장치에 전원이 인가가 된 후 일정한 시간이 경과한 후에 안정된 소정의 전압을 공급하게 되기 때문에, 상기 전기신호를 측정하기 위해서는 소정의 지연시간이 필요하게 되어 테스트에 걸리는 시간이 늘어나게 되는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 내부의 일정한 전기신호를 테스트 할 때, 소정의 지연시간이 필요 없고 조립 후에도 테스트할 전기신호를 선택할 수 있는 반도체 테스트 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 테스트 회로는,
반도체 장치의 내부에서 사용되는 적어도 하나 이상의 전기신호의 상태를 측 정할 수 있으며 상기 반도체 장치의 내부에 설치되고, 소정의 제어신호에 따라 입력된 전기신호를 출력하거나 하이 임피던스 상태를 출력하는 제1신호선택블록 내지 제N(N은 정수)신호선택블록을 구비한다.
상기 제1신호선택블록은, 제1제어신호에 응답하여, 하이 임피던스 상태 또는 일 단자에 연결된 제1전기신호를, 다른 일 단자에 연결된 패드에 전달한다. 상기 제2신호선택블록은, 제2제어신호에 응답하여, 하이임피던스 상태 또는 일 단자에 연결된 제2전기신호를, 다른 일 단자에 연결된 상기 패드에 전달한다. 상기 제N신호선택블록은, 제N제어신호에 응답하여, 하이임피던스 상태 또는 일 단자에 연결된 제N(N은 정수)전기신호를, 다른 일 단자에 연결된 상기 패드에 전달한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 반도체 테스트 회로도이다.
도 2를 참조하면, 상기 반도체 테스트 회로는, 하나의 패드(PAD)를 이용하여 복수 개의 전기신호(V1 내지 VN)의 상태를 측정할 수 있다. 그러나 하나의 패드(PAD) 만을 사용하기 때문에, 상기 복수 개의 전기신호(V1 내지 VN)의 상태를 동시에 측정할 수는 없고, 측정하기를 원하는 전기신호를 선택하여 순차적으로 그 상태 를 측정하면 된다.
하나의 패드를 이용하여 하나의 전기신호를 측정할 때, 공통으로 연결된 다른 전기신호에 의하여 측정하고자 하는 전기신호의 상태가 영향을 받지 않게 하기 위하여, 신호선택블록들(210 내지 230)을 전기신호(V1 내지 VN)와 패드(PAD) 사이에 둔다.
제1전기신호(V1)는 제1신호선택블록(210)을 통하여 패드(PAD)에 전달된다. 마찬가지로 제2전기신호(V2)는 제2신호선택블록(220)을 통하여 패드(PAD)에 전달되며, 제N(N은 정수)전기신호(VN)는 제N신호선택블록(230)을 통하여 패드(PAD)에 각각 전달된다.
제1신호선택블록(210) 내지 제N신호선택블록(230) 중에서 어느 하나가 인에이블(Enable) 되면 다른 블록들은 모두 디스에이블(Disable)되어야 하는데, 이를 제어하는 신호가 제1제어신호(CONT1) 내지 제N제어신호(CONTN)이다. 다시 말하면, 제1제어신호(CONT1)에 의하여 제1신호선택블록(210)이 인에이블 되면, 나머지 블록들은 모두 디스에이블 된다.
제1신호선택블록(210)은, 버퍼(Buffer)와 같이 동작하는 연산증폭기를 이용하여 구현될 수 있다. 상기 연산증폭기의 포지티브 입력단자(Positive Input Terminal)에는 제1전기신호(V1)가 인가되고, 네가티브 입력단자(Negative Input Terminal)는 출력단자(Output Terminal)에 연결된다. 이러한 전기적 연결구조를 가진 회로를 전압 팔로워(Voltage Follower)라고도 한다. 상기 연산증폭기는 제1제어신호(CONT1)에 의하여 제어되는데, 제어신호(CONT1)의 상태에 따라, 상기 연산증폭 기가 정상동작을 하여 제1전기신호(V1)를 출력하거나 상기 연산증폭기를 구성하는 트랜지스터들이 컷오프(Cut Off) 상태가 되어 하이 임피던스(High Impedance)상태를 출력한다.
제2신호선택블록(220) 내지 제N신호선택블록(230)도 제1신호선택블록(210)과 같은 버퍼 또는 전압 팔로워의 구조를 가지는 연산증폭기를 이용하여 동일한 방법으로 구현될 수 있다.
도 3은 본 발명의 다른 일 실시 예에 따른 반도체 테스트 회로도이다.
도 3을 참조하면, 신호선택블록(310 내지 330)의 구성요소는 도 2에 도시된 테스트 회로의 신호선택블록(210 내지 230)의 구성요소와 다르다. 도 3에 도시된 실시 예는, 측정하고자 하는 전기신호들(V1 내지 VN)의 출력을 임의로 조정할 수 있도록 하는 것이다. 제1신호선택블록(310)은, 제1제어신호(CONT1)에 의하여 제어되는 연산증폭기 및 2개의 저항(R1 및 R2)을 이용하여 구현된다. 직렬 연결된 2개의 저항(R1 및 R2)을 연산증폭기의 출력단자와 전원전압 사이에 배치하여, 상기 연산증폭기의 출력전압과 상기 전원전압 사이의 소정의 전압 값을 상기 2개의 저항의 공통 노드에 강하시킨다.
연산증폭기의 포지티브 단자에 제1전기신호(V1)가 인가되고, 네가티브 단자에는 상기 2개의 저항의 공통 노드의 전압을 인가시킨다. 도 2에 도시된 버퍼와는 다르지만, 완전히 다른 것은 아니고 궤환(Feedback)되는 전압을 조절한다는데 의의가 있다.
제2신호선택블록(320) 내지 제N신호선택블록(330)도 제1신호선택블록(310)을 구현하는 것과 동일한 방법을 이용하여 구현할 수 있다.
도면에 도시하지는 않았지만, 도 2에 도시된 신호선택블록을 구현하는 회로와 도 3에 도시된 신호선택블록을 구현하는 회로를 혼합하여 사용한 반도체 테스트 회로도 가능하다.
도 4는 도 2 및 도 3에 도시된 반도체 테스트 회로에 공급되는 복수 개의 제어신호를 생성하는 제어신호 발생블록을 나타낸다.
도 4를 참조하면, 상기 제어신호 발생블록은, 반도체 칩의 내부 또는 외부에서 공급되는 테스트 인에이블 신호(VTEST)에 응답하여 복수 개의 제어신호(CONT1 내지 CONTN)를 생성한다. 도면에는 CONT1 내지 CONTN신호만 생성하는 것으로 되어 있지만, 상기 신호들을 역전시킨 신호들을 생성시켜 사용하는 것도 가능하다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 테스트 회로는, 상술한 바와 같이 풀업 인에이블 신호를 사용하지 않기 때문에 테스트를 하기 위한 지연시간이 소요되지 않으며, 패키지 상태에서도 측정한 전기신호를 선택할 수 있는 장점이 있다.

Claims (7)

  1. 반도체 장치의 내부에서 사용되는 적어도 하나 이상의 전기신호의 상태를 측정할 수 있도록 하며 상기 반도체 장치의 내부에 설치된 테스트 회로에 있어서,
    제1제어신호에 응답하여, 하이임피던스 상태 또는 일 단자에 연결된 제1전기신호를 다른 일 단자에 연결된 패드에 전달하는 제1신호선택블록;
    제2제어신호에 응답하여, 하이임피던스 상태 또는 일 단자에 연결된 제2전기신호를, 다른 일단에 연결된 상기 패드에 전달하는 제2신호선택블록;
    제N제어신호에 응답하여, 하이임피던스 상태 또는 일 단자에 연결된 제N(N은 정수)전기신호를, 다른 일 단자에 연결된 상기 패드에 전달하는 제N신호선택블록을 구비하는 것을 특징으로 하는 반도체 테스트 회로.
  2. 제1항에 있어서, 상기 N개의 신호선택블록을 제어하는 N개의 제어신호는,
    그 중 하나의 제어신호가 인에이블(Enable) 되면 나머지 제어신호들은 모두 디스에이블(Disable) 되는 것을 특징으로 하는 반도체 테스트 회로.
  3. 제2항에 있어서, 상기 반도체 테스트 회로는,
    소정의 테스트 인에이블 신호에 응답하여 상기 N개의 제어신호를 출력하는 제어신호 발생블록을 더 구비하는 것을 특징으로 하는 반도체 테스트 회로.
  4. 제1항에 있어서,
    상기 제1신호선택블록은,
    일 단자에 상기 제1전기신호가 인가되고 다른 일 단자가 출력단자와 연결되며, 상기 제1제어신호에 응답하여 정상동작 시에는 상기 제1전기신호가 출력되고 그렇지 않은 경우에는 하이 임피던스상태를 출력하는 제1연산증폭기를 구비하고, 상기 제2신호선택블록은,
    일 단자에 상기 제2전기신호가 인가되고 다른 일 단자가 출력단자와 연결되며, 상기 제2제어신호에 응답하여 정상동작 시에는 상기 제2전기신호가 출력되고 그렇지 않은 경우에는 하이 임피던스상태를 출력하는 제2연산증폭기를 구비하며,
    상기 제N신호선택블록은,
    일 단자에 상기 제N전기신호가 인가되고 다른 일 단자가 출력단자와 연결되며, 상기 제N제어신호에 응답하여 정상동작 시에는 상기 제N전기신호가 출력되고 그렇지 않은 경우에는 하이 임피던스상태를 출력하는 제N연산증폭기를 구비하는 것을 특징으로 하는 반도체 테스트 회로.
  5. 제1항에 있어서,
    상기 제1신호선택블록은,
    제1저항;
    일 단자는 상기 제1저항의 일단에 연결되고 다른 일 단자는 전원전압에 연결된 제2저항; 및
    일 단자에 상기 제1전기신호가 인가되고 다른 일 단자가 상기 제1저항 및 상기 제2저항의 공통 단자에 연결되며 출력단자가 상기 제1저항의 다른 일 단자에 연결되며 상기 제1제어신호에 응답하여 동작하는 제1연산증폭기를 구비하며,
    상기 제2신호선택블록은,
    제3저항;
    일 단자는 상기 제3저항의 일 단자에 연결되고 다른 일 단자가 상기 전원전압에 연결된 제4저항; 및
    일 단자에 상기 제2전기신호가 인가되고 다른 일 단자가 상기 제3저항 및 상기 제4저항의 공통 단자에 연결되며 출력단자가 상기 제3저항의 다른 일 단자에 연결되며 상기 제2제어신호에 응답하여 동작하는 제2연산증폭기를 구비하며,
    상기 제N신호선택블록은,
    제5저항;
    일 단자는 상기 제5저항의 일 단자에 연결되고 다른 일 단자가 전원전압에 연결된 제6저항; 및
    일 단자에 상기 제N전기신호가 인가되고 다른 일 단자가 상기 제5저항 및 상기 제6저항의 공통 단자에 연결되며 출력단자가 상기 제5저항의 다른 일 단자에 연결되며 상기 제N제어신호에 응답하여 동작하는 제N연산증폭기를 구비하는 것을 특징으로 하는 반도체 테스트 회로.
  6. 제1항에 있어서, 상기 N개의 신호선택블록은,
    제1형 선택블록 및 제2형 선택블록 중에서 어느 하나의 선택블록을 구비하며,
    상기 제1형 선택블록은,
    일 단자에 상기 N개의 전기신호들 중에서 해당 전기신호가 인가되고 다른 일 단자는 출력단자와 연결되며, 상기 N개의 제어신호들 중에서 해당 제어신호에 응답하여 정상동작 시에는 해당 전기신호가 출력되고 그렇지 않은 경우에는 하이 임피던스상태를 출력하는 연산증폭기를 구비하고,
    상기 제2형 선택블록은, 제1저항;
    일 단자는 상기 제1저항의 일 단자에 연결되고 다른 일 단자가 전원전압에 연결된 제2저항; 및
    일 단자에 상기 N개의 전기신호들 중에서 해당 전기신호가 인가되고 다른 일 단자가 상기 제1저항 및 상기 제2저항의 공통 단자에 연결되며 출력단자가 상기 제1저항의 다른 일 단자에 연결되며 상기 N개의 제어신호들 중에서 해당 제어신호에 응답하여 동작하는 연산증폭기를 구비하는 것을 특징으로 하는 반도체 테스트 회로.
  7. 제1항에 있어서, 상기 제1전기신호 내지 상기 제N전기신호는,
    상기 반도체 장치의 내부에서 사용하는 DC 전압들 중에 하나 인 것을 특징으 로 하는 반도체 테스트 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101321947B1 (ko) * 2007-09-20 2013-11-04 삼성전자주식회사 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법
US8810268B2 (en) * 2010-04-21 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Built-in self-test circuit for liquid crystal display source driver
US9255654B2 (en) 2012-09-14 2016-02-09 United Technologies Corporation Hard lead egress adapter for an instrumentation component
KR20170070434A (ko) 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법
CN107886993A (zh) * 2017-10-27 2018-04-06 中国科学院上海微系统与信息技术研究所 一种存储单元负载电压的测试方法及测试电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5537053A (en) 1992-06-09 1996-07-16 International Business Machines Corporation Data output impedance control
KR19990025314A (ko) * 1997-09-11 1999-04-06 윤종용 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로
KR19990030684U (ko) * 1997-12-30 1999-07-26 김영환 반도체 패키지의 테스트용 소켓

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994022563A1 (en) 1993-04-06 1994-10-13 Shell Oil Company Volatile metals capture from gazeous streams
US5786524A (en) * 1996-05-30 1998-07-28 Shell Oil Company Process for preparation of 1,3-propanediol via hydrogenation of 3-hydroxypropanal
JPH1166890A (ja) 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体集積回路装置
US6972612B2 (en) * 1999-06-22 2005-12-06 Samsung Electronics Co., Ltd. Semiconductor device with malfunction control circuit and controlling method thereof
JP2002074996A (ja) 2000-08-25 2002-03-15 Mitsubishi Electric Corp 半導体集積回路
MY140801A (en) 2002-10-03 2010-01-15 Shell Int Research Reduction of the viscosity of reactive heavy byproducts during the production of 1,3-propanediol

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5537053A (en) 1992-06-09 1996-07-16 International Business Machines Corporation Data output impedance control
KR19990025314A (ko) * 1997-09-11 1999-04-06 윤종용 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로
KR19990030684U (ko) * 1997-12-30 1999-07-26 김영환 반도체 패키지의 테스트용 소켓

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