KR19990025314A - 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로 - Google Patents

디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로 Download PDF

Info

Publication number
KR19990025314A
KR19990025314A KR1019970046886A KR19970046886A KR19990025314A KR 19990025314 A KR19990025314 A KR 19990025314A KR 1019970046886 A KR1019970046886 A KR 1019970046886A KR 19970046886 A KR19970046886 A KR 19970046886A KR 19990025314 A KR19990025314 A KR 19990025314A
Authority
KR
South Korea
Prior art keywords
pin
mode
signal
voltage
selection signal
Prior art date
Application number
KR1019970046886A
Other languages
English (en)
Inventor
공형식
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970046886A priority Critical patent/KR19990025314A/ko
Publication of KR19990025314A publication Critical patent/KR19990025314A/ko

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

복수 개의 서로 다른 전압 레벨을 가지며 전원 전압의 레벨보다 낮은 레벨을 갖는 복수 개의 내부 전압들을 이용하는 본 발명에 따른 반도체 장치의 내부 전압 테스트 회로는 적어도 하나의 핀과; 정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 상기 핀으로 전달하기 위한 전송 라인과; 상기 반도체 장치가 패키지된 상태에서 상기 내부 전압들의 각 레벨을 측정하고자 할 때, 상기 내부 전압들에 각각 대응하는, 상기 내부 전압들을 선택하기 위한, 선택 신호들을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호를 발생하는 모드 선택 회로와; 상기 내부 전압들을 받아들이고, 상기 선택 신호들 중 활성화된 신호에 대응하는 내부 전압을 상기 핀으로 전달하기 위한 전달 회로 및; 테스트 모드에서 정상적인 동작 모드로 전환될 때, 상기 모드 선택 신호에 응답하여서 상기 핀을 접지시킴으로써 상기 핀에 충전된 전압을 방전시키기 위한 방전 회로를 포함한다.

Description

디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기 위한 회로(CIRCUIT FOR TESTING INTERNAL VOLTAGE OF SEMICONDUCTOR DEVICE USING A PIN THEREOF)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 디바이스 핀을 이용하여 반도체 장치의 내부 전압들(전원 전원 보다 낮은 저전압과 높은 고전압)의 각 레벨을 패키지 상태에서 측정할 수 있도록 하기 위한 테스트 회로에 관한 것이다.
반도체 장치 특히, 반도체 메모리 장치는 내부적으로 감지 증폭 회로 (sense amplifier circuit), 고전압 발생 회로 (high voltage generating circuit) 등의 동작을 조절하기 위한 기준 전압들을 발생한다. 그리고, 전기적으로 프로그램 가능한 롬 (electrically programmable read only memory : EPROM), 전기적으로 소거 및 프로그램 가능한 롬 (electrically erable, programmable read only memory : EEPROM), 플래시 메모리 (flash memory) 등과 같은 반도체 메모리 장치는 내부적으로 프로그램/소거 동작 등을 위해 여러 고전압들을 발생하며, 이러한 전압들은 반도체 장치 및 반도체 메모리 장치의 동작상 매우 중요한 부분이다.
그러한 내부 전압들을 측정하기 위해, 주로 웨이퍼 단계 즉 패키지되지 않은 상태에서 U-PROBING을 사용하거나, 이 보다 더 쉽게 측정하기 위한 방식으로 테스트 용도로 유저가 사용하지 않는 여분의 패드 (extra pad)를 별도로 만들어 측정하고 있다. 그러나, 이는 설계적으로 여분의 패드에 대한 칩 면적이 증가하는 단점이 있다. 테스트 관점에서 볼 때, 탐침 카드(probe card) 제작의 어려움 및 제작비 원가 상승의 원인이 되고 테스터 성능 (tester capability)을 낮게 한다.
또한, 측정하고자 하는 전압이 여러 개이면 모두 테스터 채널을 할당하지 못하기 때문에 측정되는 항목도 제약을 받게 된다. 그리고, 패키지 조립은 스펙(specipication)에 명신된 유저가 사용하는 핀만을 조립해야 하기 때문에 패키지 조립 이후에는 테스트 용도로 제작된 여분의 패드에 대한 핀은 할당되지 않는다. 결국, 패티지 상태에서 내부 전압들에 대한 측정은 불가능하다. 이로 인해, 패키지 이후 품질 문제나 클레임에 대한 분석을 위한 대처가 매우 어렵게 된다.
따라서 본 발명의 목적은 패키지 상태에서 내부 전압들의 레벨을 디바이스 핀을 통해 측정할 수 있는 반도체 장치의 내부 전압 테스트 회로를 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 내부 저전압 테스트 회로 구성을 보여주는 회로도;
도 2는 본 발명의 제 2 실시예에 따른 내부 고전압 테스트 회로 구성을 보여주는 회로도;
도 3은 도 1의 패스 펌프 회로를 보여주는 회로도;
도 4는 제 2 실시예의 변형예에 따른 내부 고전압 테스트 회로 구성을 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 모드 선택 회로 102, 110, 112, 116, 118 : 전달 회로
104 : 방전 회로 108, 114, 120 : 경로 선택 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 서로 다른 전압 레벨을 가지며 전원 전압의 레벨보다 낮은 레벨을 갖는 복수 개의 내부 전압들을 이용하는 반도체 장치의 내부 저전압 테스트 회로에 있어서: 적어도 하나의 핀과; 정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 상기 핀으로 전달하기 위한 전송 라인과; 상기 반도체 장치가 패키지된 상태에서 상기 내부 전압들의 각 레벨을 측정하고자 할 때, 상기 내부 전압들에 각각 대응하는, 상기 내부 전압들을 선택하기 위한, 선택 신호들을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호를 발생하는 모드 선택 수단과; 상기 모드 선택 신호는 상기 선택 신호들 중 적어도 하나의 신호가 활성화될 때 활성화되며; 상기 내부 전압들을 받아들이고, 상기 선택 신호들 중 활성화된 신호에 대응하는 내부 전압을 상기 핀으로 전달하기 위한 전달 수단 및; 테스트 모드에서 정상적인 동작 모드로 전환될 때, 상기 모드 선택 신호에 응답하여서 상기 핀을 접지시킴으로써 상기 핀에 충전된 전압을 방전시키기 위한 방전 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 전달 수단은 대응하는 선택 신호들에 각각 제어되는 게이트들과, 대응하는 내부 전압들이 각각 인가되는 드레인 및 상기 핀에 공통으로 접속된 소오스들을 갖는 제 1 스위치 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 스위치 트랜지스터들의 공통 소오스 영역의 용량 성분이 상기 핀에 커플링되는 것을 방지하기 위해 상기 트랜지스터들의 각 소오스와 상기 핀 사이에 형성된 전류 통로 및 상기 모드 선택 신호에 제어되는 게이트를 갖는 제 2 스위치 트랜지스터를 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 스위치 트랜지스터들 및 상기 제 2 스위치 트랜지스터는 NMOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 방전 수단은 상기 모드 선택 신호를 반전시키기 위한 인버터 및; 상기 인버터로부터의 반전된 신호에 제어되는 게이트 및 상기 제 2 스위치 트랜지스터의 드레인과 접지 전위 사이에 형성된 전류 통로를 갖는 제 3 스위치 트랜지스터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 스위치 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 모드 선택 신호에 응답하여서, 테스트 동작 모드 동안에 상기 전송 경로를 차단하고 정상적인 동작 모드시 상기 전송 경로가 상기 핀에 접속되도록 하기 위한 경로 선택 수단을 부가적으로 포함하는 것을 특징으로
이 실시예에 있어서, 상기 경로 선택 수단은 상기 핀에 접속된 일 입력 단자와 상기 모드 선택 신호가 인가되는 타 입력 단자 및 출력 단자를 갖는 NOR 게이트와; 상기 NOR 게이트의 출력 단자에 접속된 인버터 및; 상기 인버터의 출력 신호에 따라 스위칭되며, 상기 핀과 상기 전송 경로 사이에 접속된 스위치를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 복수 개의 서로 다른 전압 레벨을 가지며 전원 전압의 레벨보다 높은 레벨을 갖는 복수 개의 고전압들을 이용하는 반도체 장치의 내부 고전압 테스트 회로에 있어서: 적어도 하나의 핀과; 정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 상기 핀으로 전달하기 위한 전송 라인과; 상기 반도체 장치가 패키지된 상태에서 상기 고전압들을 각각 측정하고자 할 때, 상기 고전압들에 각각 대응하고, 상기 고전압들을 선택하기 위한 선택 신호들을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호를 발생하는 모드 선택 수단과; 상기 모드 선택 신호는 상기 선택 신호들 중 적어도 하나의 신호가 활성화될 때 활성화되며; 상기 내부 전압들을 받아들이고, 상기 활성화된 선택 신호에 응답하여서 상기 선택 신호에 대응하는 고전압을 출력하는 제 1 전달 수단과; 상기 전달 수단과 상기 핀 사이에 접속되며, 상기 모드 선택 신호에 응답하여서 상기 전달 수단으로부터의 고전압을 상기 핀으로 전달하기 위한 제 2 전달 수단 및; 상기 모드 선택 신호에 응답하여서, 테스트 모드 동안에 상기 전송 경로를 차단하고 정상적인 동작 모드시 상기 전송 경로가 상기 핀에 접속되도록 하기 위한 경로 선택 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 전달 수단은 상기 선택 신호들에 각각 대응하는 복수 개의 NAND 게이트들 및 패스 펌프 회로들을 포함하고; 상기 각 NAND 게이트의 일 입력 단자로 클럭 신호가 인가되고 그것의 타 입력 단자로 대응하는 선택 신호가 인가되며, 대응하는 선택 신호가 활성화되는 동안에 그것의 출력 단자로 상기 클럭 신호를 출력하며; 상기 각 패스 펌프 회로는 대응하는 고전압을 받아들이고 대응하는 NAND 게이트로부터의 클럭 신호에 응답하여서 대응하는 고전압을 상기 제 2 전달 수단으로 전달하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 전달 수단은 상기 모드 선택 신호가 인가되는 일 입력 단자 및 상기 클럭 신호가 인가되는 타 입력 단자를 갖는 NAND 게이트와; 상기 NAND 게이트의 출력에 응답하여서 상기 고전압들 중 가장 높은 레벨보다 더 높은 레벨을 갖는 펌핑 전압을 출력하는 메인 펌프 회로와; 상기 메인 펌핑 회로에 접속된 게이트 및 상기 제 1 전달 수단과 상기 핀 사이에 형성된 전류 통로를 갖는 제 1 NMOS 트랜지스터 및; 전원 전압이 인가되는 게이트와 상기 모드 선택 신호가 인가되는 드레인 및 상기 제 1 MOS 트랜지스터의 게이트에 접속된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 경로 선택 수단은 소오스, 드레인 및 게이트를 가지며, 상기 게이트로 소정 레벨의 전압이 인가되는 제 3 NMOS 트랜지스터와; 출력 단자와, 상기 모드 선택 신호가 인가되는 일 입력 단자 및 상기 제 3 NMOS 트랜지스터를 통해 상기 핀에 접속된 타 입력 단자를 갖는 NOR 게이트와; 상기 NOR 게이트의 출력 단자에 접속된 인버터 및; 상기 인버터의 출력 신호에 따라 스위칭되며, 상기 핀과 상기 전송 경로 사이에 접속된 스위치를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 소정 레벨의 전압은 약 7V인 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 복수 개의 서로 다른 전압 레벨을 가지며 전원 전압의 레벨보다 높은 레벨의 고전압들을 이용하는 반도체 장치의 내부 전압 테스트 회로에 있어서: 적어도 하나의 핀과; 정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 상기 핀으로 전달하기 위한 전송 라인과; 상기 반도체 장치가 패키지된 상태에서 상기 고전압들을 각각 측정하고자 할 때, 상기 고전압들에 각각 대응하고, 상기 고전압들을 선택하기 위한 선택 신호들을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호를 발생하는 모드 선택 수단과; 상기 모드 선택 신호는 상기 선택 신호들 중 적어도 하나의 신호가 활성화될 때 활성화되며; 상기 내부 전압들을 받아들이고, 상기 모드 선택 신호에 응답하여서 상기 고전압들 중 하나를 상기 핀으로 전달하기 위한 제 1 전달 수단과; 상기 제 1 전달 수단과 상기 핀 사이에 접속되며, 상기 모드 선택 신호에 응답하여서 상기 제 1 전달 수단으로부터의 고전압을 상기 핀으로 전달하기 위한 제 2 전달 수단 및; 상기 모드 선택 신호에 응답하여서, 테스트 모드 동안에 상기 전송 경로를 차단하고 정상적인 동작 모드시 상기 신호 전송 경로가 상기 핀에 접속되도록 하기 위한 경로 선택 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 전달 수단은 클럭 신호가 인가되는 일 입력 단자와 상기 모드 선택 신호가 인가되는 타 입력 단자를 갖는 NAND 게이트와; 상기 고전압들이 각각 인가되는 드레인들 및 게이트들과 공통 접속된 소오스들을 갖는 NMOS 트랜지스터들 및; 상기 NMOS 트랜지스터들을 통해서 고전압들을 받아들이고 상기 NAND 게이트의 출력에 응답하여서 상기 고전압들 중 하나의 고전압을 상기 제 2 전달 수단으로 출력하는 패스 펌프 회로를 포함하는 것을 특징으로 한다.
이와같은 장치에 의해서, 패키지 상태에서 측정하고자 하는 내부 전압의 레벨을 디바이스 핀을 통해 측정할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 1 내지 도 3에 의거하여 상세히 설명한다.
제 1 실시예
도 1은 본 발명의 바람직한 제 1 실시예에 따른 내부 저전압을 측정하기 위한 테스트 회로의 회로 구성을 보여주는 회로도가 도시되어 있다.
도 1에 도시된 테스트 회로는 전원 전압 (Vcc)보다 낮은 레벨을 갖는 저전압들의 레벨을 디바이스 핀을 통해 측정하기 위해 제공된 것이며, 모드 선택 회로 (mode selecting circuit) (100), 전달 회로 (transfer circuit) (102), 방전 회로 (discharge circuit) (104), 그리고 경로 선택 회로 (path selecting circuit0 (108)을 포함한다.
모드 선택 회로 (100)는 반도체 장치가 패키지된 상태에서 내부 전압들의 각 레벨을 테스트하고자 할 때, 상기 내부 전압들 (Vref1)-(Vrefn)에 각각 대응하는, 내부 전압들을 선택하기 위한 선택 신호들 (CLKref1)-(CLKrefn)을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호 (CLKcntl)를 발생한다. 상기 모드 선택 신호 (CLKcntl)는 선택 신호들 (CLKref1)-(CLKrefn) 중 적어도 하나의 신호가 활성화될 때 로우 레벨 (low level)에서 하이 레벨 (high level)로 천이된다. 이러한 기능을 갖도록 모드 선택 회로 (100)가 간단히 OR 게이트로 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전달 회로 (102)는 내부 전압들 (Vref1)-(Vrefn)을 받아들이고, 선택 신호들 (CLKref1)-(CLKrefn) 중 활성화된 신호에 대응하는 내부 전압을 모드 선택 신호 (CLKcntl)에 제어되는 NMOS 트랜지스터 (2)을 통해 핀 (PIN)으로 전달한다. 전달 회로 (102)는 대응하는 선택 신호들 (CLKref1)-(CLKrefn)에 각각 제어되는 게이트들과, 대응하는 내부 전압들 (Vref1)-(Vrefn)이 각각 인가되는 드레인 및 상기 핀에 공통으로 접속된 소오스들을 갖는 복수 개의 NMOS 트랜지스터들 (1), (3), …, (4)로 구성되어 있다. 여기서, 상기 트랜지스터 (2)는 상기 트랜지스터들 (1), (3), …, (4)의 공통 소오스 영역의 용량 성분이 핀 (PIN)에 커플링되는 것을 방지하기 위한 것이다.
상기 방전 회로 (104)는 테스트 모드에서 정상적인 동작 모드로 전환될 때, 모드 선택 신호 (CLKcntl)에 응답하여서 핀 (PIN)을 접지시킴으로써 상기 핀에 충전된 전압을 방전시키며, 하나의 인버터 (5)와 하나의 NMOS 트랜지스터 (6)로 구성되어 있다. 상기 인버터 (5)는 모드 선택 신호 (CLKcntl)를 반전시키며, 상기 트랜지스터 (6)는 인버터 (5)로부터의 반전된 신호에 제어되는 게이트 및 트랜지스터 (2)의 드레인과 접지 전위 (Vss) 사이에 형성된 전류 통로를 갖는다.
상기 경로 선택 회로 (108)는 모드 선택 신호 (CLKcntl)에 응답하여서, 테스트 동작 모드 동안에 정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 핀 (PIN)으로 전달하기 위한 전송 경로를 차단하고 정상적인 동작 모드시 전송 경로가 핀 (PIN)에 접속되도록 하며, 하나의 NOR 게이트 (7), 하나의 인버터 (8) 및 스위치 (9)로 구성되어 있다. 상기 NOR 게이트 (7)는 핀 (PIN)에 접속된 일 입력 단자와 모드 선택 신호 (CLKcntl)가 인가되는 타 입력 단자 및 상기 인버터 (8)에 접속된 출력 단자를 갖는다. 상기 스위치 (9)는 인버터 (8)의 출력 신호에 따라 스위칭되며, 상기 핀 (PIN)과 상기 전송 경로 사이에 접속된다.
정상적인 동작 모드에서 정상적인 신호를 디바이스 핀으로 전달하는 경우, 선택 신호들 (CLKref1)-(CLKrefn)은 모두 로우 레벨(예컨대, 접지 전위 Vss)로 유지되기 때문에 모드 선택 신호 (CLKcntl)은 로우 레벨 즉, 접지 전위 (Vss)가 된다. 이로 인해, 전달 회로 (102) 내의 트랜지스터들 (1), (3), …, (4)과 커플링 방지용 트랜지스터 (2)은 턴오프되고, 경로 선택 회로 (108)는 활성화된다. 결국, 정상적인 신호 전송 경로 (normal signal transfer line)은 디바이스 핀 (PIN)과 접속된다.
반면에, 테스트 동작 모드에서 내부 전압들을 측정하고자 하는 경우, 예컨대 내부 전압들 중 전압 (Vref1)을 측정하고자 하는 경우, 측정하고자 하는 전압 (Vref1)을 선택하기 위한 선택 신호 (CLKref1)가 하이 레벨 즉, 전원 전압 (Vcc)으로 인가되고, 그 결과 모드 선택 신호 (CLKcntl)은 로우 레벨에서 하이 레벨의 전원 전압 (Vcc)으로 천이된다. 이로 인해, 경로 선택 회로 (108)의 스위치 (9)는 스위치-오프되고, 신호들 (CLKref1) 및 (CLKcntl)에 제어되는 트랜지스터들 (1) 및 (2)이 턴-온됨에 따라 측정하고자 하는 전압을 디바이스 핀으로 전달할 수 있다.
제 2 실시예
도 2는 본 발명의 바람직한 제 2 실시예에 따른 내부 고전압을 측정하기 위한 테스트 회로의 회로 구성을 보여주는 회로도이다. 도 2에 도시된 테스트 회로는 전원 전압 (Vcc)보다 높은 레벨을 갖는 고전압들의 레벨을 디바이스 핀을 통해 측정하기 위해 제공된 것이며, 모드 선택 회로 (100), 제 1 전달 회로 (first transfer circuit) (110), 제 2 전달 회로 (second transfer circuit) (112), 경로 선택 회로 (114)을 포함한다. 모드 선택 회로 (100) 및 경로 선택 회로 (114)는 제 1 실시예의 그것과 동일하기 때문에 여기서 그것에 대한 설명은 생략한다. 단, 경로 선택 회로 (114)는 고전압을 측정하기 때문에 브레이크 다운 전압 (breakdown voltage)을 높이기 위해 약 7V의 전압 (Vabd)에 제어되고, NOR 게이트 (20)와 핀 사이에 채널이 접속된 NMOS 트랜지스터 (19)을 더 포함한다는 점이 다르다.
제 1 전달 회로 (110)는 상기 고전압들 (Vpp1)-(Vppn)을 받아들이고, 모드 선택 회로 (100)로 인가되는 선택 신호들 (CLKvpp1)-(CLKvppn) 중 활성화된 선택 신호에 응답하여서 상기 선택 신호에 대응하는 고전압을 출력한다.
상기 제 1 전달 회로 (110)는 상기 선택 신호들 (CLKvpp1)-(CLKvppn)에 각각 대응하는 복수 개의 NAND 게이트들 (15)-(17) 및 패스 펌프 회로들 (pass pump circuit) (16)-(18)로 구성된다. 상기 각 NAND 게이트 (15)-(17)의 일 입력 단자로 클럭 신호 (ψcntl)가 인가되고 그것의 타 입력 단자로 대응하는 선택 신호들 (CLKvpp1)-(CLKvppn)가 인가되며, 대응하는 선택 신호가 활성화되는 동안에 그것의 출력 단자로 상기 클럭 신호 (ψcntl)를 출력한다. 그리고, 상기 각 패스 펌프 회로 (16)-(18)는 대응하는 고전압들 (Vpp1)-(Vppn)을 받아들이고 대응하는 NAND 게이트들 (15)-(17)로부터의 클럭 신호 (ψcntl)에 응답하여서 대응하는 고전압들을 상기 제 2 전달 회로 (112)로 전달한다. 상기 패스 펌프 회로들 (16)-(18)의 상세 회로가 도 3에 도시되어 있다.
테스트 회로는 패스 펌프 회로들 (16)-(18)를 활성화시키기 위해 프리 챠아지시키며, 그것의 브레이크 다운 전압을 높이기 위해 NMOS 트랜지스터 (13)을 부가적으로 포함한다. 상기 트랜지스터 (13)는 전원 전압 (Vcc)이 인가되는 게이트 및 드레인과 제 1 전달 회로 (110)에 접속된 소오스를 갖는다.
제 2 전달 회로 (112)는 제 1 전달 회로 (110)와 상기 핀 (PIN) 사이에 접속되며, 모드 선택 신호 (CLKcntl)에 응답하여서 상기 제 1 전달 회로 (110)으로부터의 고전압을 상기 핀 (PIN)으로 전달하며, 하나의 NAND 게이트 (10)와 2 개의 NMOS 트랜지스터들 (12) 및 (14)와 하나의 메인 펌프 회로 (11)를 포함한다.
상기 NAND 게이트 (10)는 모드 선택 신호 (CLKcntl)가 인가되는 일 입력 단자 및 상기 클럭 신호 (ψcntl)가 인가되는 타 입력 단자를 갖는다. 상기 메인 펌프 회로 (11)는 NAND 게이트 (10)의 출력에 응답하여서 상기 고전압들 (Vpp1)-(Vppn) 중 가장 높은 레벨보다 더 높은 레벨을 갖는 펌핑 전압을 출력한다. 상기 트랜지스터 (14)는 메인 펌핑 회로 (11)에 접속된 게이트 및 제 1 전달 회로 (110)와 상기 핀 (PIN) 사이에 형성된 전류 통로를 갖는다. 상기 트랜지스터 (12)는 전원 전압 (Vcc)이 인가되는 게이트와 모드 선택 신호 (CLKcntl)가 인가되는 드레인 및 트랜지스터 (14)의 게이트에 접속된 소오스를 갖는다.
정상적인 동작 모드의 경우, 측정하고자 하는 내부 고전압들을 선택하기 위한 선택 신호들 (CLKvpp1)-(CLKvppn)은 로우 레벨(예컨대, 접지 전위 Vss)로 유지되기 때문에 모드 선택 신호 (CLKcntl) 역시 로우 레벨로 유지된다. 이로 인해, 제 1 및 제 2 전달 회로들 (110) 및 (112)는 비활성화되고, 경로 선택 회로 (114)는 활성화되어 정상적인 신호 전송 라인과 디바이스 핀이 전기적으로 접속된다. 결국, 정상적인 동작을 수행할 수 있다.
반면에 테스트 동작 모드로 내부 고전압을 측정하고자 하는 경우, 예컨대 고전압 (Vpp1)을 측정하고자 하는 경우, 상기 고전압 (Vpp1)을 선택하기 위한 선택 신호 (CLKvpp1)가 로우 레벨에서 하이 레벨(예컨대, 전원 전압)로 천이되고 그 결과 모드 선택 신호 (CLKcntl) 역시 로우 레벨에서 하이 레벨로 천이된다. 이로 인해, 경로 선택 회로 (114)는 비활성화되고 그 결과 전송 라인과 디바이스 핀과 서로 전기적으로 절연 상태로 유지된다. 이때, 제 1 및 제 2 전달 회로들 (110) 및 (112)을 통해 측정하고자 하는 고전압 (Vpp1)이 디바이스 핀으로 전달되어 외부에서 측정하게 된다.
변형예
도 4는 제 2 실시예의 변형예에 따른 내부 고전압을 측정하기 위한 테스트 회로의 회로 구성을 보여주는 회로도가 도시되어 있다. 도 4에 도시된 모드 선택 회로 (100), 제 2 전달 회로 (118), 경로 선택 회로 (120) 및 NMOS 트랜지스터 (26)은 제 2 실시예의 그것과 동일한 구성 및 기능을 갖기 때문에 여기서 그것에 대한 설명은 생략한다.
제 1 전달 회로 (116)는 내부 전압들 (Vpp1)-(Vppn)을 받아들이고, 모드 선택 신호 (CLKcntl)에 응답하여서 상기 고전압들 (Vpp1)-(Vppn) 중 하나를 제 2 전달 회로 (118)을 통해서 디바이스 핀 (PIN)으로 전달하며, 복수 개의 NMOS 트랜지스터들 (29), (30), …, (31)과 하나이 NAND 게이트 (28)와 하나의 패스 펌프 회로 (32)를 포함한다. 상기 NAND 게이트 (28)는 클럭 신호 (ψcntl)가 인가되는 일 입력 단자와 모드 선택 신호 (CLKcntl)가 인가되는 타 입력 단자를 갖는다. 상기 트랜지스터들 (29), (30), …, (31)은 대응하는 고전압들 (Vpp1)-(Vppn)이 각각 인가되는 드레인들 및 게이트들과 공통 접속된 소오스들을 갖는다. 패스 펌프 회로 (32)는 상기 NMOS 트랜지스터들 (29), (30), …, (31)을 통해서 고전압들 (Vpp1)-(Vppn)을 받아들이고 상기 NAND 게이트 (28)의 출력에 응답하여서 상기 고전압들 (Vpp1)-(Vppn) 중 하나의 고전압을 상기 제 2 전달 회로 (118)로 출력한다.
본 발명에 따른 변형예의 경우, 패스 펌프 회로 (32)의 입력 단자 즉, 고전압들 (Vpp1)-(Vppn) 까지이 단자들이 서로 간섭을 주기 않도록 하기 위해 측정하고자 하는 선택된 전압 (예컨대, Vpp1)을 제외한 나머지 고전압들 (Vpp2-Vppn)은 미리 비활성화시켜야 하며, 트랜지스터들 (29), (30), …, (31)의 게이트 단자들과 드레인 단자들을 연결하여 셧오프(shut-off)되게 한다. 이로써, 패스 펌프 회로 (32)의 전압이 고전압들 (Vpp2)-(Vppn)로 누설도지 않도록 유지할 수 있다. 따라서, 디바이스 동작상 동시에 함께 활성화되는 경우 디바이스 내부 전압을 측정하는 테스트 동작 모드에서 측정하고자 하는 전압만 활성화시키기 때문에 정상적인 동작과는 다른 상태에서 고전압을 측정해야 한다. 그리고, 정상적인 동작 모드의 경우 제 2 실시예의 그것과 동일하다.
상기한 바와같이, 패키지 상태에서 디바이스 내부의 전압들을 디바이스 핀을 통해 측정할 수 있다.

Claims (15)

  1. 복수 개의 서로 다른 전압 레벨을 가지며 전원 전압의 레벨보다 낮은 레벨을 갖는 복수 개의 내부 전압들을 이용하는 반도체 장치의 내부 저전압 테스트 회로에 있어서:
    적어도 하나의 핀과;
    정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 상기 핀으로 전달하기 위한 전송 라인과;
    상기 반도체 장치가 패키지된 상태에서 상기 내부 전압들의 각 레벨을 측정하고자 할 때, 상기 내부 전압들에 각각 대응하는, 상기 내부 전압들을 선택하기 위한 선택 신호들을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호를 발생하는 모드 선택 수단과;
    상기 모드 선택 신호는 상기 선택 신호들 중 적어도 하나의 신호가 활성화될 때 활성화되며;
    상기 내부 전압들을 받아들이고, 상기 선택 신호들 중 활성화된 신호에 대응하는 내부 전압을 상기 핀으로 전달하기 위한 전달 수단 및;
    테스트 모드에서 정상적인 동작 모드로 전환될 때, 상기 모드 선택 신호에 응답하여서 상기 핀을 접지시킴으로써 상기 핀에 충전된 전압을 방전시키기 위한 방전 수단을 포함하는 것을 특징으로 하는 내부 저전압 테스트 회로.
  2. 제 1 항에 있어서,
    상기 전달 수단은 대응하는 선택 신호들에 각각 제어되는 게이트들과, 대응하는 내부 전압들이 각각 인가되는 드레인 및 상기 핀에 공통으로 접속된 소오스들을 갖는 제 1 스위치 트랜지스터들로 구성되는 것을 특징으로 하는 내부 저전압 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제 1 스위치 트랜지스터들의 공통 소오스 영역의 용량 성분이 상기 핀에 커플링되는 것을 방지하기 위해 상기 트랜지스터들의 각 소오스와 상기 핀 사이에 형성된 전류 통로 및 상기 모드 선택 신호에 제어되는 게이트를 갖는 제 2 스위치 트랜지스터를 부가적으로 포함하는 것을 특징으로 하는 내부 저전압 테스트 회로.
  4. 제 3 항에 있어서,
    상기 제 1 스위치 트랜지스터들 및 상기 제 2 스위치 트랜지스터는 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 내부 저전압 테스트 회로.
  5. 제 1 항에 있어서,
    상기 방전 수단은 상기 모드 선택 신호를 반전시키기 위한 인버터 및; 상기 인버터로부터의 반전된 신호에 제어되는 게이트 및 상기 제 2 스위치 트랜지스터의 드레인과 접지 전위 사이에 형성된 전류 통로를 갖는 제 3 스위치 트랜지스터를 포함하는 것을 특징으로 하는 내부 저전압 테스트 회로.
  6. 제 5 항에 있어서,
    상기 제 3 스위치 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 내부 저전압 테스트 회로.
  7. 제 1 항에 있어서,
    상기 모드 선택 신호에 응답하여서, 테스트 동작 모드 동안에 상기 전송 경로를 차단하고 정상적인 동작 모드시 상기 전송 경로가 상기 핀에 접속되도록 하기 위한 경로 선택 수단을 부가적으로 포함하는 것을 특징으로 하는 내부 저전압 테스트 회로.
  8. 제 7 항에 있어서,
    상기 경로 선택 수단은 상기 핀에 접속된 일 입력 단자와 상기 모드 선택 신호가 인가되는 타 입력 단자 및 출력 단자를 갖는 NOR 게이트와; 상기 NOR 게이트의 출력 단자에 접속된 인버터 및; 상기 인버터의 출력 신호에 따라 스위칭되며, 상기 핀과 상기 전송 경로 사이에 접속된 스위치를 포함하는 것을 특징으로 하는 내부 저전압 테스트 회로.
  9. 복수 개의 서로 다른 전압 레벨을 가지며 전원 전압의 레벨보다 높은 레벨을 갖는 복수 개의 고전압들을 이용하는 반도체 장치의 내부 고전압 테스트 회로에 있어서:
    적어도 하나의 핀과;
    정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 상기 핀으로 전달하기 위한 전송 라인과;
    상기 반도체 장치가 패키지된 상태에서 상기 고전압들을 각각 측정하고자 할 때, 상기 고전압들에 각각 대응하고, 상기 고전압들을 선택하기 위한 선택 신호들을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호를 발생하는 모드 선택 수단과;
    상기 모드 선택 신호는 상기 선택 신호들 중 적어도 하나의 신호가 활성화될 때 활성화되며;
    상기 내부 전압들을 받아들이고, 상기 활성화된 선택 신호에 응답하여서 상기 선택 신호에 대응하는 고전압을 출력하는 제 1 전달 수단과;
    상기 전달 수단과 상기 핀 사이에 접속되며, 상기 모드 선택 신호에 응답하여서 상기 전달 수단으로부터의 고전압을 상기 핀으로 전달하기 위한 제 2 전달 수단 및;
    상기 모드 선택 신호에 응답하여서, 테스트 모드 동안에 상기 전송 경로를 차단하고 정상적인 동작 모드시 상기 전송 경로가 상기 핀에 접속되도록 하기 위한 경로 선택 수단을 포함하는 것을 특징으로 하는 내부 고전압 테스트 회로.
  10. 제 9 항에 있어서,
    상기 제 1 전달 수단은 상기 선택 신호들에 각각 대응하는 복수 개의 NAND 게이트들 및 패스 펌프 회로들을 포함하고; 상기 각 NAND 게이트의 일 입력 단자로 클럭 신호가 인가되고 그것의 타 입력 단자로 대응하는 선택 신호가 인가되며, 대응하는 선택 신호가 활성화되는 동안에 그것의 출력 단자로 상기 클럭 신호를 출력하며; 상기 각 패스 펌프 회로는 대응하는 고전압을 받아들이고 대응하는 NAND 게이트로부터의 클럭 신호에 응답하여서 대응하는 고전압을 상기 제 2 전달 수단으로 전달하는 것을 특징으로 하는 내부 고전압 테스트 회로.
  11. 제 9 항에 있어서,
    상기 제 2 전달 수단은 상기 모드 선택 신호가 인가되는 일 입력 단자 및 상기 클럭 신호가 인가되는 타 입력 단자를 갖는 NAND 게이트와; 상기 NAND 게이트의 출력에 응답하여서 상기 고전압들 중 가장 높은 레벨보다 더 높은 레벨을 갖는 펌핑 전압을 출력하는 메인 펌프 회로와; 상기 메인 펌핑 회로에 접속된 게이트 및 상기 제 1 전달 수단과 상기 핀 사이에 형성된 전류 통로를 갖는 제 1 NMOS 트랜지스터 및; 전원 전압이 인가되는 게이트와 상기 모드 선택 신호가 인가되는 드레인 및 상기 제 1 MOS 트랜지스터의 게이트에 접속된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 내부 고전압 테스트 회로.
  12. 제 9 항에 있어서,
    상기 경로 선택 수단은 소오스, 드레인 및 게이트를 가지며, 상기 게이트로 소정 레벨의 전압이 인가되는 제 3 NMOS 트랜지스터와; 출력 단자와, 상기 모드 선택 신호가 인가되는 일 입력 단자 및 상기 제 3 NMOS 트랜지스터를 통해 상기 핀에 접속된 타 입력 단자를 갖는 NOR 게이트와; 상기 NOR 게이트의 출력 단자에 접속된 인버터 및; 상기 인버터의 출력 신호에 따라 스위칭되며, 상기 핀과 상기 전송 경로 사이에 접속된 스위치를 포함하는 것을 특징으로 하는 내부 고전압 테스트 회로.
  13. 제 12 항에 있어서,
    상기 소정 레벨의 전압은 약 7V인 것을 특징으로 하는 내부 고전압 테스트 회로.
  14. 복수 개의 서로 다른 전압 레벨을 가지며 전원 전압의 레벨보다 높은 레벨의 고전압들을 이용하는 반도체 장치의 내부 전압 테스트 회로에 있어서:
    적어도 하나의 핀과;
    정상 동작 모드 동안에 상기 반도체 장치에서 발생한 신호를 상기 핀으로 전달하기 위한 전송 라인과;
    상기 반도체 장치가 패키지된 상태에서 상기 고전압들을 각각 측정하고자 할 때, 상기 고전압들에 각각 대응하고, 상기 고전압들을 선택하기 위한 선택 신호들을 받아들여서 테스트 모드 또는 정상적인 동작 모드를 알리기 위한 모드 선택 신호를 발생하는 모드 선택 수단과;
    상기 모드 선택 신호는 상기 선택 신호들 중 적어도 하나의 신호가 활성화될 때 활성화되며;
    상기 내부 전압들을 받아들이고, 상기 모드 선택 신호에 응답하여서 상기 고전압들 중 하나를 상기 핀으로 전달하기 위한 제 1 전달 수단과;
    상기 제 1 전달 수단과 상기 핀 사이에 접속되며, 상기 모드 선택 신호에 응답하여서 상기 제 1 전달 수단으로부터의 고전압을 상기 핀으로 전달하기 위한 제 2 전달 수단 및;
    상기 모드 선택 신호에 응답하여서, 테스트 모드 동안에 상기 전송 경로를 차단하고 정상적인 동작 모드시 상기 신호 전송 경로가 상기 핀에 접속되도록 하기 위한 경로 선택 수단을 포함하는 것을 특징으로 하는 내부 고전압 테스트 회로.
  15. 제 14 항에 있어서,
    상기 제 1 전달 수단은 클럭 신호가 인가되는 일 입력 단자와 상기 모드 선택 신호가 인가되는 타 입력 단자를 갖는 NAND 게이트와; 상기 고전압들이 각각 인가되는 드레인들 및 게이트들과 공통 접속된 소오스들을 갖는 NMOS 트랜지스터들 및; 상기 NMOS 트랜지스터들을 통해서 고전압들을 받아들이고 상기 NAND 게이트의 출력에 응답하여서 상기 고전압들 중 하나의 고전압을 상기 제 2 전달 수단으로 출력하는 패스 펌프 회로를 포함하는 것을 특징으로 하는 내부 고전압 테스트 회로.
KR1019970046886A 1997-09-11 1997-09-11 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로 KR19990025314A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970046886A KR19990025314A (ko) 1997-09-11 1997-09-11 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970046886A KR19990025314A (ko) 1997-09-11 1997-09-11 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로

Publications (1)

Publication Number Publication Date
KR19990025314A true KR19990025314A (ko) 1999-04-06

Family

ID=66044185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046886A KR19990025314A (ko) 1997-09-11 1997-09-11 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로

Country Status (1)

Country Link
KR (1) KR19990025314A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618882B1 (ko) * 2005-02-01 2006-09-11 삼성전자주식회사 반도체 테스트 회로
KR100720222B1 (ko) * 2000-07-12 2007-05-21 주식회사 하이닉스반도체 내부전원전위 측정용 패드장치
CN107391411A (zh) * 2017-06-26 2017-11-24 上海雍敏信息科技有限公司 一种基于开关工作模式选择的接口电路
CN109991526A (zh) * 2017-12-30 2019-07-09 杭州广立微电子有限公司 不同电压偏置下的电容测试方法及其测试芯片、系统

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720222B1 (ko) * 2000-07-12 2007-05-21 주식회사 하이닉스반도체 내부전원전위 측정용 패드장치
KR100618882B1 (ko) * 2005-02-01 2006-09-11 삼성전자주식회사 반도체 테스트 회로
CN107391411A (zh) * 2017-06-26 2017-11-24 上海雍敏信息科技有限公司 一种基于开关工作模式选择的接口电路
CN107391411B (zh) * 2017-06-26 2024-01-02 深圳市合派电子技术有限公司 一种基于开关工作模式选择的接口电路
CN109991526A (zh) * 2017-12-30 2019-07-09 杭州广立微电子有限公司 不同电压偏置下的电容测试方法及其测试芯片、系统
CN109991526B (zh) * 2017-12-30 2024-05-03 杭州广立微电子股份有限公司 不同电压偏置下的电容测试方法及其测试芯片、系统

Similar Documents

Publication Publication Date Title
US6026039A (en) Parallel test circuit for semiconductor memory
US7205682B2 (en) Internal power supply circuit
US5859442A (en) Circuit and method for configuring a redundant bond pad for probing a semiconductor
KR100247785B1 (ko) 온-칩 전압강하 변환기를 갖는 집적회로용 스트레스 모드회로
US4860256A (en) Integrated circuit provided with switching elements for changeover to redundancy elements in a memory
KR100343283B1 (ko) 반도체 장치의 테스트 전원 공급 회로
US5672982A (en) Semiconductor integrated circuit
KR19990025314A (ko) 디바이스 핀을 이용하여 반도체 장치의 내부 전압을 측정하기위한 회로
US7466159B2 (en) Semiconductor integrated circuit having multiple semiconductor chips with signal terminals
KR910006241B1 (ko) 복수 테스트모드 선택회로
US5642364A (en) Contactless testing of inputs and outputs of integrated circuits
KR0157900B1 (ko) 집적 회로내의 입출력 장치
US7812625B2 (en) Chip test apparatus and probe card circuit
US7126326B2 (en) Semiconductor device testing apparatus, semiconductor device testing system, and semiconductor device testing method for measuring and trimming the output impedance of driver devices
KR100653682B1 (ko) 반도체 메모리 장치
KR100206714B1 (ko) 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치
KR100259172B1 (ko) 반도체 메모리 소자의 내부 전압 스위칭 회로
KR100286345B1 (ko) 문턱전압 측정 회로
KR100219545B1 (ko) 반도체장치의 입력지연 측정회로 및 측정방법
US6472902B2 (en) Semiconductor device
US7543199B2 (en) Test device
KR0146524B1 (ko) 반도체 메모리 장치
KR20080053547A (ko) 패드 수를 감소시킨 반도체 메모리 장치
KR950008454B1 (ko) 내부전원전압 발생회로
KR19990039586A (ko) 테스트 패드 수가 감소된 메모리 장치 테스트 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination