KR19990039586A - 테스트 패드 수가 감소된 메모리 장치 테스트 방법 - Google Patents
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Abstract
테스트 패드 수가 감소된 반도체 메모리 장치 테스트 방법을 기재하고 있다. 모드 레지스터 어드레스 정보를 조합하여, 다수개의 DC 레벨 전압과 연결된 전송 트랜지스터들 중 하나의 전송 트랜지스터를 스위칭함으로써, 다수개의 DC 레벨 테스트 항목을 하나의 패드를 이용하여 모니터링하거나 전압을 인가한다.
Description
본 발명은 반도체 메모리 장치의 테스트 방법에 관한 것으로, 특히 하나의 테스트 패드를 통하여 다수개의 DC 항목을 측정할 수 있는 테스트 방법에 관한 것이다
일반적인 반도체 메모리 장치는, 테스트 모드(mode)나 정상 모드와 같이 하나 이상의 모드로 구분되고, 각 모드는 어드레스 신호들이 모드 레지스터 셋(Mode Register Set, 이하, MRS)을 통해 조합됨으로써 분류된다.
도 1은 어스레스 신호들이 MRS를 통해 조합되어 발생되는 신호들을 보여주는 개략적 블록도이다.
도시된 바와 같이 MRS는, 어드레스 버퍼(도시하지 않음)를 통해 출력된 다수개의 모드 레지스터 어드레스들(MRAiB, MRAjB, MRAkB, MRAlB, MRAmB)과 상기 MRS를 인에이블하기 위한 마스터 신호(PWCBR)를 입력하여, 반도체 메모리 장치가 테스트 모드로 진입하기 위한 테스트 모드 신호들(MRSTEST, TMSET)과, 반도체 메모리 장치가 정상 모드로 진입하기 위한 정상 모드 신호(MRSET) 중 어느 하나를 선택하여 출력한다.
종래의 테스트 방법에 따르면, MRS를 통해 출력되는 상기 테스트 모드 신호들(MRSTEST, TMSET)을 입력하여 DC 용 패드 및 테스트용 패드를 선택하고 테스트를 수행하게 된다. 일반적인 반도체 장치에 있어서, 외부회로와의 전기적은 연결을 위해 반도체 칩 상에는 여러개의 패드(pad)들이 형성된다. 반도체 메모리 장치가 고집적화됨에 따른 칩의 면적 감소로 인해, 칩 내에서 패드들이 차지하는 면적이 상대적으로 증가하게 되었다. 현재의 패드 구조나 와이어 본딩(wire bonding) 방식에 따르면 패드의 크기를 줄일수가 없으므로, 칩의 스케일 다운(scale down)이 이루어질때마다 패드의 크기는 상대적으로 커지게 되며, 이에 따라 칩 내에 패드를 일정하게 배치하기 위한 공간이 부족하게 된다.
특히, 메모리 장치가 고집적화됨에 따라 테스트 방법도 복잡해져, 사용되는 프로우브 핀(probe pin)의 개수가 증가하게 되고, 한번에 테스트 할 수 있는 칩의 개수는 감소하게 되었다. 이에 따라, 스케일 다운시에는 DC용 패드와 테스트용 패드를 우선 순위를 따져 제외시키거나, 테스터에서 한번의 테스트를 위해 프로우빙하는 칩의 수를 감소시키는 방법이 사용되고 있다. 이러한 방법은, 테스트의 신뢰성 측면이나 용량측면에서 불리하게 작용한다.
본 발명이 이루고자 하는 기술적 과제는, 하나의 테스트 패드를 통하여 다수개의 DC 항목을 측정할 수 있는 테스트 방법을 제공하는 것이다.
도 1은 어스레스 신호들이 MRS를 통해 조합되어 발생되는 신호들을 보여주는 개략적 블록도이다.
도 2는 본 발명의 일 예에 따른 MRS 회로도이다.
도 3은 본 발명의 일 예에 따른 DC 발생회로도이다.
도 4는 본 발명의 일 예에 따른 테스트 모드회로도이다.
도 5는 본 발명의 일 예에 따른 DC 패드 선택방법을 설명하기 위해 도시한 도면이다.
도 6은 본 발명의 일 예에 따른 테스트 모드에서 모드 레지스터 어드레스들의 코딩방법을 설명하기 위해 도시한 도면이다.
상기 과제를 이루기 위하여 본 발명은, 모드 레지스터 어드레스 정보를 조합하여, 다수개의 DC 레벨 전압과 연결된 전송 트랜지스터들 중 하나의 전송 트랜지스터를 스위칭함으로써, 다수개의 DC 레벨 테스트 항목을 하나의 패드를 이용하여 모니터링하거나 전압을 인가한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명의 일 예에 따른 MRS 회로도이다.
도 2를 참조하면, 본 발명의 일 예에 따른 MRS는, 모드 레지스터 어드레스들 예를 들어, MRA4B∼MRA8B 과, MRS를 인에이블하기 위한 마스터 신호(PMRS)와, 반도체 소자 구동시 논리 하이로 인에이블되는 칩 인에이블 신호(PVCCH)를 입력하여, 제1 내지 제4 테스트 모드 신호들(TMSET0, TMSET1, TMSET2, MRSTEST)과, 정상 모드 신호(MRSET)를 출력한다. 이를 위해 상기 MRS는 복수개의 논리합 게이트들(OR gates)과, 논리곱 게이트(AND gates)들, 인버터들을 조합하여 구성된다. 도시된 바와 같이, 모드 레지스터 어드레스들 중 MRA7B와 MRA8B에 의해 제2 및 제3 테스트 모드 제어신호(TMSET1, TMSET2)가 발생된다.
도 3은 본 발명의 일 예에 따른 DC 발생회로도이다.
도 3을 참조하면, 모드 레지스터 어드레스들 중 MRA13B를 입력하여 DC 전압레벨(MRA13BD)을 발생시킨다.
도 4는 본 발명의 일 예에 따른 테스트 모드 회로도이다.
도 4를 참조하면, 상기 도 1 및 도 2에 도시된 회로들로부터 출력되는 제1 내지 제4 테스트 모드 신호들(TMSET0, TMSET1, TMSET2, MRSTEST), 정상 모드 신호(MRSET), DC 전압레벨(MRA13BD) 및 모드 레지스터 어드레스들(MRA9B∼13B, MRAiB)을 입력하여 전송 트랜지스터 구동신호를 발생시킨다.
도 5는 본 발명의 일 예에 따른 DC 패드 선택방법을 설명하기 위해 도시한 도면이다.
도 5를 참조하면, DC 발생 제어회로를 통해 발생되는 DC 발생 제어신호를 입력하여 각 DC 라인들과 연결되어 있는 전송 트랜지스터들을 스위칭함으로써, DC 테스트 항목을 선택한다. 따라서, 하나의 패드를 통해 하나의 DC 항목을 모니터링(monitoring)하거나 인가(forcing)하는 것이 가능하다.
도 6은 본 발명의 일 예에 따른 테스트 모드에서 모드 레지스터 어드레스들의 코딩방법을 설명하기 위해 도시한 도면이다.
도 6에 도시된 바와 같이, 다수개 예컨대 8개의 DC 항목(VREF, VREFA, VREFP, AIVC, PIVC, VBL, VPP, VBB)들이 6 개의 어드레스(A7∼A12)를 조합하여 표현될 수 있으며, 하나의 어드레스(A13)의 하이(H) 또는 로우(L) 상태에 따라 모니터링과 전압인가가 결정될수 있다.
언급된 바와 같이 본 발명에 따르면, MRS 의 어드레스 예를 들어, MRA7B와 MRA8B를 이용하여 제2 및 제3 테스트 모드 신호(TMSET1, TMSET2)를 발생시키고, MRA9B∼MRA13B에 의해 제어되는 도 4에 도시된 회로를 스위칭하여, 도 4에 도시된 낸드 게이트들과 도 5에 도시된 전송 트랜지스터들을 제어함으로써, DC 레벨을 모니터링하고 인가한다.
웨이퍼 테스트 시 DC 레벨의 모니터링과 전압인가를 위해 각 테스트 단계에서 도 6에 도시된 것과 같은 방법으로 어드레스 정보를 조합하고, MRS 명령어(PMRS 'H')를 이용하여 테스트 모드를 지정하면, 각각의 어드레스 정보에 의해 제2 및 제3 테스트 모드 신호(TMSET1, TMSET2)가 하이로 인에이블된다. 이와 같이, 제2 및 제3 테스트 모드 신호(TMSET1, TMSET2)가 하이로 인에이블된 상태에서, 테스트 모드 어드레스(MRA9B∼MRA12B)의 조합에 의해 8개의 전송 트랜지스터들 중 하나의 전송 트랜지스터가 하이로 인에이블된다. 따라서, 하이로 인에이블된 전송 트랜지스터와 연결된 DC 발생기의 레벨을 모니터링하거나, 도 3의 MRA13B(A13 'L')에 의해 발생되는 DC 레벨을 끊고 외부에서 인가 할 수 있다. 이와 같은 하나의 테스트 항목을 마친 후, 다음 항목을 측정하려면 언급된 순서를 반복한다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 따르면, 다수개의 DC 레벨 테스트 항목을 하나의 패드를 이용하여 모니터링하거나 인가 할 수 있다. 따라서, 테스트 패드의 개수를 감소시키면서도 원하는 DC 항목을 충분히 테스트할 수 있다.
Claims (1)
- 모드 레지스터 어드레스 정보를 조합하여, 다수개의 DC 레벨 전압과 연결된 전송 트랜지스터들 중 하나의 전송 트랜지스터를 스위칭함으로써, 다수개의 DC 레벨 테스트 항목을 하나의 패드를 이용하여 모니터링하거나 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019970059735A KR19990039586A (ko) | 1997-11-13 | 1997-11-13 | 테스트 패드 수가 감소된 메모리 장치 테스트 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970059735A KR19990039586A (ko) | 1997-11-13 | 1997-11-13 | 테스트 패드 수가 감소된 메모리 장치 테스트 방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR19990039586A true KR19990039586A (ko) | 1999-06-05 |
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ID=66087538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970059735A KR19990039586A (ko) | 1997-11-13 | 1997-11-13 | 테스트 패드 수가 감소된 메모리 장치 테스트 방법 |
Country Status (1)
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| KR (1) | KR19990039586A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100870423B1 (ko) * | 2007-06-27 | 2008-11-26 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| KR100967101B1 (ko) * | 2008-07-14 | 2010-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
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1997
- 1997-11-13 KR KR1019970059735A patent/KR19990039586A/ko not_active Application Discontinuation
Cited By (5)
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| KR100870423B1 (ko) * | 2007-06-27 | 2008-11-26 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US7684269B2 (en) | 2007-06-27 | 2010-03-23 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| KR100967101B1 (ko) * | 2008-07-14 | 2010-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
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