KR100474986B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR100474986B1
KR100474986B1 KR1019970029311A KR19970029311A KR100474986B1 KR 100474986 B1 KR100474986 B1 KR 100474986B1 KR 1019970029311 A KR1019970029311 A KR 1019970029311A KR 19970029311 A KR19970029311 A KR 19970029311A KR 100474986 B1 KR100474986 B1 KR 100474986B1
Authority
KR
South Korea
Prior art keywords
internal voltage
transistor
voltage
circuit
semiconductor device
Prior art date
Application number
KR1019970029311A
Other languages
English (en)
Other versions
KR19990005138A (ko
Inventor
김우섭
황석원
소병세
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970029311A priority Critical patent/KR100474986B1/ko
Publication of KR19990005138A publication Critical patent/KR19990005138A/ko
Application granted granted Critical
Publication of KR100474986B1 publication Critical patent/KR100474986B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

외부 전원으로부터 인가되는 외부 전압을 입력하여 칩 회로를 구성하고 있는 내부 회로에 적합하게 소정의 내부 전압을 발생하고, 외부 전원으로부터 인가되는 전류의 량을 감지하여 전류의 량이 소정의 한계치 이상인 경우에는 내부 전압을 칩 내부 회로에 인가하지 않는 과전류 감지 회로를 구비하는 반도체 장치가 개시되어 있다. 본 발명에 의하면 내부 전압 라인에 형성되는 전류를 측정하고 내부 전압 라인에 형성되는 전류의 량이 소정의 한계치 이상이 되는 경우에는 내부 전압을 발생시키는 회로의 동작을 디스에이블시키어 과도한 전류가 내부 회로에 인가되는 것을 방지할 수가 있으므로 액티브 상태에서 동작할 때나 번인 테스트 중에 발생하는 과도한 전류가 인가되는 경우에도 칩 회로의 신뢰성을 보장할 수 있는 효과를 가진다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로서, 특히 번인 테스트(Burn-In Test)중 불량인 반도체 장치에 의해 발생되는 과도한 전류가 인가되는 경우에도 신뢰성을 보장할 수 있는 반도체 장치에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 더욱 복잡하고 축소된 회로를 좀더 작은 면적에 넣어야 하는 제조 공정이 요구된다. 따라서 반도체 장치는 평면적인 축소 및 수직적인 축소가 요구되며, 더욱 축소된 미세한 패턴(Pattern), 심한 단차 등으로 인한 공적의 복잡함 때문에, 제조 완료된 제품에 대한 신뢰도 및 품질의 보장이 더욱 중요시되고 있는 추세이다.
반도체 장치의 내부 회로의 신뢰성을 보장하기 위하여 반도체 장치에 스트레스를 가하는 번인 테스트(Burn-In Test)를 진행한다. 번인 테스트는 여러 개, 즉 수십 내지 수백 개의 반도체 장치를 번인 테스트 보드(Board)에 탑재시켜 번인 챔버(Chamber)에 넣고 가혹한 번인 테스트 스트레스, 예를 들면 높은 온도, 높은 전압, 및 여러 가지 신호, 등을 인가하면서 수십 시간 테스트를 하는 것이다. 그리하여 번인 테스트 스트레스에 의해서 반도체 장치의 내부의 접속이 약한 부분이나 또는 결함을 가진 부분들은 파괴되고, 전기적 테스트에 의해서 상기 내부의 접속이 약한 부분이나 또는 결함을 가진 부분들은 파괴되어 불량이 된 반도체 장치를 분별해낸다. 이와 같은 번인 테스트는 잠재적인 불량을 사전에 제거하여 반도체 장치의 질적 향상 및 신뢰도를 높여 장기간, 즉 예컨대 평균 약 25년간, 고장 없이 사용할 수 있도록 보장하기 위한 것으로서, 모든 반도체 장치 제조회사에서 널리 사용되는 기술이다.
번인 테스트의 효율성은 테스트 시에 드는 비용의 측면에서 볼 때, 동시에 얼마나 많은 반도체 장치에 번인 스트레스를 가할 수 있는 가에 의해서 결정이 된다. 따라서 번인 테스트 장비는 여러 개의 번인 보드를 탑재시키는 챔버와 신호를 발생시키는 신호 드라이버(Signal Driver) 및 전압을 공급하는 전원(Power Supply)으로 구성되어 있다. 한 대의 번인 테스트 장비의 챔버에는 수 십장의 번인 보드가 탑재될 수 있고, 한 장의 번인 보드는 수 백 개의 반도체 장치를 탑재하고 있으므로, 동시에 번인 스트레스를 가하게 되는 반도체 장치의 수는 수 천 개에서 많은 경우에는 수 만개가 된다. 따라서 동시에 번인 테스트되는 많은 반도체 장치마다 독립적으로 신호 및 전압을 공급하기 위한 신호의 드라이버 및 전원을 구성하는 것은 번인 테스트 장비의 제약 및 번인 테스트 장비의 가격의 상승에 따라서 불가능하다. 그러므로 일반적으로 한 대의 번인 테스트 장비의 챔버에 탑재되어 있는 수십장의 번인 보드들은 제한된 신호 드라이버 및 전원을 공유하여 사용한다. 결과적으로 한 대의 신호 드라이버 및 전원을 수 백 개의 반도체 장치가 공유하게 된다.
번인 테스트의 효율성을 향상시키기 위하여, 한 개의 신호 드라이버 및 전원이 여러 개의 반도체 장치를 구동하게 됨에 따라서 다음과 같은 문제점이 발생하게 된다. 번인 테스트를 하면서 잠재적인 불량, 즉 접속이 약한 부분 또는 결함 부분이 있는 부분이 파괴되면 과다한 전류가 흐르게 된다. 과다한 전류의 량이 전원의 용량 을 초과하지 않으면 큰 문제없이 번인 테스트가 진행되지만, 전원의 용량 이상으로 전류의 량이 흐르게 되면 과도한 전류로부터 번인 테스트 장비를 보호하기 위한 퓨즈가 끊어져 번인 테스트가 중단된다. 경우에 따라서는 한 개의 반도체 장치라도 전원 단자와 접지 단자 사이가 파괴되어 약하게 단락되면 장시간 번인 테스트가 진행되면서 번인 보드에 탑재되어 있는 모든 반도체 장치에 손상을 주어 모든 반도체 장치가 타거나 불량이 되어 번인 테스트의 진행을 방해하거나 정상인 반도체 장치를 손상시키는 문제가 발생이 된다.
따라서 본 발명의 목적은 반도체 장치에 있어서, 번인 테스트 중에 발생하는 과도한 전류가 인가되는 경우에도 신뢰성을 보장할 수 있는 반도체 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 장치는 외부 전원 단자로부터 인가되는 외부 전압을 입력하여 상기 반도체 장치를 구성하고 있는 내부 회로에 적합하게 소정의 내부 전압을 발생하고, 상기 내부 전압 라인에 인가되는 전류의 량을 감지하여 상기 전류의 량이 소정의 한계치 이상인 경우에는 상기 내부 전압을 상기 반도체 장치를 구성하고 있는 상기 내부 회로에 인가하지 않는 과전류 감지 회로를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 대하여 자세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치에 있어서 과전류 감지 회로의 블록도를 나타내고 있다.
도 1을 참조하면 반도체 장치에 있어서 과전류 감지 회로는 내부 전압 발생 회로(100)와 전류 감지 회로(200)를 구비한다.
내부 전압 발생 회로(100)는 프레그 신호(FLAG)에 의해서 제어되어 외부 전원 단자(EVCC)로부터 외부 전압을 입력하여 해당되는 반도체 장치를 구성하고 있는 내부 회로에 적합하도록 설정되어 있는 소정의 내부 전압(IVCC)을 발생시킨다. 내부 전압 발생 회로(100)는 프레그 신호(FLAG)가 하이('H') 레벨일 경우에만 인에이블되어 외부 전원 단자(EVCC)로부터 외부 전압을 입력하여 해당되는 반도체 장치를 구성하고 있는 내부 회로에 적합하도록 설정되어 있는 소정의 내부 전압(IVCC)을 발생시킨다.
전류 감지 회로(200)는 내부 전압 발생 회로(100)로부터 발생되는 내부 전압(IVCC) 라인에 흐르는 전류를 감지하여 내부 전압(IVCC) 라인에 흐르는 전류의 량이 해당되는 반도체 장치가 견딜 수 있는 한계 전류의 값(IMAX) 이상인 경우에만 이를 감지하여 프레그 신호(FLAG)를 로우('L') 레벨로 액티브 시켜 출력한다.
도 2는 도 1의 동작을 설명하기 위하여 각 신호들의 타이밍도를 나타내고 있다.
도 2에서 알 수 있는 바와 같이, 반도체 장치를 기입 및 독출 동작 등에 의하여 동작시키거나, 번인 테스트를 진행하면서 정상적으로 전류가 흐르는 경우에는 전류 감지 회로(200)로부터 출력되는 하이('H') 레벨의 프레그 신호(FLAG)에 의해서 내부 전원 발생 회로(100)는 인에이블되어 외부 전원 단자(EVCC)로부터 공급되는 외부 전압을 입력하여 해당되는 반도체 장치에 적합한 레벨의 내부 전압(IVCC)을 발생시켜 공급한다. 그러나 반도체 장치가 동작하면서 비정상적으로 과도한 전류가 흐르는 경우, 예를 들어 번인 테스트를 하면서 잠재적인 불량, 예컨대 접속이 약한 부분 혹은 결함 부분이 있는 부분이 파괴되어 한계치(IMAX) 이상의 과다한 전류가 흐르는 경우에는, 전류 감지 수단(200)에서 이를 감지하여 로우('L') 레벨의 프레그 신호(FLAG)를 발생시키고, 이에 따라 내부 전압 발생 회로(100)는 디스에이블 되어 내부 전압(IVCC)의 레벨을 오프(OFF)시켜 결과적으로 해당되는 반도체 장치의 내부 회로에 전압이 인가되지 않도록 한다.
도 3은 도 1에 있어서 내부 전압 발생 회로(100)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 3을 참조하면, 내부 전압 발생 회로(100)의 구체적인 일 실시예에 따른 회로는 스탠바이(Standby) 내부 전압 발생부(110), 액티브(Active) 내부 전압 발생부(140), 및 스위칭부(190)를 구비한다.
스탠바이 내부 전압 발생부(110)는 내부 회로가 스탠바이 상태에 있을 경우에 내부 전압(IVCC)을 발생시킨다. 스탠바이 내부 전압 발생부(110)는 차동 증폭부(120), 및 구동수단(130)으로써 구성되어 있다.
차동 증폭부(120)는 전류 미러(Current Mirror) 형(Type)으로서, 트랜지스터들(P1,P2,N1,N2)로써 구성되어 있는 비교기(122)와 전류 전원을 제어하는 트랜지스터(N3)를 구비한다.
비교기(122)는 소정의 기준 전압(VREF)과 내부 전압(IVCC)을 입력하여 이들의 차이에 따라 발생되는 전류를 출력 단자(124)로 출력한다. 여기서 출력 단자(124)로부터 출력되는 전류의 구동 능력은 내부 전압(IVCC)이 소정의 기준 전압(VREF)과 동일해질 경우에 가장 최대가 되며, 이는 또한 정전류원으로서 동작하는 트랜지스터(N3)를 통하여 흐르는 전류량에 비례한다.
구동 수단(130)은 내부 전압(IVCC)을 공급하기 위한 것이다.
구동 수단(130)은 외부 전원 단자(EVCC)와 비교기(122)의 한 입력 단자인 내부 전압(IVCC) 단자 사이에 접속되어 있으며 출력 단자(124)에 의해서 게이팅 되는 트랜지스터(P3)로써 구성되어 있다.
구동 수단(130)을 구성하고 있는 트랜지스터(P3)는 외부 전원 단자(EVCC)와 비교기(122)의 한 입력 단자인 내부 전압(IVCC) 단자 사이에 접속되어 있으며 출력 단자(124)에 의해서 게이팅되어, 비교기(122)의 내부 전압(IVCC) 단자와 출력 단자(124) 사이의 피드백(Feedback) 회로를 구성하고 있다. 따라서, 비교기(122)의 내부 전압(IVCC) 단자에 접속되어 있는 부하 회로들에 의해서 내부 전압(IVCC)의 값이 기준 전압(VREF)의 값 이하로 강하하게 되면, 비교기(122)의 출력 단자(124)의 전압값이 급속히 강하하게 된다. 비교기(122)의 출력 단자(124)는 구동 수단(130)을 구성하고 있는 트랜지스터(P3)의 게이트 단자에 접속되어 있으므로, 비교기(122)의 출력 단자(124)의 전압값이 급속히 강하되어 음의 값을 가지게 되면 트랜지스터(P3)는 턴 온(Turn On) 되어 내부 전압(IVCC) 단자의 전압값을 상승시키게 된다.
액티브 내부 전압 발생부(140)는 내부 회로가 액티브 상태에 있을 경우 즉 기입 및 독출 동작의 상태에 있을 경우에 내부 전압(IVCC)을 발생시킨다. 액티브 내부 전압 발생부(140)는 차동 증폭부(150), 제어 수단들(160,170)및 구동수단(180)으로써 구성되어 있다.
차동 증폭부(150)는 전류 미러(Current Mirror) 형(Type)으로서, 트랜지스터들(P4,P5,N4,N5)로써 구성되어 있는 비교기(152)와 전류 전원을 제어하는 트랜지스터(N6)를 구비한다.
비교기(152)는 소정의 기준 전압(VREF)과 내부 전압(IVCC)을 입력하여 이들의 차이에 따라 발생되는 전류를 출력 단자(154)로 출력한다. 여기서 출력 단자(154)로부터 출력되는 전류의 구동 능력은 내부 전압(IVCC)이 소정의 기준 전압(VREF)과 동일해질 경우에 가장 최대가 되며, 이는 또한 정전류원으로서 동작하는 트랜지스터(N6)를 통하여 흐르는 전류량에 비례한다.
제어 수단들(160,170)은 제어 신호들(A,B)을 각각 입력하여 액티브 내부 전압 발생부(140)가 칩 회로가 액티브 상태에 있을 경우에만 동작하도록 제어하기 위한 것이다.
제어 수단(160)은 트랜지스터들(P7,P8,P9,N8)로써 구성되어 있다. 제어 수단(160)은 내부 회로가 액티브 상태에서 기입 및 독출 동작을 수행하는 경우에 로우('L') 레벨이 되는 제어 신호(A)에 의해서 액티브 내부 전압 발생부(140)를 인에이블시킨다.
제어 수단(170)은 트랜지스터들(P10,N9)로써 구성되어 있다. 제어 수단(170)은 내부 회로가 액티브 상태에서 기입 및 독출 동작을 수행하고 나면 하이('H') 레벨이 되는 제어 신호(B)에 의해서 액티브 내부 전압 발생부(140)의 동작을 중단시킨다.
구동 수단(180)은 내부 전압(IVCC)을 공급하기 위한 것이다.
구동 수단(180)은 외부 전원 단자(EVCC)와 비교기(152)의 한 입력 단자인 내부 전압(IVCC) 단자 사이에 접속되어 있으며 출력 단자(154)에 의해서 게이팅 되는 트랜지스터(P6)로써 구성되어 있다.
구동 수단(180)을 구성하고 있는 트랜지스터(P6)는 외부 전원 단자(EVCC)와 비교기(152)의 한 입력 단자인 내부 전압(IVCC) 단자 사이에 접속되어 있으며 출력 단자(154)에 의해서 게이팅되어, 비교기(152)의 내부 전압(IVCC) 단자와 출력 단자(154) 사이의 피드백(Feedback) 회로를 구성하고 있다. 따라서, 비교기(152)의 내부 전압(IVCC) 단자에 접속되어 있는 부하 회로들에 의해서 내부 전압(IVCC)의 값이 기준 전압(VREF)의 값 이하로 강하하게 되면, 비교기(152)의 출력 단자(154)의 전압값이 급속히 강하하게 된다. 비교기(152)의 출력 단자(154)는 구동 수단(180)을 구성하고 있는 트랜지스터(P6)의 게이트 단자에 접속되어 있으므로, 비교기(152)의 출력 단자(154)의 전압값이 급속히 강하되어 음의 값을 가지게 되면 트랜지스터(P6)는 턴 온(Turn On) 되어 내부 전압(IVCC) 단자의 전압값을 상승시키게 된다.
스위칭부(190)는 액티브 내부 전원 발생부(140)를 구성하고 있는 전류 전원을 제어하는 역할을 하는 트랜지스터(N6)와 접지 단자(GND) 사이에 직렬로 접속되어 있으며 프레그 신호(FLAC)에 의해서 게이팅되어 있는 트랜지스터(N7)로써 구성되어 있다. 여기서 프레그 신호(FLAG)는 전류 감지 회로(200)로부터 출력되는 신호이다.
도 4는 도 1에 있어서 전류 감지 회로(200)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 4를 참조하면 전류 감지 회로(200)의 구체적인 일 실시예에 따른 회로는 전류-전압 전환기(210), 및 인버터(220)로써 구성되어 있다.
인버터(220)는 전류-전압 전환기로부터 출력되는 신호를 입력하여 이를 인버팅 하여 프레그 신호(FLAG)로서 출력한다.
전류-전압 전환기(210)는 내부 전압(IVCC)을 입력하여 내부 전압(IVCC) 라인에 흐르는 전류의 량에 비례하는 레벨의 크기를 가지는 전압 신호로 전환하여 출력한다.
전류-전압 전환기(210)는 트랜지스터들(N10,N11,N12,N13)로써 구성되어 있다.
트랜지스터(N10)는 내부 전압(IVCC) 단자에 드레인 단자와 게이트 단자가 접속되어 있다.
트랜지스터(N11)는 외부 전압 단자(EVCC)에 드레인 단자가 접속되어 있고 내부 전압(IVCC) 단자에 의해서 게이팅되어 있다.
트랜지스터(N12)는 트랜지스터(N10)의 소오스 단자와 접지 단자(GND) 사이에 접속되어 있으며 트랜지스터(N11)의 소오스 단자에 게이트 단자가 접속되어 있다.
트랜지스터(N13)는 트랜지스터(N11)의 소오스 단자와 접지 단자(GND) 사이에 접속되어 있으며 트랜지스터(N11)의 소오스 단자에 게이트 단자가 접속되어 있다.
전류-전압 전환기(210)는 전류를 측정하기 위하여 전류 미러(Current Mirror) 형태의 회로 구성을 가진다. 따라서 내부 전압(IVCC)에 의해서 내부 전압(IVCC) 라인에 형성되는 전류(Iivcc)는 아래의 식에 나타나 있는 바와 같이 트랜지스터(N13)를 통과하는 전류와 동일한 값을 가진다. 여기서 β는 트랜지스터(N13)의 크기(Size)에 따라 결정되는 상수이다.
[수학식 1]
그리고 트랜지스터(N13)를 통과하는 전류(Ids13)의 량이 커질수록 트랜지스터(N13)의 게이트 전압(Vgs13)은 아래의 식에 나타나 있는 바와 같이 증가하게 된다.
[수학식 2]
위의 식들에서 알 수 있는 바와 같이 내부 전압(IVCC) 라인에 형성되는 전류(Ids13)의 값에 대하여 전류-전압 전환기(210)로부터 출력되는 전압(Vgs13) 신호의 레벨을 계산할 수 있다. 따라서 내부 전압(IVCC) 라인에 형성되는 전류의 량이 소정의 한계치인 경우에 대하여 다음 단의 인버터(220)의 출력을 로우('L') 레벨로 만들 수 있는 레벨의 전압이 전류-전압 전환기(210)로부터 출력되도록 트랜지스터(N13)의 크기를 조절하여 구성하므로써, 내부 전압(IVCC) 라인에 형성되는 과도한 전류를 감지할 수 있다.
이와 같이 도 1 내지 도 4를 참조하면, 본 발명에 따른 반도체 장치에 있어서의 과전류 감지 회로는 내부 회로가 액티브 상태에서 동작할 때나 번인 테스트시에 형성되는 과도한 전류를 감지하여 이러한 과도한 전류가 내부 회로에 인가되는 것을 차단시킨다. 따라서 액티브 상태에서 동작할 때나 번인 테스트 중에 발생하는 과도한 전류가 인가되는 경우에도 신뢰성을 보장할 수 있다.
본 발명에 의하면, 내부 전압 라인에 형성되는 전류를 측정하고 내부 전압 라인에 형성되는 전류의 량이 소정의 한계치 이상이 되는 경우에는 내부 전압을 발생시키는 회로의 동작을 디스에이블시키어 과도한 전류가 내부 회로에 인가되는 것을 방지할 수가 있다. 따라서 액티브 상태에서 동작할 때나 번인 테스트 중에 발생하는 과도한 전류가 인가되는 경우에도 신뢰성을 보장할 수 있다.
도 1은 본 발명의 실시예에 따른 과전류 감지회로를 포함하는 반도체 장치의 블록도이다.
도 2는 도 1의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3은 도 1에 있어서 내부 전압 발생 회로의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 4는 도 1에 있어서 전류 감지 회로의 구체적인 일 실시예에 따른 회로의 회로도이다.
* 도면의 부호에 대한 자세한 설명
FLAG: 프레그 신호, EVCC: 외부 전원 전압 단자,
IVCC: 내부 전압, IMAX: 한계치 전류,
IIVCC: 내부 전압 라인 전류, GND: 접지 단자,
P1 내지 P10: PMOS 트랜지스터들, N1 내지 N10: NMOS 트랜지스터들.

Claims (14)

  1. 반도체 장치에 있어서,
    외부 전원으로부터 인가되는 외부 전압을 입력하여 상기 반도체 장치를 구성하고 있는 내부 회로로 인가될 소정의 내부 전압을 발생하는 내부 전압 발생 회로; 및
    상기 내부 전압의 라인으로부터 흐르는 전류의 량을 감지하여 상기 전류의 량이 소정의 한계치 이상인 경우에는 상기 내부 회로로 상기 내부 전압을 인가하지 않는 과전류 감지 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 과전류 감지 회로는
    상기 내부 전압의 라인에 흐르는 전류의 량을 측정하여 상기 전류의 량이 상기 소정의 한계치 이상인 경우에는 프레그 신호를 액티브시키는 것을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 내부 전압 발생 회로는 상기 프레그 신호가 하이 레벨일 경우에만 인에이블되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 과전류 감지 회로는 상기 내부 전압의 라인에 흐르는 전류를 감지하여 이의 상태를 전압 레벨로 전환하여 출력하는 전류 전압 전환기로써 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 과전류 감지 회로는
    상기 외부 전원이 그 소스에 연결되고 상기 내부 전압이 그 게이트에 연결되는 제 1 트랜지스터;
    상기 내부 전압이 그 소스 및 그 게이트에 연결되는 제 2 트랜지스터;
    상기 제 1 트랜지스터의 드레인이 그 드레인 및 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제 3 트랜지스터;
    상기 제 2 트랜지스터의 드레인이 그 드레인에 연결되고 상기 제3 트랜지스터의 게이트가 그 게이트에 연결되고 상기 접지 전압이 그 소스에 연결되는 제 4 트랜지스터; 및
    상기 제 1 트랜지스터과 상기 제3 트랜지스터의 드레인들에 그 입력이 연결되어 상기 프레그 신호를 출력하는 인버터로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 제 1 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 제 2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서, 상기 제 3 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  9. 제 5 항에 있어서, 상기 제 4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제 3 항에 있어서, 상기 내부 전압 발생 회로는
    상기 반도체 장치가 스탠바이 상태에 있을 경우, 기준 전압과 상기 내부 전압을 비교하여 상기 내부 전압을 구동하는 스탠바이 내부 전압 발생부;
    상기 반도체 장치가 액티브 상태에 있을 경우, 제어 신호들에 응답하여 상기 기준 전압과 상기 내부 전압을 비교하여 상기 내부 전압을 구동하는 액티브 내부 전압 발생부; 및
    상기 프레그 신호에 따라 상기 액티브 내부 전압 발생부의 동작을 인에이블시키는 스위칭부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 스탠바이 내부 전압 발생부는
    상기 기준 전압과 상기 내부 전압을 비교하여 상기 기준 전압과 상기 내부 전압의 차이에 비례하는 레벨의 값을 가지는 신호를 출력 단자로 출력하는 차동 증폭부; 및
    상기 외부 전원과 상기 내부 전압 사이에 접속되어 있으며, 상기 차동 증폭부의 상기 출력 단자로부터 출력되는 신호에 따라 인에이블되어 상기 외부 전원으로부터 상기 내부 전압을 공급하는 구동 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 액티브 내부 전압 발생부는
    상기 기준 전압과 상기 내부 전압을 입력하여 비교하여 상기 기준 전압과 상기 내부 전압의 차이에 비례하는 레벨의 값을 가지는 신호를 출력 단자로 출력하는 차동 증폭부;
    상기 제어 신호들을 입력하여 상기 반도체 장치가 액티브 상태로 동작하는 경우에만 상기 차동 증폭부를 인에이블시키는 제어 수단; 및
    상기 외부 전원과 상기 내부 전압 사이에 접속되어 있으며, 상기 차동 증폭부의 상기 출력 단자로부터 출력되는 신호에 따라 인에이블되어 상기 외부 전원으로부터 상기 내부 전압을 공급하는 구동 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 스위칭부는 상기 액티브 내부 전압 발생기를 구성하고 있는 상기 차동 증폭부와 상기 접지 단자 사이에 직렬로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 스위칭부는 상기 액티브 내부 전압 발생기를 구성하고 있는 상기 차동 증폭부와 상기 접지 단자 사이에 접속되어 있고 상기 프레그 신호에 의해 게이팅되어 있는 NMOS 트랜지스터로써 구성되어 있는 것을 특징으로 하는 반도체 장치.
KR1019970029311A 1997-06-30 1997-06-30 반도체장치 KR100474986B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970029311A KR100474986B1 (ko) 1997-06-30 1997-06-30 반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970029311A KR100474986B1 (ko) 1997-06-30 1997-06-30 반도체장치

Publications (2)

Publication Number Publication Date
KR19990005138A KR19990005138A (ko) 1999-01-25
KR100474986B1 true KR100474986B1 (ko) 2005-06-27

Family

ID=37303134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970029311A KR100474986B1 (ko) 1997-06-30 1997-06-30 반도체장치

Country Status (1)

Country Link
KR (1) KR100474986B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100996186B1 (ko) 2008-11-06 2010-11-24 주식회사 하이닉스반도체 내부 전압 생성회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001406A (ko) * 1991-06-20 1993-01-16 시기 모리야 반도체 장치 및 내부 전원선의 전위 모니터 방법
KR940027274A (ko) * 1993-05-24 1994-12-10 김광호 전원 장치의 과전류 보호회로
JPH0996652A (ja) * 1995-09-29 1997-04-08 Aiwa Co Ltd 過電流検出回路
KR970029750A (ko) * 1995-11-10 1997-06-26 김광호 전압레벨 검출회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001406A (ko) * 1991-06-20 1993-01-16 시기 모리야 반도체 장치 및 내부 전원선의 전위 모니터 방법
KR940027274A (ko) * 1993-05-24 1994-12-10 김광호 전원 장치의 과전류 보호회로
JPH0996652A (ja) * 1995-09-29 1997-04-08 Aiwa Co Ltd 過電流検出回路
KR970029750A (ko) * 1995-11-10 1997-06-26 김광호 전압레벨 검출회로

Also Published As

Publication number Publication date
KR19990005138A (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
US6118293A (en) High resolution (quiescent) supply current system (IDD monitor)
KR940008286B1 (ko) 내부전원발생회로
JP4074697B2 (ja) 半導体装置
US9285417B2 (en) Low-voltage IC test for defect screening
US6756804B2 (en) Semiconductor integrated circuit device
JP4290370B2 (ja) ディスプレイを駆動する駆動デバイス及び駆動デバイスを含むディスプレイ装置
US5731700A (en) Quiescent power supply current test method and apparatus for integrated circuits
KR100561557B1 (ko) 누설 전류 보상회로를 구비하는 테스터 모듈, 집적회로 테스터 및 그 조작 방법
JP2914346B2 (ja) 半導体装置
KR100474986B1 (ko) 반도체장치
KR100576492B1 (ko) 패키지 레벨에서 반도체 소자의 내부 ｄｃ 바이어스 측정장치
US6744271B2 (en) Internal generation of reference voltage
KR100647473B1 (ko) 멀티 칩 패키지 반도체 장치 및 불량 검출방법
US7802141B2 (en) Semiconductor device having one-chip microcomputer and over-voltage application testing method
WO2020217925A1 (ja) 半導体集積回路装置および半導体集積回路装置の検査方法
US6972612B2 (en) Semiconductor device with malfunction control circuit and controlling method thereof
JP4814614B2 (ja) 半導体集積回路及びその検査方法
KR100689804B1 (ko) 반도체 메모리 장치의 고전압 발생회로
JP2773709B2 (ja) 半導体装置の試験方法および試験装置
JP3025476B2 (ja) 半導体集積回路
KR100554846B1 (ko) 네가티브 워드라인 전압 검출 회로
KR100470989B1 (ko) 검증용프로우브카드
JP2000147071A (ja) アナログ回路の特性検査装置
KR950015176B1 (ko) 테스트가 용이한 반도체 칩
JP2001053232A (ja) 半導体集積回路及びそのテスト方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee