KR20210107411A - 반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지 - Google Patents

반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지 Download PDF

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Abstract

본 개시에 따르면, 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하는 방법은, 각각이 복수의 반도체 칩들 중 적어도 2개의 반도체 칩들의 조합을 나타내는 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호를 센싱하는 단계, 센싱된 복수의 전기 신호들을 기초로 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호의 세기를 획득하는 단계 및 획득된 복수의 전기 신호들을 이용해 반도체 패키지에 대한 테스트 결과를 출력하는 단계를 포함할 수 있다.

Description

반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지{SEMICONDUCTOR PACKAGE TEST METHOD, SEMICONDUCTOR PACKAGE TEST DEVICE AND SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지에 관한 것으로서, 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하기 위한 반도체 패키지, 반도체 패키지 테스트 장치 및 반도체 패키지 테스트 방법에 관한 것이다.
전자기기 내에 복수의 반도체 칩들이 내장되면서 그 하드웨어의 구성이 복잡해지고 있다. 또한, 전자기기의 소형 경량화 요구에 따라, 실장 부품 수의 절감을 위해 복수의 반도체 칩들을 하나의 패키지에 실장하는 멀티 칩 패키지(multi chip package)와 같은 반도체 패키지(semiconductor package)가 제공된다.
또한, 전자기기가 고기능화 됨에 따라, 전자기기에 포함되는 반도체 패키지에 대한 테스트 역시 복잡해지고 있다. 이를 위해, 반도체 패키지를 테스트하기 위한 설비가 대형화되고 있을 뿐 아니라, 복수의 반도체 칩들을 포함하는 반도체 패키지를 보다 정확하게 테스트하기 위한 기술이 요구되고 있다.
본 개시의 기술적 사상은 반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지에 있어서, 반도체 패키지에 대한 테스트에서 수반되는 복수의 반도체 칩들로부터 출력되는 전기 신호(예를 들어, 전류)에 대한 측정 오차를 줄일 수 있는 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하는 방법은, 각각이 복수의 반도체 칩들 중 적어도 2개의 반도체 칩들의 조합을 나타내는 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호를 센싱하는 단계, 센싱된 복수의 전기 신호들을 기초로 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호의 세기를 획득하는 단계 및 획득된 복수의 전기 신호들을 이용해 반도체 패키지에 대한 테스트 결과를 출력하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하는 방법은, 각각이 복수의 반도체 칩들 중 적어도 2개의 반도체 칩들의 조합을 나타내는 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호를 센싱하는 단계, 센싱된 복수의 전기 신호들을, 복수의 반도체 칩 조합들에 대응되는 기준 값들을 포함하는 기준 테이블과 비교하는 단계 및 기준 테이블과의 비교 결과를 기초로 반도체 패키지에 대한 테스트 결과를 출력하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하는 장치는, 복수의 반도체 칩들의 임의의 조합으로 구성된 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호들을 수신하도록 구성되는 수신 회로, 수신된 전기 신호들을 이용해 연산을 수행함으로써 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호들의 세기를 얻어내도록 구성되는 연산 회로 및 얻어진 전기 신호의 세기들을 토대로 반도체 패키지의 결함을 판단하도록 구성되는 판단 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 반도체 패키지는, 하나의 채널을 공유하는 복수의 반도체 칩들 및 복수의 반도체 칩들 중 적어도 2개의 반도체 칩들을 동시에 선택하기 위한 CER 커맨드가 반도체 패키지 장치의 외부로부터 수신되는 것에 응답하여, CER 커맨드에 뒤따르는 복수의 어드레스 신호들에 대응되는 반도체 칩들을 복수의 반도체 칩들 중 선택하도록 제어하는 제어 회로를 포함할 수 있고, 반도체 패키지 장치는 채널을 통해 상기 선택된 반도체 칩들로부터 출력되는 전류의 합산 전류를 출력할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트 하는 방법은, 복수의 반도체 칩들의 임의의 조합으로 구성되는 반도체 칩 그룹으로부터 출력되는 전류의 값을 센싱하는 동작을 복수의 반도체 칩 그룹들에 대해 반복적으로 수행하는 단계 및 센싱된 전류 값들을 기초로 반도체 패키지의 결함 여부를 판단하는 단계를 포함할 수 있고, 반도체 칩 그룹으로부터 출력되는 전류의 값을 센싱하는 동작은, 복수의 반도체 칩의 활성화를 지시하는 CER 커맨드를 상기 반도체 패키지에 제공하는 단계 반도체 칩 그룹에 포함된 제1 반도체 칩들에 대응되는 어드레스 신호들을 반도체 패키지에 제공하는 단계 및 제1 반도체 칩들로부터 출력되는 전류의 합산 전류를 센싱하는 단계를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지에 따르면, 복수의 반도체 칩들을 포함하는 반도체 패키지에 대한 테스트에서, 반도체 패키지 테스트 장치는 복수의 반도체 칩들로부터 조합된 2개 이상의 반도체 칩들로부터 출력되는 전기 신호를 동시에 센싱할 수 있다.
이에 따라, 테스트에서 수반되는 복수의 반도체 칩들로부터 출력되는 전기 신호에 대한 측정 오차가 감소될 수 있다.
특히, 복수의 반도체 칩들이 하나의 채널을 공유하는 구조를 갖는 반도체 패키지에 있어서, 하나의 반도체 칩으로부터 출력되는 전기 신호를 센싱하는 비교 예에 비해, 선택되지 않은 반도체 칩으로부터 출력되는 누설 전류에 의해 발생되는 전기 신호의 측정 오차가 감소될 수 있다.
나아가, 이로써 반도체 패키지에 대한 테스트의 신뢰성이 높아질 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 시스템을 나타낸다.
도 2 는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다.
도 4는 본 개시의 예시적 실시 예에 따른 테스트 장치를 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 일 예를 설명하기 위한 도면이다.
도 6은 본 개시의 예시적 실시 예에 따른 연산 회로 및 판단 회로를 나타낸다.
도 7은 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 일 예를 설명하기 위한 도면이다.
도 8은 본 개시의 예시적 실시 예에 따른 연산 회로를 나타낸다.
도 9는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다.
도 10은 본 개시의 예시적 실시 예에 따른 테스트 장치를 나타낸다.
도 11은 본 개시의 예시적 실시 예에 따른 기준 테이블을 나타낸다.
도 12는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 제어 신호의 타이밍도를 나타낸다.
도 14는 본 개시의 예시적 실시 예에 따른 반도체 패키지를 나타낸다.
도 15는 본 개시의 예시적 실시 예에 따른 비휘발성 메모리 패키지 테스트 시스템을 나타낸다.
도 16은 본 개시의 예시적 실시 예에 따른 멀티 칩 패키지로 구현된 비휘발성 메모리 패키지를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 시스템(10)을 나타낸다. 반도체 패키지 테스트 시스템(10)은 반도체 패키지(100) 및 테스트 장치(200)를 포함할 수 있다.
반도체 패키지(100)는 복수의 반도체 칩들을 포함할 수 있으며, 일 실시 예에서, 복수의 반도체 칩들은 패키지 기판 상에 적층되는 형태로 반도체 패키지(100) 내에 실장될 수 있다. 반도체 패키지(100)는 다양한 전자 장치 내지는 전자 시스템에 이용될 수 있으며, 예를 들어, 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation), 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등에 이용될 수 있다. 일 실시 예에서, 반도체 패키지(100)는 비휘발성 메모리 패키지로 구현될 수 있으며, 이에 대해서는 도 15 및 도 16을 참조하여 보다 자세히 설명된다.
반도체 패키지(100)는 N개의 반도체 칩들을 포함할 수 있으며(단, N은 2 이상의 자연수), 예를 들어, 제1 반도체 칩(120_1) 내지 제N 반도체 칩(120_N)을 포함할 수 있다. 또한 일 실시 예에서, 제1 반도체 칩(120_1) 내지 제N 반도체 칩(120_N)은 하나의 채널을 공유할 수 있다. 또는 일 실시 예에서, 제1 반도체 칩(120_1) 내지 제N 반도체 칩(120_N) 중 적어도 2개의 반도체 칩들이 하나의 채널을 공유할 수 있다.
테스트 장치(200)는 반도체 패키지(100)를 테스트 할 수 있다. 예를 들어, 반도체 패키지(100)의 제조가 완료된 뒤, 테스트 장치(200)는 반도체 패키지(100)에 결함이 있는지 여부를 판단할 수 있다. 물론 이에만 제한되는 것은 아니며, 반도체 패키지(100)의 제조 과정 중간에도 테스트 장치(200)는 반도체 패키지(100)에 결함이 있는지 여부를 판단할 수 있다. 도 1은 테스트 장치(200)가 반도체 패키지(100)와 별개의 구성요소인 실시 예를 도시하지만, 이에만 제한되는 것도 아니며, 경우에 따라 테스트 장치(100) 또는 동일한 기능을 수행하는 테스트 회로가 반도체 패키지(100) 내에 구현될 수도 있다.
테스트 장치(200)는 제어 신호(CTRL)를 반도체 패키지(100)에 제공할 수 있다. 이하의 도면들을 참조해 설명되는 바와 같이, 제어 신호(CTRL)는 반도체 패키지(100)의 동작을 제어하기 위한 커맨드를 포함할 수 있으며, 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하기 위한 어드레스 신호를 포함할 수 있다. 또한, 상기 커맨드는, 복수의 반도체 칩들 중 2개 이상의 반도체 칩을 동시에 활성화 하기 위한 CER(Chip Enable Reduction) 커맨드를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 반도체 패키지(100)는, 테스트 장치(200)로부터 제공되는 제어 신호(CTRL)를 기초로, 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 활성화 할 수 있다. 특히, 일 실시 예에서, 적어도 2개의 반도체 칩을 활성화할 것을 지시하는 CER 커맨드를 수신하는 것에 응답하여, 반도체 패키지(100)는 적어도 2개의 반도체 칩들을 활성화 시킬 수 있고, 활성화 된 적어도 2개의 반도체 칩들을 포함하는 반도체 칩 그룹으로부터 출력되는 전기 신호(electrical signal)를 합산한 그룹 전기 신호(EC_G)를 출력할 수 있다. 반도체 패키지(100)는 그룹 전기 신호(EC_G)를 테스트 장치(200)에 제공할 수 있다. 다시 말해, 테스트 장치(200)는 반도체 패키지(100)로부터 출력되는 그룹 전기 신호(EC_G)를 센싱할 수 있다. 여기서, 전기 신호는 전류 또는 전압을 포함할 수 있으나, 이에만 제한되는 것은 아니며, 반도체 칩들로부터 출력될 수 있는 다양한 종류의 전기 신호들을 포함할 수 있다.
설명의 편의를 위한 비제한적인 예시로서, 테스트 장치(200)로부터 수신되는 제어 신호(CTRL)를 기초로, 반도체 패키지(100)는 제1 반도체 칩(120_1), 제m 반도체 칩(120_m)(단, m은 2 이상의 자연수) 및 제N 반도체 칩(120_N)을 활성화 할 수 있다. 제1 반도체 칩(120_1)은 제1 전기 신호(EC_1)를 출력할 수 있고, 제m 반도체 칩(120_m)은 제m 전기 신호(EC_m)를 출력할 수 있으며, 제N 반도체 칩(120_N)은 제N 전기 신호(EC_N)를 출력할 수 있다. 반도체 패키지(100)는 제1 전기 신호(EC_1), 제m 전기 신호(EC_m) 및 제N 전기 신호(EC_N)가 합산된 그룹 전기 신호(EC_G)를 출력할 수 있으며, 그룹 전기 신호(EC_G)를 테스트 장치(200)에 제공할 수 있다. 예를 들어, 반도체 패키지(100)는 제1 반도체 칩(120_1) 내지 제N 반도체 칩(120_N)이 공유하는 채널을 통해 그룹 전기 신호(EC_G)를 출력할 수 있다.
제1 반도체 칩(120_1), 제m 반도체 칩(120_m) 및 제N 반도체 칩(120_N)을 동시에 활성화 하고, 그룹 전기 신호(EC_G)를 출력하는 동작은 하나의 동작 시퀀스 내에서 수행될 수 있다. 반도체 패키지(100)는 반도체 입의 조합을 변경하며 이와 같은 동작 시퀀스를 반복적으로 수행할 수 있다. 예를 들어, 반도체 패키지(100)는 이와 같은 동작 시퀀스를 N회 수행할 수 있다.
다시 말해, 하나의 동작 시퀀스 내에서, 제1 반도체 칩(120_1) 내지 제N 반도체 칩(120_N) 중 적어도 2개의 반도체 칩의 조합을 포함하는 반도체 칩 그룹이 결정될 수 있고, 테스트 장치(200)는 반도체 칩 그룹으로부터 출력되는 그룹 전기 신호(EC_G)를 센싱할 수 있다. 이러한 동작 시퀀스는 다양한 반도체 칩의 조합을 포함하는 반도체 칩 그룹들에 대해 N회 반복될 수 있다.
테스트 장치(200)는 복수의 동작 시퀀스들을 통해 수신된 그룹 전기 신호(EC_G)를 이용해 반도체 패키지(100)를 테스트할 수 있다. 테스트 장치(200)는 반도체 패키지(100)를 테스트함으로써 테스트 결과(RST_T)를 생성할 수 있고, 테스트 결과(RST_T)를 외부로 출력할 수 있다. 예를 들어, 테스트 장치(200)는 반도체 패키지(100)의 결함 여부를 테스트할 수 있다. 또한 예를 들어, 반도체 패키지(100)에 결함이 있는 경우, 테스트 장치(200)는 제1 논리 레벨을 갖는 테스트 결과(RST_T)를 출력할 수 있고, 반도체 패키지(100)에 결함이 존재하지 않는 경우, 테스트 장치(200)는 제1 논리 레벨과는 다른 제2 논리 레벨을 갖는 테스트 결과(RST_T)를 출력할 수 있다.
일 실시 예에서, 테스트 장치(200)는 복수의 시퀀스들에 대응되는 복수의 그룹 전기 신호들을 이용해 연산을 수행함으로써 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호들의 세기(amplitude)들을 획득할 수 있다. 테스트 장치(200)는 획득된 전기 신호들의 세기들을 기초로 반도체 패키지(100)를 테스트 함으로써 테스트 결과(RST_T)를 출력할 수 있다. 이러한 실시 예에 대해서, 도 2 내지 도 8을 참조하여 보다 자세히 설명된다.
또한 일 실시 예에서, 테스트 장치(200)는 복수의 시퀀스들에 대응되는 복수의 그룹 전기 신호들을 기준 테이블과 비교함으로써 반도체 패키지(100)를 테스트 할 수 있다. 기준 테이블은, 다양한 반도체 칩들의 조합에 대응되는 기준 값들을 포함할 수 있다. 이러한 실시 예에 대해서는, 도 9 내지 도 11을 참조하여 보다 자세히 설명된다.
본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 시스템(10)에 의하면, 테스트 장치(200)는 복수의 반도체 칩들로부터 조합된 적어도 2개의 반도체 칩들로부터 출력되는 전기 신호들을 동시에 센싱할 수 있다. 이에 따라, 테스트에서 수반되는 복수의 반도체 칩들로부터 출력되는 전기 신호에 대한 센싱 오차가 감소될 수 있다.
또한, 복수의 반도체 칩들이 하나의 채널을 공유하는 구조를 갖는 반도체 패키지에 있어서, 테스트 장치가 하나의 활성화된 반도체 칩으로부터 출력되는 전기 신호를 센싱하는 비교 예에서는, 활성화되지 않은 반도체 칩들로부터 출력되는 누설 전류에 의해 발생되는 전기 신호의 오차가 발생하는 문제점이 존재한다. 하지만, 본 개시의 예시적 실시 예에 따른, 반도체 패키지 테스트 시스템(10)에 의하면, 적어도 2개 이상의 활성화된 반도체 칩들로부터 출력되는 전기 신호들을 동시에 센싱함으로써, 선택(활성화)되지 않은 반도체 칩으로부터 출력되는 누설 전류에 의해 발생되는 전기 신호의 센싱 오차가 감소될 수 있다.
위와 같이 전기 신호에 대한 센싱 오차가 감소됨에 따라, 반도체 패키지(100)에 대한 테스트의 신뢰성이 높아질 수 있다.
도 2 는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다. 도 2는 도 1을 함께 참조하여 설명된다.
테스트 장치(200)는 반도체 패키지(100)의 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호를 센싱할 수 있다(S120). 복수의 반도체 칩 그룹들 각각은, 복수의 반도체 칩들 중 적어도 2개의 반도체 칩의 조합을 나타낼 수 있다. 예를 들어, 제1 동작 시퀀스 내에서, 테스트 장치(200)는 제1 반도체 칩 조합에 대응되는 제1 반도체 칩 그룹으로부터 출력되는 그룹 전기 신호(EC_G)를 센싱할 수 있다. 마찬가지로, 제2 동작 시퀀스 내에서, 테스트 장치(200)는 제2 반도체 칩 조합에 대응되는 제2 반도체 칩 그룹으로부터 출력되는 그룹 전기 신호(EC_G)를 센싱할 수 있다. 이러한 동작 시퀀스가 M회 반복될 수 있다(단, M은 2 이상의 자연수). 여기서, M은 복수의 반도체 칩들의 개수인 N과 동일할 수 있다.
테스트 장치(200)는, 센싱된 복수의 전기 신호들을 기초로, 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호의 세기(amplitude)를 획득할 수 있다(S140). 예를 들어, 테스트 장치(200)는 복수의 동작 시퀀스들 내에서 센싱된 복수의 그룹 전기 신호들을 이용해 연산을 수행함으로써 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호의 세기를 획득할 수 있다. 일 실시 예에서, 테스트 장치(200)는, 센싱된 복수의 전기 신호들 및 복수의 반도체 칩 그룹들에 포함된 반도체 칩의 조합을 기초로 결정되는 연립 방정식의 해를 얻어냄으로써, 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호의 세기를 획득할 수 있다. 일 실시 예에서, 테스트 장치(200)는, 도 5 내지 도 7을 참조해 설명되는 실시 예와 같이, 덧셈, 뺄셈 및 나누기 연산을 이용할 수 있다. 또한 일 실시 예에서, 테스트 장치(200)는, 도 8을 참조해 설명되는 실시 예와 같이, 행렬 연산을 이용할 수도 있다.
테스트 장치(200)는 복수의 반도체 칩들에 대해 얻어진 복수의 전기 신호를 이용해 반도체 패키지(100)에 대한 테스트 결과(RST_T)를 출력할 수 있다(S160). 예를 들어, 테스트 장치(200)는 복수의 반도체 칩들에 대해 얻어진 복수의 전기 신호의 세기를 사전결정된(predetermined) 기준 값과 비교할 수 있고, 복수의 반도체 칩들에 대해 얻어진 복수의 전기 신호들의 세기가 기준 값으로부터 사전결정된 오차 범위 내의 값을 갖는 경우, 반도체 패키지(100)에 결함이 없다는 것을 나타내는 테스트 결과(RST_T)를 출력할 수 있다. 반대로, 복수의 반도체 칩들에 대해 얻어진 복수의 전기 신호들 중 적어도 일부의 전기 신호의 세기가 기준 값으로부터 사전결정된 오차 범위를 벗어나는 경우, 테스트 장치(200)는 반도체 패키지(100)에 결함이 있다는 것을 나타내는 테스트 결과(RST_T)를 출력할 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다. 도 3은 특히, 도 2의 S140 단계의 일 실시 예를 나타내는 순서도를 나타낼 수 있다. 도 3은 도 1을 함께 참조하여 설명된다.
테스트 장치(200)는 도 2의 S120 단계를 통해 복수의 동작 시퀀스들 내에서 센싱된 복수의 전기 신호들 및 복수의 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 N개의 방정식들을 획득할 수 있다(S142). 예를 들어, N개의 방정식의 미지수들은 제1 반도체 칩(120_1) 내지 제N 반도체 칩(120_N) 각각으로부터 출력되는 전기 신호들의 세기일 수 있고, 미지수들에 곱해지는 계수들(coefficients)은 복수의 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 결정될 수 있고, N개의 방정식의 상수들은 센싱된 복수의 전기 신호들을 기초로 결정될 수 있다.
테스트 장치(200)는 획득된 N개의 방정식들의 해들을 얻어냄으로써 복수의 칩들 각각으로부터 출력되는 전기 신호의 세기를 획득할 수 있다(S144). 이를 위해, 일 실시 예에서, 테스트 장치(200)는 연산 회로(도 4의 240)를 포함할 수 있다. 또한, 일 실시 예에서, 테스트 장치(200)는, 도 8에 도시된 실시 예와 같이, 행렬 연산을 통해 N개의 방정식들을 포함하는 연립 방정식의 해를 얻어낼 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 테스트 장치(200)를 나타낸다. 테스트 장치(200)는 도 1의 테스트 장치(200)에 대응될 수 있다. 도 4는 도 1을 함께 참조하여 설명된다.
테스트 장치(200)는 수신 회로(220), 연산 회로(240) 및 판단 회로(260)를 포함할 수 있다.
수신 회로(220)는 테스트 장치(200)의 외부로부터 수신되는 그룹 전기 신호(EC_G)를 수신할 수 있다. 예를 들어, 수신 회로(220)는 반도체 패키지(100)로부터 그룹 전기 신호(EC_G)를 수신하고, 그룹 전기 신호(EC_G)를 연산 회로(240)로 전달할 수 있다. 다시 말해, 수신 회로(220)는 그룹 전기 신호(EC_G)를 수신하는 다양한 형태의 인터페이스로 구현될 수 있다.
연산 회로(240)는 수신 회로(220)를 통해 그룹 전기 신호(EC_G)를 수신할 수 있다. 연산 회로(240)는 복수의 동작 시퀀스들을 통해 수신된 그룹 전기 신호들을 이용해 연산을 수행함으로써 복수의 반도체 칩들로부터 출력되는 전기 신호들을 획득할 수 있다. 예를 들어, 연산 회로(240)는 복수의 그룹 전기 신호들을 이용해 연산을 수행함으로써 제1 반도체 칩(120_1)으로부터 출력되는 제1 전기 신호(EC_1)를 얻어낼 수 있으며, 마찬가지의 방식으로 복수의 그룹 전기 신호들을 이용해 연산을 수행함으로써 제N 반도체 칩(120_N)으로부터 출력되는 제N 전기 신호(EC_N)를 얻어낼 수 있다. 여기서, 전기 신호를 획득한다는 것은 ‘전기 신호의 세기를 획득한다’는 것과 동일한 의미로 이해될 수 있다. 연산 회로(240)는 획득된 제1 전기 신호(EC_1) 내지 제N 전기 신호(EC_N)의 세기를 판단 회로(260)에 제공할 수 있다.
한편, 연산 회로(240)는 다양한 형태로 구현될 수 있으며, 실시 예에 따라 연산 회로(240)는 하드웨어 형태로 구현되거나 또는 소프트웨어 형태로 구현될 수 있다. 연산 회로(240)가 하드웨어의 형태로 구현되는 경우, 연산 회로(240)는 복수의 동작 시퀀스들에서 수신되는 전기 신호들을 기초로 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호의 세기를 얻어내기 위한 회로들을 포함할 수 있다. 또한 예를 들어, 연산 회로(240)가 소프트웨어로 구현되는 경우, 테스트 장치(200) 내 메모리에 로딩된 프로그램 및/또는 인스트럭션들이 테스트 장치(200) 내 임의의 프로세서에 의해 실행됨으로써 연산 회로(240)의 동작이 수행될 수 있다. 하지만 상기 실시 예들에 한정되는 것도 아니며, 연산 회로(240)는 펌웨어와 같이 소프트웨어와 하드웨어가 결합된 형태로 구현될 수도 있다.
연산 회로(240)의 구체적인 연산 방식들에 대해서는 이하의 도면들을 참조해 보다 자세히 설명된다.
판단 회로(260)는 연산 회로(240)로부터 제공되는 복수의 반도체 칩들에 대한 전기 신호들의 세기를 기초로 반도체 패키지(100)를 테스트 할 수 있다. 예를 들어, 판단 회로(260)는 복수의 반도체 칩들에 대한 전기 신호들의 세기를 기초로 반도체 패키지(100) 또는 이에 포함된 복수의 반도체 칩들 중 적어도 하나의 결함 여부를 판단할 수 있다. 판단 회로(260)는 반도체 패키지(100)를 테스트 함으로써 테스트 결과(RST_T)를 출력할 수 있다. 예를 들어, 반도체 패키지(100)에 결함이 있는 경우, 판단 회로(260)는 제1 논리 레벨을 갖는 테스트 결과(RST_T)를 출력할 수 있으며, 반도체 패키지(100)에 결함이 없는 경우, 판단 회로(260)는 제2 논리 레벨을 갖는 테스트 결과(RST_T)를 출력할 수 있다. 여기서, 제1 논리 레벨은 반도체 패키지(100)에 결함이 있음을 지시하는 논리 레벨일 수 있으며, 제2 논리 레벨은 반도체 패키지(100)에 결함이 없음을 지시하는 논리 레벨일 수 있다.
한편, 판단 회로(260)는 다양한 형태로 구현될 수 있으며, 실시 예에 따라 판단 회로(260)는 하드웨어 형태로 구현되거나 또는 소프트웨어 형태로 구현될 수 있다. 판단 회로(260)가 하드웨어의 형태로 구현되는 경우, 판단 회로(260)는 얻어진 복수의 전기 신호들(EC_1, …, EC_N)을 기초로 반도체 패키지(100)에 결함이 있는지 여부를 판단하기 위한 회로들을 포함할 수 있다. 또한 예를 들어, 판단 회로(260)가 소프트웨어로 구현되는 경우, 테스트 장치(200) 내 메모리에 로딩된 프로그램 및/또는 인스트럭션들이 테스트 장치(200) 내 임의의 프로세서에 의해 실행됨으로써 판단 회로(260)의 동작이 수행될 수 있다. 하지만 상기 실시 예들에 한정되는 것도 아니며, 판단 회로(260)는 펌웨어와 같이 소프트웨어와 하드웨어가 결합된 형태로 구현될 수도 있다.
반도체 패키지 테스트 방법에 대해 이하의 도면들을 통해 보다 구체적으로 설명된다.
도 5는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 일 예를 설명하기 위한 도면이다. 도 5는 특히, 반도체 패키지 내에서 3개의 반도체 칩들이 하나의 채널을 공유하는 실시 예를 예시적으로 설명하기 위한 도면이다. 특히, 도 5는 앞서 설명된 실시 예들 중 전기 신호가 전류인 실시 예를 도시하지만, 이에만 제한되는 것은 아니다. 도 5는 도 1 및 도 4를 함께 참조하여 설명된다.
테스트 장치(200)는 복수의 동작 시퀀스들을 통해 반도체 패키지(100)를 테스트 할 수 있다. 예를 들어, 테스트 장치(200)는 제1 동작 시퀀스(SEQ 1), 제2 동작 시퀀스(SEQ 2) 및 제3 동작 시퀀스(SEQ 3)의 동작들을 수행할 수 있다. 제i 동작 시퀀스(단, i는 1, 2, 또는 3)에서, 테스트 장치(200)는 제i 반도체 칩 그룹으로부터 출력되는 그룹 전류를 센싱할 수 있다. 여기서, 제i 칩 그룹은 복수의 반도체 칩들 중 제i 반도체 칩을 제외한 반도체 칩들을 포함할 수 있다.
구체적인 예시로서, 제1 동작 시퀀스(SEQ 1)에서, 반도체 패키지(100)는 제1 반도체 칩 그룹(Group 1)에 포함된 제2 반도체 칩(120_2) 및 제3 반도체 칩(120_3)으로부터 출력되는 전류의 합산 전류인 제1 그룹 전류(I_G_1)를 출력할 수 있다. 다시 말해, 제2 반도체 칩(120_2)으로부터 출력되는 제2 칩 전류(I_c_2)와 제3 반도체 칩(120_3)으로부터 출력되는 제3 칩 전류(I_c_3)가 합해진 제1 그룹 전류(I_G_1)가 테스트 장치(200)에 제공될 수 있다.
마찬가지로, 제2 동작 시퀀스(SEQ 2)에서, 반도체 패키지(100)는 제2 반도체 칩 그룹(Group 2)에 포함된 제1 반도체 칩(120_1) 및 제3 반도체 칩(120_3)으로부터 출력되는 전류의 합산 전류인 제2 그룹 전류(I_G_2)를 출력할 수 있다. 다시 말해, 제1 반도체 칩(120_1)으로부터 출력되는 제1 칩 전류(I_c_1)와 제3 반도체 칩(120_3)으로부터 출력되는 제3 칩 전류(I_c_3)가 합해진 제2 그룹 전류(I_G_2)가 테스트 장치(200)에 제공될 수 있다.
마찬가지로, 제3 동작 시퀀스(SEQ 3)에서, 반도체 패키지(1000는 제3 반도체 칩 그룹(Group 3)에 포함된 제1 반도체 칩(120_1) 및 제2 반도체 칩(120_2)으로부터 출력되는 전류의 합산 전류인 제3 그룹 전류(I_G_3)를 출력할 수 있다. 다시 말해, 제1 반도체 칩(120_1)으로부터 출력되는 제1 칩 전류(I_c_1)와 제2 반도체 칩(120_2)으로부터 출력되는 제2 칩 전류(I_c_2)가 합해진 제3 그룹 전류(I_G_3)가 테스트 장치(200)에 제공될 수 있다.
제1 동작 시퀀스(SEQ 1) 내지 제3 동작 시퀀스(SEQ 3)가 완료된 뒤, 테스트 장치(200)는 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 및 제3 그룹 전류(I_G_3)를 기초로 반도체 패키지(100)를 테스트 할 수 있다. 예를 들어, 테스트 장치(200)는 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 및 제3 그룹 전류(I_G_3)를 이용해 연산을 수행함으로써 제1 칩 전류(I_c_1), 제2 칩 전류(I_c_2) 및 제3 칩 전류(I_c_3)를 얻어낼 수 있고, 얻어낸 칩 전류의 세기들을 기초로 반도체 패키지(100)를 테스트할 수 있다. 테스트 장치(200)는, 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2), 제3 그룹 전류(I_G_3) 및 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 결정되는 연립 방정식의 해를 얻어냄으로써 제1 칩 전류(I_c_1), 제2 칩 전류(I_c_2) 및 제3 칩 전류(I_c_3)를 얻어낼 수 있다. 예를 들어, 테스트 장치(200)는 아래의 [수학식 1]과 같은 연립 방정식의 해를 얻어냄으로써 칩 전류들을 얻어낼 수 있다.
[수학식 1]
I_c_2 + I_c_3 = I_G_1
I_c_1 + I_c_3 = I_G_2
I_c_1 + I_c_2 = I_G_3
각각의 칩 전류들의 세기를 구하는 테스트 장치(200)의 연산 회로(240)에 대해 도 6을 참조해 보다 자세히 설명된다.
도 6은 본 개시의 예시적 실시 예에 따른 연산 회로(240) 및 판단 회로(260)를 나타낸다. 도 6은, 특히 도 5의 실시 예에서 테스트 결과(RST_T)를 출력하는 테스트 장치(200)의 실시 예를 도시하는 것일 수 있다. 연산 회로(240) 및 판단 회로(260)각각은 도 4의 연산 회로(240) 및 판단 회로(260)에 대응될 수 있다. 따라서, 연산 회로(240) 및 판단 회로(260)에 관해 도 4와 중복되는 설명은 생략한다. 도 6은 도 5를 함께 참조하여 설명된다.
복수의 동작 시퀀스들을 통해 연산 회로(240)는 반도체 패키지(100)로부터 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 및 제3 그룹 전류(I_G_3)를 센싱할 수 있다. 연산 회로(240)는 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 및 제3 그룹 전류(I_G_3)를 이용해 연산을 수행함으로써 제1 칩 전류(I_c_1), 제2 칩 전류(I_c_2) 및 제3 칩 전류(I_c_3)를 얻어낼 수 있다. 이를 위해, 연산 회로(240)는 제1 전류 계산 회로(241), 제2 전류 계산 회로(242) 및 제3 전류 계산 회로(243)를 포함할 수 있다.
제1 전류 계산 회로(241)는 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 및 제3그룹 전류(I_G_3)를 이용해 연산을 수행함으로써 제1 칩 전류(I_c_1)를 산출해낼 수 있다. 예를 들어, 제1 전류 계산 회로(241)는 아래의 [수학식 2]와 같은 연산을 통해 제1 칩 전류(I_c_1)를 산출해낼 수 있다. [수학식 2]는 [수학식 1]과 같은 연립 방정식의 해(solution)을 구한 결과 식을 나타낼 수 있다.
[수학식 2]
I_c_1 = (I_G_2 + I_G_3 - I_G_1)/2
다시 말해, 제1 전류 계산 회로(241)는, 제2 그룹 전류(I_G_2)와 제3 그룹 전류(I_G_3)를 더한 뒤, 제1 그룹 전류(I_G_1)를 뺀 값을 2로 나눔으로써 제1 칩 전류(I_c_1)를 산출해낼 수 있다.
마찬가지로, 제2 전류 계산 회로(242)는 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 및 제3그룹 전류(I_G_3)를 이용해 연산을 수행함으로써 제2 칩 전류(I_c_2)를 산출해낼 수 있다. 예를 들어, 제2 전류 계산 회로(242)는 아래의 [수학식 3]과 같은 연산을 통해 제2 칩 전류(I_c_2)를 산출해낼 수 있다. [수학식 3]은 [수학식 1]과 같은 연립 방정식의 해(solution)을 구한 결과 식을 나타낼 수 있다.
[수학식 3]
I_c_2 = (I_G_1 + I_G_3 - I_G_2)/2
다시 말해, 제2 전류 계산 회로(242)는, 제1 그룹 전류(I_G_1)와 제3 그룹 전류(I_G_3)를 더한 뒤, 제2 그룹 전류(I_G_2)를 뺀 값을 2로 나눔으로써 제2 칩 전류(I_c_2)를 산출해낼 수 있다.
또한, 마찬가지로, 제3 전류 계산 회로(243)는 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 및 제3그룹 전류(I_G_3)를 이용해 연산을 수행함으로써 제3 칩 전류(I_c_3)를 산출해낼 수 있다. 예를 들어, 제3 전류 계산 회로(243)는 아래의 [수학식 4]와 같은 연산을 통해 제3 칩 전류(I_c_3)를 산출해낼 수 있다. [수학식 4]는 [수학식 1]과 같은 연립 방정식의 해(solution)을 구한 결과 식을 나타낼 수 있다.
[수학식 4]
I_c_3 = (I_G_1 + I_G_2 - I_G_3)/2
다시 말해, 제3 전류 계산 회로(243)는, 제1 그룹 전류(I_G_1)와 제2 그룹 전류(I_G_2)를 더한 뒤, 제3 그룹 전류(I_G_3)를 뺀 값을 2로 나눔으로써 제3 칩 전류(I_c_3)를 산출해낼 수 있다.
판단 회로(260)는 산출된 제1 칩 전류(I_c_1), 제2 칩 전류(I_c_2) 및 제3 칩 전류(I_c_3)를 기초로 테스트 결과(RST_T)를 출력할 수 있다.
[수학식 2] 내지 [수학식 4]과 같은 수학식에 따르면, 각각의 전류에 대한 측정 오차를 a라고 했을 때, 각각의 칩 전류들에 대한 오차는 3/4 * a가 된다. 이는, 오차는 통계적으로 각 계산식에서의 변수의 분산(variance)과 유사하기 때문이다. 다시 말해, 각각의 칩 전류를 센싱하는 비교 예에 비해, 복수의 반도체 칩들로부터 출력되는 합산 전류를 센싱함으로써 센싱 오차가 감소될 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 일 예를 설명하기 위한 도면이다. 도 7은 특히, 반도체 패키지 내에서 N개의 반도체 칩들이 하나의 채널을 공유하는 실시 예를 설명하기 위한 도면이다. 특히, 도 7은 앞서 설명된 실시 예들 중 전기 신호가 전류인 실시 예를 도시하지만, 이에만 제한되는 것은 아니다. 도 7은 도 1 및 도 4를 함께 참조하여 설명된다.
테스트 장치(200)는 복수의 동작 시퀀스들을 통해 반도체 패키지(100)를 테스트 할 수 있다. 예를 들어, 테스트 장치(200)는 제1 동작 시퀀스(SEQ 1), 제2 동작 시퀀스(SEQ 2) 내지 제N 동작 시퀀스(SEQ N)의 동작들을 수행할 수 있다. 제i 동작 시퀀스(단, i는 1 이상 N 이하의 자연수)에서, 테스트 장치(200)는 제i 반도체 칩 그룹으로부터 출력되는 그룹 전류를 센싱할 수 있다. 여기서, 제i 칩 그룹은 복수의 반도체 칩들 중 제i 반도체 칩을 제외한 반도체 칩들을 포함할 수 있다.
구체적인 예시로서, 제1 동작 시퀀스(SEQ 1)에서, 반도체 패키지(100)는 제1 칩 그룹(Group 1)에 포함된 반도체 칩들로부터 출력되는 전류의 합산 전류인 제1 그룹 전류(I_G_1)를 출력할 수 있다. 제1 반도체 칩 그룹(Group 1)은 복수의 반도체 칩들 중 제1 반도체 칩(120_1)을 제외한 반도체 칩들을 포함할 수 있으며, 예를 들어, 제2 반도체 칩(120_2) 내지 제N 반도체 칩(120_N)을 포함할 수 있다.
마찬가지로, 제2 동작 시퀀스(SEQ 2)에서, 반도체 패키지(100)는 제2 반도체 칩 그룹(Group 2)에 포함된 반도체 칩들로부터 출력되는 전류의 합산 전류인 제2 그룹 전류(I_G_2)를 출력할 수 있다. 제2 반도체 칩 그룹(Group 2)은 복수의 반도체 칩들 중 제2 반도체 칩(120_2)을 제외한 반도체 칩들을 포함할 수 있으며, 예를 들어, 제1 반도체 칩(120_1), 제3 반도체 칩(120_3) 내지 제N 반도체 칩(120_N)을 포함할 수 있다.
마찬가지로, 제N 동작 시퀀스(SEQ N)에서, 반도체 패키지(100)는 제N 반도체 칩 그룹(Group N)에 포함된 반도체 칩들로부터 출력되는 전류의 합산 전류인 제N 그룹 전류(I_G_N)를 출력할 수 있다. 제N 반도체 칩 그룹(Group N)은 복수의 반도체 칩들 중 제N 반도체 칩(120_N)을 제외한 반도체 칩들을 포함할 수 있으며, 예를 들어, 제1 반도체 칩(120_1) 내지 제N-1 반도체 칩(120_N-1)을 포함할 수 있다.
테스트 장치(200)는, 제1 그룹 전류(I_G_1), 제2 그룹 전류(I_G_2) 내지 제N 그룹 전류(I_G_N) 및 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 결정되는 연립 방정식의 해를 얻어냄으로써 복수의 반도체 칩들로부터 출력되는 칩 전류들을 얻어낼 수 있다. 예를 들어, 테스트 장치(200)는 아래의 [수학식 5]와 같은 연립 방정식의 해를 얻어냄으로써 복수의 칩 전류들을 얻어낼 수 있다.
[수학식 5]
I_c_2 + I_c_3 + … + I_c_N = I_G_1
I_c_1 + I_c_3 + … + I_c_N = I_G_2
I_c_1 + I_c_2 + … + I_c_N-1 = I_G_N
도 8은 본 개시의 예시적 실시 예에 따른 연산 회로(240)를 나타낸다. 연산 회로(240)는 도 4의 연산 회로(240)에 대응될 수 있다.
연산 회로(240)는 역함수 생성 회로(242) 및 행렬 곱셈 회로(244)를 포함할 수 있다.
일 실시 예에서, 연산 회로(240)는 도 8에 도시되어 있으며, 아래의 [수학식 6]과 같은 행렬 방정식의 해인 X를 구해냄으로써 복수의 반도체 칩들로부터 출력되는 칩 전류들을 계산해낼 수 있다. 단, [수학식 6]에서, CM은 계수 행렬을 나타내며, X는 복수의 칩 전류들로 구성된 벡터, A는 복수의 그룹 전류들을 포함하는 벡터를 나타낼 수 있다. 여기서, 벡터는 하나의 열을 포함하는 행렬을 나타내는 것일 수 있다.
[수학식 6]
CM x X = A
계수 행렬(CM)은 복수의 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 결정될 수 있다. 일 실시 예에서, 계수 행렬(CM)에 포함된 요소들(elements)은 각각 0 또는 1의 값을 가질 수 있다. 예를 들어, 계수 행렬(CM)의 제1 행(row)에 포함된 요소들은 제1 반도체 칩 그룹에 포함된 반도체 칩들의 조합에 따라 결정될 수 있다. 비제한적인 예시로서, 제1 반도체 칩 그룹이 제1 반도체 칩 및 제2 반도체 칩을 포함하는 경우, 계수 행렬(CM)의 제1 행인 (a_11, a_12, a_13, ..., a_1N)은 (1, 1, 0, …, 0)일 수 있다. 마찬가지로, 계수 행렬(CM)의 제2 행에 포함된 요소들은 제2 반도체 칩 그룹에 포함된 반도체 칩들의 조합에 따라 결정될 수 있다. 비제한적인 예시로서, 제2 반도체 칩 그룹이 제2 반도체 칩 및 제N 반도체 칩을 포함하는 경우, 계수 행렬(CM)의 제2 행인 (a_21, a_22, a_23, …, a_2N)은 (0, 1, 0, …, 1)일 수 있다. 마찬가지로, 계수 행렬(CM)의 제N 행에 포함된 요소들은 제N 반도체 칩 그룹에 포함된 반도체 칩들의 조합에 따라 결정될 수 있다. 비제한적인 예시로서, 제N 반도체 칩 그룹이 제1 반도체 칩 및 제N 반도체 칩을 포함하는 경우, 계수행렬(CM)의 제N 행인 (a_N1, a_N2, a_N3, …, a_NN)은 (1, 0, 0, …, 1)일 수 있다.
역함수 생성 회로(242)는 복수의 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 계수 행렬(CM)의 역행렬인 역 계수 행렬(inverse coefficient matrix; ICM)을 생성할 수 있다. 역함수 생성 회로(242)는 역 계수 행렬(ICM)을 행렬 곱셈 회로(244)에 제공할 수 있다.
행렬 곱셈 회로(244)는 제1 그룹 전류(I_G_1) 내지 제N 그룹 전류(I_G_N)를 이용해 행렬(A)를 구성할 수 있고, 행렬(A)에 역 계수 행렬(ICM)을 곱하는 연산을 수행함으로써 행렬(X)를 얻어낼 수 있다. 행렬 곱셈 회로(244)는 행렬(X)를 얻어냄으로써 복수의 칩 전류들을 얻어낼 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다. 도 9는 도 1을 함께 참조하여 설명된다.
테스트 장치(200)는 반도체 패키지(100)의 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호를 센싱할 수 있다(S220). S220 단계는, 도 2를 참조해 설명된 S120 단계와 실질적으로 동일하므로, 구체적인 설명은 S120 단계에 대한 설명으로 대체한다.
테스트 장치(200)는 센싱된 복수의 전기 신호들을 기준 테이블과 비교할 수 있다(S240). 기준 테이블은 복수의 반도체 칩 조합들에 대응되는 기준 값들을 포함할 수 있다. 기준 테이블에 대해서는 도 11을 참조하여 보다 자세히 설명된다. 일 실시 예에서, 테스트 장치(200)는 제1 반도체 칩 그룹에 대응되는 반도체 칩들의 조합을 결정할 수 있으며, 기준 테이블에서 상기 결정된 반도체 칩들의 조합에 대응되는 제1 기준 값을 선택할 수 있다. 테스트 장치(200)는, 제1 동작 시퀀스에서 센싱된 전기 신호를 제1 기준 값과 비교할 수 있다. 이러한 비교 동작은 복수의 동작 시퀀스들에 대해서 반복적으로 수행될 수 있다.
테스트 장치(200)는 기준 테이블과의 비교 결과를 기초로 반도체 패키지(100)에 대한 테스트 결과(RST_T)를 출력할 수 있다. 예를 들어, 센싱된 전기 신호가 제1 기준 값과 비교할 때 사전 결정된 비율 이상의 오차를 갖는 경우, 테스트 장치(200)는 반도체 패키지(100)의 결함을 나타내는 테스트 결과(RST_T)를 출력할 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 테스트 장치(200)를 나타낸다. 도 10은 도 1을 함께 참조하여 설명된다.
테스트 장치(200)는 수신 회로(220), 메모리(250) 및 판단 회로(260)를 포함할 수 있다.
수신 회로(220)는 테스트 장치(200)의 외부로부터 수신되는 그룹 전기 신호(EC_G)를 수신할 수 있다. 예를 들어, 수신 회로(220)는 반도체 패키지(100)로부터 그룹 전기 신호(EC_G)를 수신하고, 그룹 전기 신호(EC_G)를 연산 회로(240)로 전달할 수 있다. 다시 말해, 수신 회로(220)는 그룹 전기 신호(EC_G)를 수신하는 다양한 형태의 인터페이스로 구현될 수 있다.
메모리(250)는 데이터를 저장하기 위한 저장 장소로서, 각종 프로그램들 및 각종 데이터를 저장할 수 있다. 메모리(250)는 휘발성 메모리(volatile memory) 및 비휘발성 메모리(non-volatile memory) 중 적어도 하나를 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic RAM), SRAM(Static RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FeRAM(Ferroelectric RAM) 등을 포함할 수 있다. 또한 일 실시 예에 있어서, 메모리(400)는 HDD(Hard Disk Drive), SSD(Solid State Drive), CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme digital) 또는 Memory Stick 중 적어도 하나를 포함할 수도 있다. 메모리(250)는 기준 테이블(TABLE_Ref)을 저장할 수 있다. 메모리(250)는 기준 테이블(TABLE_Ref)을 판단 회로(260)에 제공할 수 있다.
판단 회로(260)는 그룹 전기 신호(EC_G)를 기준 테이블(TABLE_Ref)과 비교함으로써 테스트 결과(RST_T)를 출력할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 기준 테이블(TABLE_Ref)을 나타낸다. 기준 테이블(TABLE_Ref)은 도 10의 기준 테이블(TABLE_Ref)에 대응될 수 있다.
기준 테이블(TABLE_Ref)은 복수의 반도체 칩 조합들에 대응되는 기준 값들을 포함할 수 있다. 예를 들어, 기준 테이블(TABLE_Ref)은 제1 반도체 칩 조합(Comb_1)에 대응되는 제1 기준 값(RV_1), 제2 반도체 칩 조합(Comb_2)에 대응되는 제2 기준 값(RV_2) 및 제M 반도체 칩 조합(Comb_M)에 대응되는 제M 기준 값(RV_M)을 포함할 수 있다(단, M은 2 이상의 자연수). 여기서, 반도체 칩 조합이란, 복수의 반도체 칩들 중 2개 이상의 반도체 칩들을 이용해 구성할 수 있는 조합(combination)들 중 적어도 일부를 포함하는 개념일 수 있다.
비제한적인 예시로서, 제1 반도체 칩 조합(Comb_1)은 제1 반도체 칩 및 제2 반도체 칩으로 구성된 조합을 나타낼 수 있으며, 제2 반도체 칩 조합(Comb_2)은 제2 반도체 칩 및 제3 반도체 칩으로 구성된 조합을 나타낼 수 있으며, 제M 반도체 칩 조합(Comb_M)은 제N 반도체 칩 및 제1 반도체 칩으로 구성된 조합을 나타낼 수 있다.
도 10을 다시 도 11과 함께 참조하여, 판단 회로(260)가 전기 신호(EC_G)를 기준 테이블(TABLE_Ref)과 비교하는 동작에 대해 보다 자세히 설명한다. 판단 회로(260)는 현재 동작 시퀀스에 대응되는 반도체 칩 그룹에 포함된 반도체 칩들의 조합을 판단할 수 있다. 판단 회로(260)는 판단된 반도체 칩들의 조합을 기준 테이블(TABLE_Ref)과 비교하여, 기준 테이블(TABLE_Ref)에서 대응되는 반도체 칩 조합을 판단할 수 있다. 판단 회로(260)는 판단된 반도체 칩 조합에 대응되는 기준 값을 선택할 수 있다. 판단 회로(260)는 전기 신호(EC_G)를 선택된 기준 값과 비교할 수 있다. 전기 신호(EC_G)의 세기와 선택된 기준 값 사이의 오차가 사전결정된 범위를 넘어서는 경우, 판단 회로(260)는 반도체 패키지에 결함이 있다고 판단할 수 있다. 마찬가지로, 전기 신호(EC_G)의 세기와 선택된 기준 값 사이의 오차가 사전결정된 범위 내인 경우, 판단 회로(260)는 반도체 패키지에 결함이 없다고 판단할 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 반도체 패키지 테스트 방법의 순서도를 나타낸다. 도 12는 도 1을 함께 참조하여 설명된다.
테스트 장치(200)는 복수의 반도체 칩들 중 적어도 2개 이상의 반도체 칩을 동시에 활성화시킬 것을 지시하는 CER 커맨드를 반도체 패키지(100)에 제공할 수 있다(S320).
테스트 장치(200)는, 복수의 동작 시퀀스들에서, 해당 동작 시퀀스에 대응되는 반도체 칩 그룹에 포함된 반도체 칩들에 대응되는 어드레스 신호들을 반도체 패키지(100)에 제공할 수 있다(S340). 예를 들어, 도 5와 같은 실시 예에서, 제1 동작 시퀀스(SEQ 1)에서 테스트 장치(200)는 CER 커맨드에 뒤이어 제2 반도체 칩(120_2)에 대응되는 어드레스 신호와 제3 반도체 칩(120_3)에 대응되는 어드레스 신호를 반도체 패키지(100)에 제공할 수 있다.
테스트 장치(200)는, 복수의 동작 시퀀스들에서, 해당 동작 시퀀스에 대응되는 반도체 칩 그룹에 포함된 반도체 칩들로부터 출력되는 전기 신호들을 센싱할 수 있다(S360). 이후에는 도 2 또는 도 9를 참조해 설명된 바와 같이 반도체 패키지(100)를 테스트 할 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 제어 신호(CTRL)의 타이밍도를 나타낸다. 일 실시 예에서, 제어 신호(CTRL)는 커맨드(CMD) 및 어드레스 신호(ADDR)를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 테스트 장치(200)는 반도체 패키지(100)에, 적어도 2개의 반도체 칩을 동시에 활성화시키기 위한 CER 커맨드를 제공할 수 있다. 이후, 테스트 장치(200)는 활성화하고자 하는 반도체 칩들에 대응되는 어드레스 신호들을 반도체 패키지(100)에 제공할 수 있다.
예를 들어, 테스트 장치(200)는 제1 어드레스 신호(ADDR_1), 제2 어드레스 신호(ADDR_2) 내지 제k 어드레스 신호(ADDR_k)(단,k는 2 이상의 자연수)를 반도체 패키지(100)에 제공할 수 있다.
반도체 패키지(100)는 테스트 장치(200)로부터 수신되는 CER 커맨드 및 복수의 어드레스 신호들을 기초로, 복수의 반도체 칩들을 동시에 활성화시킬 수 있다. 이를 위해, 반도체 패키지(100)는 제어 신호(CTRL)를 처리하여 반도체 칩을 활성화시키는 제어 회로를 포함할 수 있는데, 이에 대해서는 도 14를 참조해 설명된다.
도 14는 본 개시의 예시적 실시 예에 따른 반도체 패키지(100)를 나타낸다. 반도체 패키지(100)는 도 1의 반도체 패키지(100)에 대응될 수 있다. 도 14는 도 1을 함께 참조하여 설명된다.
반도체 패키지(100)는 복수의 반도체 칩들 및 제어 회로(140)를 포함할 수 있다. 복수의 반도체 칩들은 제1 반도체 칩(120_1) 내지 제N 반도체 칩(120_N)을 포함할 수 있다.
제어 회로(140)는 반도체 패키지(100)의 전반적인 동작을 제어할 수 있으며, 일 예로서 제어 회로(140)는 중앙 프로세싱 유닛(Central Processing Unit; CPU)과 같은 프로세서로 구현될 수 있다. 제어 회로(140)는 프로그램들 및/또는 데이터를 처리 또는 실행함으로써 반도체 패키지(100)의 다양한 기능을 제어할 수 있다.
본 개시의 예시적 실시 예에 따른 제어 회로(140)는 테스트 장치(200)로부터 수신되는 제어 신호(CTRL)를 디코딩하여 복수의 반도체 칩들을 제어하기 위한 내부 제어 신호(CTRL_INT)를 생성할 수 있다. 예를 들어, 제어 회로(140)는 커맨드(CMD)와 어드레스 신호(ADDR)를 기초로 복수의 반도체 칩들을 제어할 수 있다. 일 실시 예에서, CER 커맨드에 뒤따르는 복수의 어드레스 신호들을 수신하는 것에 응답하여, 제어 회로(140)는 복수의 반도체 칩들 중 수신된 복수의 어드레스들에 대응되는 반도체 칩들을 활성화시키도록 내부 제어 신호(CTRL_INT)를 복수의 반도체 칩들에 제공할 수 있다. 이를 통해, 제어 회로(140)는 복수의 반도체 칩들 중 적어도 2개의 반도체 칩들을 활성화 할 수 있고, 활성화된 반도체 칩들은 그룹 전기 신호(도 1의 EC_G)를 테스트 장치에 제공할 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 비휘발성 메모리 패키지 테스트 시스템(1000)을 나타낸다. 비휘발성 메모리 패키지 테스트 시스템(1000)은 비휘발성 메모리 패키지(1100) 및 테스트 장치(1200)를 포함할 수 있다. 여기서 비휘발성 메모리 패키지 테스트 시스템(1000)에는 도 1 내지 도 14를 참조해 설명된 반도체 패키지 테스트 시스템(10)이 적용될 수 있다. 이 때, 비휘발성 메모리 패키지(1100)는 도 1 내지 도 14를 참조해 설명된 반도체 패키지(100)에 대응될 수 있으며, 테스트 장치(1200)는 도 1 내지 도 14를 참조해 설명된 테스트 장치(200)에 대응될 수 있다.
비휘발성 메모리 패키지(1100)는 다양한 형태들의 패키지를 이용해 구현될 수 있다. 예를 들어, 비휘발성 메모리 패키지(1100)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), mall Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용해 구현될 수 있다. 일 실시 예에서, 비휘발성 메모리 패키지(1100)는 멀티 칩 패키지로 구현될 수 있다. 멀티 칩 패키지에 대해서는 도 16을 참조해 보다 자세히 설명된다.
복수의 비휘발성 메모리 칩들(1110)은 하나의 채널(CH)을 공유할 수 있다.
테스트 장치(1200)는 커맨드(CMD) 및 어드레스 신호(ADDR)를 포함하는 제어 신호(CTRL)를 제어 회로(1140)에 제공할 수 있다. 예를 들어, 테스트 장치(1200)는 CER 커맨드에 뒤따르는 복수의 어드레스 신호들을 제어 회로(1140)에 제공할 수 있다. 제어 회로(1140)는 CER 커맨드 및 복수의 어드레스 신호들이 수신되는 것이 응답하여, 복수의 비휘발성 메모리 칩들(1110) 중 적어도 2개 이상의 비휘발성 메모리 칩들이 활성화되도록 내부 제어 신호(CTRL_INT)를 복수의 비휘발성 메모리 칩들(1110)에 제공할 수 있다. 활성화된 2개 이상의 비휘발성 메모리 칩들은 공유되는 채널(CH)을 통해 전기 신호(예를 들어, 전류)를 출력할 수 있다.
도 1 내지 도 14를 참조해 설명된 실시 예들이 도 15의 비휘발성 패키지 테스트 시스템(1000)에 실질적으로 동일하게 적용될 수 있으므로, 중복되는 설명은 생략한다.
도 16은 본 개시의 예시적 실시 예에 따른 멀티 칩 패키지로 구현된 비휘발성 메모리 패키지(1100)를 나타낸다. 도 16의 비휘발성 메모리 패키지(1100)는 도 15의 비휘발성 메모리 패키지(1100)에 대응될 수 있다.
비휘발성 메모리 패키지(1100)는 기판(101) 및 비휘발성 메모리 칩들(110a, 110b, 110c, 110d)을 포함할 수 있다. 기판(101)에는 기판 패드(102)가 제공될 수 있다. 기판 패드(102)는 배선들(103)을 통해 비휘발성 메모리 칩들(110a, 110b, 110c, 110d)과 연결될 수 있다. 기판(101)은 기판 패드(102)를 외부 장치와 연결하는 내부 또는 외부 배선들을 포함할 수 있다.
비휘발성 메모리 칩들(110a, 110b, 110c, 110d)은 각각 패드들(102a, 102b, 102c, 102d)을 포함할 수 있다. 패드들(102a, 102b, 102c, 102d)은 비휘발성 메모리 칩들(110a, 110b, 110c, 110d)을 배선(103)을 통해 기판 패드(102)와 연결할 수 있다.
앞선 도면들을 참조해 설명되었듯이, 비휘발성 메모리 칩들(110a, 110b, 110c, 110d)은 하나의 채널을 공유할 수 있으며, CER 커맨드를 수신하는 것에 응답하여, 비휘발성 메모리 칩들(110a, 110b, 110c, 110d) 중 적어도 2개의 선택된 비휘발성 메모리 칩들로부터 출력되는 전기 신호를 합산한 그룹 전기 신호를 출력할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하는 방법으로서,
    각각이 상기 복수의 반도체 칩들 중 적어도 2개의 반도체 칩들의 조합을 나타내는 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호를 센싱하는 단계;
    센싱된 복수의 전기 신호들을 기초로 상기 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호의 세기(amplitude)를 획득하는 단계; 및
    상기 획득된 복수의 전기 신호들을 이용해 상기 반도체 패키지에 대한 테스트 결과를 출력하는 단계를 포함하는 반도체 패키지 테스트 방법.
  2. 제1항에 있어서,
    상기 복수의 반도체 칩 그룹들의 개수는,
    상기 복수의 반도체 칩들의 개수와 같은 것을 특징으로 하는 반도체 패키지 테스트 방법.
  3. 제1항에 있어서,
    상기 전기 신호를 센싱하는 단계는,
    상기 복수의 반도체 칩 그룹들에 포함된 반도체 칩들로부터 출력되는 전류들의 합산 전류를 센싱하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  4. 제1항에 있어서,
    상기 전기 신호의 세기를 획득하는 단계는,
    상기 센싱된 복수의 전기 신호들 및 상기 복수의 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 얻어지는 방정식의 해들(solutions)을 얻어냄으로써 상기 전기 신호의 세기를 얻어내는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  5. 제1항에 있어서,
    상기 복수의 반도체 칩들은,
    제1 반도체 칩 내지 제N 반도체 칩을 포함하고(단, N은 2 이상의 자연수),
    상기 전기 신호를 센싱하는 단계는,
    상기 복수의 반도체 칩들 중 제n 반도체 칩을 제외한 반도체 칩들로부터 출력되는 전류들의 합산 전류를 제n 센싱 전류로서 센싱하는 단계(단, n은 1 이상 N 이하의 자연수)를 포함하는 반복 센싱 단계들(iterative sensing steps)을 특징으로 하는 반도체 패키지 테스트 방법.
  6. 제5항에 있어서,
    상기 전기 신호의 세기를 얻어내는 단계는,
    제1 센싱 전류 내지 제N 센싱 전류를 이용해 연산을 수행함으로써 상기 복수의 반도체 칩들 각각으로부터 출력되는 복수의 칩 전류들을 얻어내는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  7. 제5항에 있어서,
    상기 전기 신호의 세기를 얻어내는 단계는,
    제2 센싱 전류 내지 제N 센싱 전류를 합산한 뒤, 제1 센싱 전류를 감산하여 얻어지는 값을 2로 나눔으로써 상기 제1 반도체 칩으로부터 출력되는 제1 칩 전류를 얻어내는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  8. 제1항에 있어서,
    상기 복수의 반도체 칩들은,
    하나의 채널을 공유하여, 상기 채널에 연결되는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  9. 제8항에 있어서,
    상기 전기 신호를 센싱하는 단계는,
    상기 복수의 반도체 칩들 중 적어도 2개의 제1 반도체 칩들을 동시에 선택할 것을 명령하는 CER(Chip Enable Reduction) 커맨드를 상기 반도체 패키지에 제공하는 단계; 및
    상기 복수의 반도체 칩 그룹들 각각에 포함된 반도체 칩들에 대응되는 어드레스 신호들을 상기 반도체 패키지에 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  10. 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하는 방법으로서,
    각각이 상기 복수의 반도체 칩들 중 적어도 2개의 반도체 칩들의 조합을 나타내는 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호를 센싱하는 단계;
    센싱된 복수의 전기 신호들을, 복수의 반도체 칩 조합들에 대응되는 기준 값들을 포함하는 기준 테이블과 비교하는 단계; 및
    상기 기준 테이블과의 비교 결과를 기초로 상기 반도체 패키지에 대한 테스트 결과를 출력하는 단계를 포함하는 반도체 패키지 테스트 방법.
  11. 제10항에 있어서,
    상기 복수의 반도체 칩 그룹들의 개수는,
    상기 복수의 반도체 칩들의 개수와 동일한 것을 특징으로 하는 반도체 패키지 테스트 방법.
  12. 제10항에 있어서,
    상기 전기 신호를 센싱하는 단계는,
    상기 복수의 반도체 칩 그룹들에 포함된 반도체 칩들로부터 출력되는 전류들의 합산 전류를 센싱하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  13. 제10항에 있어서,
    상기 센싱된 복수의 전기 신호들을 상기 기준 테이블과 비교하는 단계는,
    상기 복수의 반도체 칩 조합들 중 제1 반도체 칩 그룹에 대응되는 반도체 칩 조합을 결정하는 단계;
    상기 기준 테이블에서 상기 결정된 반도체 칩 조합에 대응되는 제1 기준 값을 선택하는 단계; 및
    상기 제1 반도체 칩 그룹으로부터 출력되는 제1 전기 신호의 세기(amplitude)를 상기 제1 기준 값과 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  14. 제13항에 있어서,
    상기 테스트 결과를 출력하는 단계는,
    상기 제1 전기 신호의 세기가 상기 제1 기준 값과 사전 결정된 비율 이상의 오차를 갖는 것에 응답하여 상기 반도체 패키지의 불량을 나타내는 상기 테스트 결과를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  15. 제10항에 있어서,
    상기 복수의 반도체 칩들은,
    하나의 채널을 공유하여, 상기 채널에 연결되는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  16. 제 15항에 있어서,
    상기 전기 신호를 센싱하는 단계는,
    상기 복수의 반도체 칩들 중 적어도 2개의 제1 반도체 칩들을 동시에 선택할 것을 명령하는 CER(Chip Enable Reduction) 커맨드를 상기 반도체 패키지에 제공하는 단계; 및
    상기 복수의 반도체 칩 그룹들 각각에 포함된 반도체 칩들에 대응되는 어드레스 신호들을 상기 반도체 패키지에 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 테스트 방법.
  17. 복수의 반도체 칩들을 포함하는 반도체 패키지를 테스트하는 장치로서,
    상기 복수의 반도체 칩들의 임의의 조합으로 구성된 복수의 반도체 칩 그룹들 각각으로부터 출력되는 전기 신호들을 수신하도록 구성되는 수신 회로;
    상기 수신된 전기 신호들을 이용해 연산을 수행함으로써 상기 복수의 반도체 칩들 각각으로부터 출력되는 전기 신호들의 세기를 얻어내도록 구성되는 연산 회로; 및
    상기 얻어진 전기 신호의 세기들을 토대로 상기 반도체 패키지의 결함(fault)을 판단하도록 구성되는 판단 회로를 포함하는 반도체 패키지 테스트 장치.
  18. 제17항에 있어서,
    상기 연산 회로는,
    상기 수신된 전기적 신호들 및 상기 반도체 칩 그룹들에 포함된 반도체 칩들의 조합을 기초로 얻어지는 방정식의 해를 얻어냄으로써 상기 전기 신호들의 세기를 얻어내도록 구성되는 것을 특징으로 하는 반도체 패키지 테스트 장치.
  19. 제17항에 있어서,
    상기 복수의 반도체 칩들은,
    제1 반도체 칩 내지 제N 반도체 칩을 포함하고(단, N은 2 이상의 자연수),
    상기 수신 회로는,
    상기 복수의 반도체 칩들 중 제n 반도체 칩을 제외한 반도체 칩들로부터 출력되는 전류들의 합산 전류를 제n 센싱 전류로서 수신하는(단, n은 1 이상 N 이하의 자연수) 것을 특징으로 하는 반도체 패키지 테스트 장치.
  20. 제19항에 있어서,
    상기 연산 회로는,
    제2 센싱 전류 내지 제N 센싱 전류를 합산한 뒤, 제1 센싱 전류를 감산하여 얻어지는 값을 2로 나눔으로써 상기 제1 반도체 칩으로부터 출력되는 제1 칩 전류를 얻어내도록 구성되는 것을 특징으로 하는 반도체 패키지 테스트 장치.
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