KR20160006542A - 적층 반도체 장치 - Google Patents

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KR20160006542A
KR20160006542A KR1020140086279A KR20140086279A KR20160006542A KR 20160006542 A KR20160006542 A KR 20160006542A KR 1020140086279 A KR1020140086279 A KR 1020140086279A KR 20140086279 A KR20140086279 A KR 20140086279A KR 20160006542 A KR20160006542 A KR 20160006542A
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박민수
구영준
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Abstract

본 기술에 따른 적층 반도체 장치는 패키지 기판과, 패키지 기판 상에 실장되는 인터포저와, 인터포저 상부에 적층되는 복수의 반도체 칩 및 인터포저에 구비되고, 복수의 반도체 칩에 라이트할 데이터가 미리 저장되고, 테스트 모드 신호에 응답하여 미리 저장된 데이터를 출력하는 제어부를 포함할 수 있다.

Description

적층 반도체 장치{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 장치에 관한 것으로, 더욱 상세하게는 인터포저를 포함하는 적층 반도체 장치에 관한 것이다.
반도체 장치에 대한 패키징 기술은 소형화 및 고용량화의 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 장치에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층" 이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고 실장 면적 사용의 효율성을 높일 수 있다.
상기 적층 반도체 장치는 패키지 기판과, 복수의 반도체 칩 및 패키지 기판과 복수의 반도체 칩을 전기적으로 연결하는 인터포저를 포함할 수 있다.
이와 같은 구조의 적층 반도체 장치에서 인터포저를 이용하여 복수의 반도체 칩의 입출력 패드를 테스트 하게 되면, 인터포저로 인해 발생되는 로딩(Loading)이 증가하게 되고, 그 만큼 입출력 패드에 딜레이(Delay) 또한 증가되어 테스트 결과에 대한 신뢰성을 저하시키게 된다.
본 발명의 실시예는 신뢰성을 개선시킬 수 있는 인터포저를 포함하는 적층 반도체 장치를 제공한다.
본 발명의 실시예에 따른 적층 반도체 장치는, 패키지 기판과, 상기 패키지 기판 상에 실장되는 인터포저와, 상기 인터포저 상부에 적층되는 복수의 반도체 칩 및 상기 인터포저에 구비되고, 상기 복수의 반도체 칩에 라이트할 데이터가 미리 저장되고, 테스트 모드 신호에 응답하여 상기 미리 저장된 데이터를 출력하는 제어부를 포함할 수 있다.
본 발명의 실시예에 따른 적층 반도체 장치는, 패키지 기판과, 상기 패키지 기판 상에 실장되는 인터포저 및 상기 인터포저 상에 실장되는 복수의 반도체 칩;을 포함하고,
상기 인터포저는 라이트할 데이터를 미리 저장하는 래치부와, 상기 래치부와 연결되어 테스트 모드 신호가 입력되면 상기 래치부에 저장된 데이터를 선택 출력하는 선택부를 포함할 수 있다.
본 기술에 의하면, 테스트 시 인터포저로 인해 발생되는 로딩을 최소화하여 적층 반도체 장치의 신뢰성을 향상시킬 수 있게 된다.
도 1은 본 발명의 실시예에 따른 적층 반도체 장치의 구성을 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 인터포저에 구비되는 제어부의 구성을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 적층 반도체 장치의 제어 방법을 설명하기 위한 플로우차트이다.
도 4는 본 발명의 다른 실시예에 따른 적층 반도체 장치의 제어 방법을 설명하기 위한 플로우차트이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
그리고 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1을 참조하면, 적층 반도체 장치는 패키지 기판(Package substrate, 110), 복수의 반도체 칩(120) 및 인터포저(Interposer, 130)를 포함할 수 있다.
패키지 기판(110)은 복수의 반도체 칩(120)이 실장되는 부재로서, 실장되는 반도체 칩(120)을 외부의 다른 소자(미도시)나 전자부품들(미도시)과 연결시키는 전기 신호적 연결 배선들을 구비하는 다양한 형태의 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다. 이러한 패키지 기판(110)은 외부도전단자(111)를 통해 외부 회로와 전기적으로 연결될 수 있다.
복수의 반도체 칩(120)은 인터포저(130) 상부에 배치되는 것으로, 하나의 베이스 칩(121)과 복수의 코어 칩(122)을 포함할 수 있다.
베이스 칩(121)은 예를 들어, 최하부 즉, 인터포저(130) 상부에 배치될 수 있다. 이러한 베이스 칩(121)은 복수의 코어 칩(122)의 전반적인 데이터를 처리하는 논리 칩(Logic chip) 일 수 있다. 그리고 베이스 칩(121)에는 복수의 코어 칩(122) 및 인터포저(130)에 리드(Read) 또는 라이트(Write)할 데이터를 입출력 받는 복수 개의 입출력 패드(123)가 구비된다. 또, 베이스 칩(121)의 내부에는 복수의 코어 칩(122)과 인터포저(130) 사이에 데이터 패스(path)가 형성될 수 있다.
복수의 코어 칩(122)은 베이스 칩(121) 상부에 적층될 수 있다. 이러한 복수의 코어 칩(122)은 데이터를 저장할 수 있는 복수의 셀이 구비된 메모리 칩일 수 있다. 이와 같은 복수의 코어 칩(122) 역시 베이스 칩(121)의 제어에 따라 리드 또는 라이트할 데이터를 입출력 받는 복수 개의 입출력 패드(123)가 각각 구비될 수 있다. 미설명 부호 124는 반도체 칩(120) 내에 형성되는 신호 전달을 위한 관통부재일 수 있고, 미설명 부호 125는 적층 반도체 칩(120)의 입출력 패드(123) 간을 전기적으로 연결하기 위한 접속단자일 수 있다.
인터포저(130)는 패키지 기판(110)과 복수의 반도체 칩(120) 사이에 배치될 수 있으며, 반도체 칩(120)에 형성된 복수의 입출력 패드(123)와 패키지 기판(110)을 전기적으로 연결할 수 있다. 이러한 인터포저(130)는 입출력부(131), 기판 연결부(132) 및 제어부(133)를 포함할 수 있다.
입출력부(131)는 복수의 반도체 칩(120) 중 베이스 칩(121)의 입출력 패드(123)와 전기적으로 연결될 수 있다. 이러한 입출력부(131)는 복수의 반도체 칩(120)으로부터 입출력받는 데이터를 제어부(133)에 전달할 수 있다.
기판 연결부(132)는 제어부(133)와 패키지 기판(110) 사이를 전기적으로 연결할 수 있다. 이러한 기판 연결부(132)는 패키지 기판(110)으로부터 입출력받는 데이터를 제어부(133)에 전달할 수 있다.
제어부(133)는 테스트 시 tRTW(리드 동작 후 라이트 데이터가 인가될 수 있는 최소의 시간)의 딜레이(Delay)를 제어하기 위하여 제공될 수 있다. 이러한 제어부(133)는 테스트 시 라이트할 데이터를 미리 저장하고, 테스트 모드 신호 인가 시 tRTW에 따라 미리 저장된 데이터를 선택 출력할 수 있다.
도 2를 참고하면, 상기의 제어부(133)는 래치부(1331), 선택부(1332), 신호생성부(1333) 및 버퍼부(1334)를 포함할 수 있다.
래치부(1331)는 데이터 인에이블 신호(DATA_EN) 및 데이터 신호(DATA)를 입력 받아, 테스트 시작하기 전에 라이트할 데이터를 미리 저장할 수 있다. 데이터 인에이블 신호(DATA_EN)은 테스트 모드 정보를 포함할 수 있다. 데이터 신호(DATA)는 패키지 기판(110)과 연결된 기판 연결부(132) 또는 복수의 반도체 칩(120)과 연결된 입출력부(131)를 통해 전달되는 신호일 수 있다. 이에 따라, 데이터 인에이블 신호(DATA_EN)가 활성화되면, 래치부(1331)는 상기 데이터 신호(DATA)를 래치시키도록 구성될 수 있다.
선택부(1332)는 래치부(1331)의 출력 신호 및 상기 데이터 신호(DATA)를 입력받도록 구성된다. 선택부(1332)는 선택 신호(SEL) 신호에 응답하여, 상기 래치부(1331)의 출력 신호 또는 상기 데이터 신호(DATA)를 선택적으로 출력할 수 있다.
상기 선택 신호(SEL)는 일반적인 테스트 모드 신호(TM)이거나, 신호 생성부(1333)로부터 생성되는 신호 일 수 있다.
신호 생성부(1333)는 미리 설정된 시간(SET_time)과 tRTW의 비교 결과에 따라 상기 선택 신호(SEL)을 생성할 수 있다. 예를 들어, 신호 생성부(1333)는 상기 tRTW가 설정 시간(SET_time)보다 긴 경우, 상기 선택부(1332)가 데이터 신호(DATA)를 직접 출력하도록 구성될 수 있다. 또한, 신호 생성부(1333)는 상기 tRTW가 설정 시간(SET_time)보다 짧은 경우, 상기 선택부(1332)가 래치된 데이터 신호, 즉 래치부(1331)의 출력 신호를 출력하도록 구성될 수 있다.
버퍼부(1334)는 선택부(1332)에서 선택된 데이터(선택부(1332)의 출력 신호)를 증폭하여 출력하는 제1버퍼부(1334a)와, 입출력부(131) 또는 기판 연결부(132)에서 직접 입력되는 데이터(DATA)를 증폭하여 출력하는 제2버퍼부(1334b)를 포함할 수 있다.
상기와 같은 구성을 갖는 본 발명의 실시예에 따른 적층 반도체 장치의 제어방법을 도 1 내지 도 3을 참고하여 살펴보면 다음과 같다.
인터포저(130)는 복수의 반도체 칩(120)에 라이트할 데이터를 패키지 기판(110)으로부터 입력받고(S310), 입력된 데이터를 래치부(1331)에 저장한다(S320).
이후, 선택부(1332)는 선택 신호의 인에이블 여부에 따라(S330), 래치부(1331)에 미리 저장된 데이터를 출력하든지(S340) 또는 입출력 패드를 통해 전달된 데이터(DATA)를 직접 출력할 수 있다(S350).
또한, 상기와 같은 구성을 갖는 본 발명의 다른 실시예에 따른 적층 반도체 장치의 제어방법을 도 1, 도 2 및 도 4를 참고하여 살펴보면 다음과 같다.
복수의 반도체 칩(120)에 라이트할 데이터를 패키지 기판(110)으로부터 입력받고(S410), 입력된 데이터를 래치부(1331)에 저장한다(S420).
이후, 신호 생성부(1332)는 테스트 모드 신호를 입력 받고(S430), tRTW의 신호가 짧은지를 판단한다(S440). 여기서, 신호 생성부(1333)가 tRTW의 신호가 짧은지를 판단하는 것은 tRTW를 설정된 시간과 비교하는 과정을 통해 알 수 있다.
예를 들면, tRTW의 신호가 설정된 시간 보다 짧은 경우에는 tRTW의 신호가 짧다고 판단하고, tRTW의 신호가 설정된 시간 이상일 경우에는 tRTW의 신호가 짧지 않다고 판단한다. 그리고 설정된 시간은 리드 데이터와 라이트 데이터가 서로 만나지 않는 최소의 시간일 수 있다.
이후, tRTW의 신호가 짧다고 판단되는 경우에는 신호 생성부(1333)에서 선택부(1332)로 제1신호를 생성하여 선택부(1332)로 하여금 래치부(1331)에 미리 저장된 데이터가 출력되도록 한다(S450). 그리고 tRTW의 신호가 짧지 않다고 판단되는 경우에는 신호 생성부(1333)에서 선택부(1332)로 제2신호를 생성하여 선택부(1332)로 하여금 패키지 기판(110)과 연결된 기판 연결부(132)를 통해 입력되는 데이터가 출력되도록 한다(S460).
이어서, 테스트 모드가 완료되었는지 판단한다(S470). 테스트 모드가 완료된 것으로 판단되면 테스트 과정을 종료하고, 테스트 모드가 완료되지 않은 것으로 판단되면 tRTW의 신호가 짧은지 다시 한번 판단한다(S440).
상기와 같이 본 발명의 실시예에 따른 적층 반도체 장치는 래치부(1331)에 라이트할 데이터를 미리 저장하고, 테스트 모드 입력 시 tRTW에 따라 래치부(1331)에 미리 저장된 데이터를 출력하거나 기판 연결부(132) 또는 입출력부(131)를 통해 입력되는 데이터를 선택하여 출력하는 인터포저(130)에 형성함에 따라, 테스트 시 발생될 수 있는 로딩을 최소화하여 딜레이 문제를 해소할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징으로 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기의 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 반도체 장치 110: 패키지 기판
111: 외부도전단자 120: 반도체 칩
121: 베이스 칩 122: 코어 칩
123: 입출력 패드 130: 인터포저
131: 입출력부 132: 기판 연결부
133: 제어부 1331: 래치부
1332: 선택부 1333: 신호 생성부
1334: 버퍼부

Claims (11)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장되는 인터포저;
    상기 인터포저 상부에 적층되는 복수의 반도체 칩; 및
    상기 인터포저에 구비되고, 상기 복수의 반도체 칩에 라이트할 데이터가 미리 저장되고, 테스트 모드 신호에 응답하여 상기 미리 저장된 데이터를 출력하는 제어부;를 포함하는 적층 반도체 장치.
  2. 제1항에 있어서,
    상기 제어부는 상기 테스트 모드 신호가 인에이블되면, 상기 미리 저장된 데이터를 출력하고, 상기 테스트 모드 신호가 인에이블되지 않으면 상기 패키지 기판 또는 상기 복수의 반도체 칩으로부터 입력되는 데이터를 출력하도록 구성되는 적층 반도체 장치.
  3. 제1항에 있어서,
    상기 제어부는 상기 테스트 모드 신호가 인에블되는 경우, 리드 동작 후 라이트 데이터가 인가될 수 있는 최소의 시간(tRTW)에 따라 상기 미리 저장된 데이터를 선택적으로 출력하도록 구성되는 적층 반도체 장치.
  4. 제3항에 있어서,
    상기 제어부는 상기 리드 동작 후 라이트 데이터가 인가될 수 있는 최소의 시간(tRTW)이 설정된 시간 보다 짧으면 상기 미리 저장된 데이터를 출력하는 적층 반도체 장치.
  5. 제3항에 있어서,
    상기 제어부는 상기 리드 동작 후 라이트 데이터가 인가될 수 있는 최소의 시간(tRTW)이 설정된 시간 이상이면 상기 복수의 반도체 칩 또는 상기 패키지 기판으로부터 입력 받은 데이터를 출력하는 적층 반도체 장치.
  6. 패키지 기판;
    상기 패키지 기판 상에 실장되는 인터포저; 및
    상기 인터포저 상에 실장되는 복수의 반도체 칩;을 포함하고,
    상기 인터포저는 라이트할 데이터를 미리 저장하는 래치부와, 상기 래치부와 연결되어 테스트 모드 신호가 입력되면 상기 래치부에 저장된 데이터를 선택 출력하는 선택부를 포함하는 적층 반도체 장치.
  7. 제6항에 있어서,
    상기 래치부에 미리 저장되는 데이터는 상기 테스트 모드 신호 입력 전에 저장되는 적층 반도체 장치.
  8. 제7항에 있어서,
    상기 선택부는 테스트 모드 신호가 입력되지 않으면 상기 패키지 기판 또는 복수의 반도체 칩으로부터 입력되는 데이터를 선택 출력하는 적층 반도체 장치.
  9. 제7항에 있어서,
    상기 선택부는 리드 동작 후 라이트 데이터가 인가될 수 있는 최소의 시간(tRTW)이 설정된 시간 보다 짧으면 상기 래치부에 저장된 데이터를 출력 하는 것을 선택하는 적층 반도체 장치.
  10. 제9항에 있어서,
    상기 선택부는 상기 리드 동작 후 라이트 데이터가 인가될 수 있는 최소의 시간(tRTW)이 설정된 시간 이상이면 상기 패키지 기판 또는 상기 복수의 반도체 칩으로부터 입력된 데이터를 출력하는 것을 선택하는 적층 반도체 장치.
  11. 제10항에 있어서,
    상기 인터포저는 상기 선택부로 신호를 생성하는 신호 생성부를 더 포함하고,
    상기 신호 생성부는 상기 테스트 모드 신호 입력 시 상기 리드 동작 후 라이트 데이터가 인가될 수 있는 최소의 시간(tRTW)이 설정된 시간 보다 짧은지에 대해 판단하고, 상기 판단된 결과에 따라 상기 선택부에서 상기 래치부에 저장된 데이터를 출력하는 것을 선택하거나 상기 패키지 기판 또는 상기 복수의 반도체 칩으로부터 입력된 데이터를 출력하는 것을 선택하게 하는 신호를 생성하는 적층 반도체 장치.
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